JPH0784601A - 制御装置 - Google Patents
制御装置Info
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- JPH0784601A JPH0784601A JP5185570A JP18557093A JPH0784601A JP H0784601 A JPH0784601 A JP H0784601A JP 5185570 A JP5185570 A JP 5185570A JP 18557093 A JP18557093 A JP 18557093A JP H0784601 A JPH0784601 A JP H0784601A
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- cpu
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Abstract
(57)【要約】
【目的】 ホストＣＰＵの暴走，サブＣＰＵの暴走，通
信上のノイズ，制御装置自身の異常が原因となる制御装
置の異常動作を防止し，危険な事態の発生を回避する。 【構成】 ホストＣＰＵ１０２と，ホストＣＰＵ１０２
からの制御命令によって動作するサブＣＰＵ１０３と，
サブＣＰＵ１０３をリセットするリセット回路１０６と
を備え，さらに，サブＣＰＵ１０３は，ホストＣＰＵ１
０２からサブＣＰＵ１０３に送られてきた制御命令が正
常であるか，異常であるかを判断し，判断結果に基づい
て制御命令正常あるいは制御命令異常をホストＣＰＵ１
０２へ通知し，判断結果が異常である場合，リセット回
路１０６を制御してサブＣＰＵ１０３自身をリセットす
る。
信上のノイズ，制御装置自身の異常が原因となる制御装
置の異常動作を防止し，危険な事態の発生を回避する。 【構成】 ホストＣＰＵ１０２と，ホストＣＰＵ１０２
からの制御命令によって動作するサブＣＰＵ１０３と，
サブＣＰＵ１０３をリセットするリセット回路１０６と
を備え，さらに，サブＣＰＵ１０３は，ホストＣＰＵ１
０２からサブＣＰＵ１０３に送られてきた制御命令が正
常であるか，異常であるかを判断し，判断結果に基づい
て制御命令正常あるいは制御命令異常をホストＣＰＵ１
０２へ通知し，判断結果が異常である場合，リセット回
路１０６を制御してサブＣＰＵ１０３自身をリセットす
る。
Description
【０００１】
【産業上の利用分野】本発明は，光ディスクドライブ装
置，ハードディスクドライブ装置および多機能・多関節
ロボット等に使用される制御装置に関し，より詳細に
は，ホストＣＰＵと該ホストＣＰＵからの制御命令によ
って動作するサブＣＰＵとを備えた制御装置に関する。
置，ハードディスクドライブ装置および多機能・多関節
ロボット等に使用される制御装置に関し，より詳細に
は，ホストＣＰＵと該ホストＣＰＵからの制御命令によ
って動作するサブＣＰＵとを備えた制御装置に関する。
【０００２】
【従来の技術】複数のＣＰＵを備えた制御装置では，Ｃ
ＰＵの増加に伴って必然的にプログラムの暴走確率も増
加する。例えば，ホストＣＰＵと，該ホストＣＰＵから
の制御命令によって動作するサブＣＰＵとを備えた制御
装置において，ホストＣＰＵの暴走，あるいはホストＣ
ＰＵとサブＣＰＵとの間における通信の際のノイズ等に
より，サブＣＰＵが暴走あるいは異常動作を起こし，制
御対象が異常動作してしまい，場合によって危険な状態
になることもある。
ＰＵの増加に伴って必然的にプログラムの暴走確率も増
加する。例えば，ホストＣＰＵと，該ホストＣＰＵから
の制御命令によって動作するサブＣＰＵとを備えた制御
装置において，ホストＣＰＵの暴走，あるいはホストＣ
ＰＵとサブＣＰＵとの間における通信の際のノイズ等に
より，サブＣＰＵが暴走あるいは異常動作を起こし，制
御対象が異常動作してしまい，場合によって危険な状態
になることもある。
【０００３】このため，これを解決するものとして，特
開平４−５５９０１号公報の「電気機器の運転制御装
置」に開示される装置が提案されている。この装置は，
ホストマイクロコンピュータ（ホストＣＰＵ）の制御命
令を受けたサブマイクロコンピュータ（サブＣＰＵ）
が，制御命令の内容を判断し，制御命令に異常がある場
合に，サブマイクロコンピュータ自身をリセットするこ
とにより，装置の異常動作を防止するものである。
開平４−５５９０１号公報の「電気機器の運転制御装
置」に開示される装置が提案されている。この装置は，
ホストマイクロコンピュータ（ホストＣＰＵ）の制御命
令を受けたサブマイクロコンピュータ（サブＣＰＵ）
が，制御命令の内容を判断し，制御命令に異常がある場
合に，サブマイクロコンピュータ自身をリセットするこ
とにより，装置の異常動作を防止するものである。
【０００４】
【発明が解決しようとする課題】しかしながら，上記特
開平４−５５９０１号公報によれば，サブＣＰＵにおい
てホストＣＰＵの制御命令が正常か，異常かを判断する
ことにより，装置の異常動作を回避するため，ホストＣ
ＰＵの暴走が原因となる装置の異常動作は充分に防止可
能であるが，サブＣＰＵの暴走や，通信上のノイズや，
制御装置自身の異常が原因となる暴走に対しては必ずし
も充分に防止できないという問題点があった。
開平４−５５９０１号公報によれば，サブＣＰＵにおい
てホストＣＰＵの制御命令が正常か，異常かを判断する
ことにより，装置の異常動作を回避するため，ホストＣ
ＰＵの暴走が原因となる装置の異常動作は充分に防止可
能であるが，サブＣＰＵの暴走や，通信上のノイズや，
制御装置自身の異常が原因となる暴走に対しては必ずし
も充分に防止できないという問題点があった。
【０００５】本発明は上記に鑑みてなされたものであっ
て，ホストＣＰＵの暴走，サブＣＰＵの暴走，通信上の
ノイズ，制御装置自身の異常が原因となる制御装置の異
常動作を防止し，危険な事態の発生を回避することを目
的とする。
て，ホストＣＰＵの暴走，サブＣＰＵの暴走，通信上の
ノイズ，制御装置自身の異常が原因となる制御装置の異
常動作を防止し，危険な事態の発生を回避することを目
的とする。
【０００６】
【課題を解決するための手段】本発明は上記の目的を達
成するために，ホストＣＰＵと，該ホストＣＰＵからの
制御命令によって動作するサブＣＰＵとを備えた制御装
置において，前記サブＣＰＵをリセットするリセット回
路手段を備え，また前記サブＣＰＵ内部に，前記ホスト
ＣＰＵからサブＣＰＵに送られてきた制御命令が正常で
あるか，異常であるかを判断する判断手段と，前記判断
手段の判断結果に基づいて，前記ホストＣＰＵへ制御命
令正常あるいは制御命令異常を通知する判断結果通知手
段と，前記判断手段の判断結果が異常である場合，前記
リセット回路手段を制御してサブＣＰＵ自身をリセット
するリセット手段とを備えた制御装置を提供するもので
ある。
成するために，ホストＣＰＵと，該ホストＣＰＵからの
制御命令によって動作するサブＣＰＵとを備えた制御装
置において，前記サブＣＰＵをリセットするリセット回
路手段を備え，また前記サブＣＰＵ内部に，前記ホスト
ＣＰＵからサブＣＰＵに送られてきた制御命令が正常で
あるか，異常であるかを判断する判断手段と，前記判断
手段の判断結果に基づいて，前記ホストＣＰＵへ制御命
令正常あるいは制御命令異常を通知する判断結果通知手
段と，前記判断手段の判断結果が異常である場合，前記
リセット回路手段を制御してサブＣＰＵ自身をリセット
するリセット手段とを備えた制御装置を提供するもので
ある。
【０００７】なお，前記ホストＣＰＵは，前記判断結果
通知手段からの通知が制御命令異常である場合，異常と
判断された制御命令と同一の制御命令を再びサブＣＰＵ
へ送って，再度，前記判断結果通知手段から通知を入力
し，このときの通知が制御命令異常である場合に，制御
装置異常を装置外部へ通知するものである。
通知手段からの通知が制御命令異常である場合，異常と
判断された制御命令と同一の制御命令を再びサブＣＰＵ
へ送って，再度，前記判断結果通知手段から通知を入力
し，このときの通知が制御命令異常である場合に，制御
装置異常を装置外部へ通知するものである。
【０００８】また，本発明は上記の目的を達成するため
に，ホストＣＰＵと，該ホストＣＰＵからの制御命令に
よって動作するサブＣＰＵとを備えた制御装置におい
て，前記サブＣＰＵをリセットするリセット回路手段を
備え，また前記サブＣＰＵ内部に，前記ホストＣＰＵか
らサブＣＰＵに送られてきた制御命令が正常であるか，
異常であるかを判断する判断手段と，前記判断手段の判
断結果に基づいて，前記ホストＣＰＵへ制御命令正常あ
るいは制御命令異常を通知する判断結果通知手段と，前
記判断手段の判断結果が異常である場合，前記リセット
回路手段を制御してサブＣＰＵ自身をリセットする第１
のリセット手段とを備え，さらに前記ホストＣＰＵ内部
に，前記判断結果通知手段からの通知が制御命令異常で
ある場合に前記リセット回路手段を制御してサブＣＰＵ
をリセットする第２のリセット手段を備えた制御装置を
提供するものである。
に，ホストＣＰＵと，該ホストＣＰＵからの制御命令に
よって動作するサブＣＰＵとを備えた制御装置におい
て，前記サブＣＰＵをリセットするリセット回路手段を
備え，また前記サブＣＰＵ内部に，前記ホストＣＰＵか
らサブＣＰＵに送られてきた制御命令が正常であるか，
異常であるかを判断する判断手段と，前記判断手段の判
断結果に基づいて，前記ホストＣＰＵへ制御命令正常あ
るいは制御命令異常を通知する判断結果通知手段と，前
記判断手段の判断結果が異常である場合，前記リセット
回路手段を制御してサブＣＰＵ自身をリセットする第１
のリセット手段とを備え，さらに前記ホストＣＰＵ内部
に，前記判断結果通知手段からの通知が制御命令異常で
ある場合に前記リセット回路手段を制御してサブＣＰＵ
をリセットする第２のリセット手段を備えた制御装置を
提供するものである。
【０００９】なお，前記ホストＣＰＵは，前記判断結果
通知手段からの通知が制御命令異常である場合，異常と
判断された制御命令と同一の制御命令を再びサブＣＰＵ
へ送って，再度，前記判断結果通知手段から通知を入力
し，このときの通知が制御命令異常である場合に，制御
装置異常を装置外部へ通知するものである。
通知手段からの通知が制御命令異常である場合，異常と
判断された制御命令と同一の制御命令を再びサブＣＰＵ
へ送って，再度，前記判断結果通知手段から通知を入力
し，このときの通知が制御命令異常である場合に，制御
装置異常を装置外部へ通知するものである。
【００１０】
【作用】本発明の制御装置では，サブＣＰＵ側で，ホス
トＣＰＵからサブＣＰＵに送られてきた制御命令が正常
であるか，異常であるかを判断し，ホストＣＰＵへ制御
命令正常あるいは制御命令異常を通知することにより，
ホストＣＰＵ側へホストＣＰＵ自身が正常動作している
か否かを知らせる。また，制御命令異常の場合にサブＣ
ＰＵは，サブＣＰＵ自身をリセットし，装置の暴走を回
避する。
トＣＰＵからサブＣＰＵに送られてきた制御命令が正常
であるか，異常であるかを判断し，ホストＣＰＵへ制御
命令正常あるいは制御命令異常を通知することにより，
ホストＣＰＵ側へホストＣＰＵ自身が正常動作している
か否かを知らせる。また，制御命令異常の場合にサブＣ
ＰＵは，サブＣＰＵ自身をリセットし，装置の暴走を回
避する。
【００１１】また，ホストＣＰＵは，制御命令異常の通
知を受けた場合に異常と判断された制御命令と同一の制
御命令を再びサブＣＰＵへ送って，再度，判断結果の通
知を入力し，このときの通知が制御命令異常である場合
に，制御装置異常を装置外部へ通知することにより，ノ
イズによる制御命令異常を除いて，制御装置の異常を精
度良く検知する。
知を受けた場合に異常と判断された制御命令と同一の制
御命令を再びサブＣＰＵへ送って，再度，判断結果の通
知を入力し，このときの通知が制御命令異常である場合
に，制御装置異常を装置外部へ通知することにより，ノ
イズによる制御命令異常を除いて，制御装置の異常を精
度良く検知する。
【００１２】また，本発明の制御装置では，サブＣＰＵ
側で，ホストＣＰＵからサブＣＰＵに送られてきた制御
命令が正常であるか，異常であるかを判断し，ホストＣ
ＰＵへ制御命令正常あるいは制御命令異常を通知するこ
とにより，ホストＣＰＵ側へホストＣＰＵ自身が制御動
作しているか否かを知らせる。また，制御命令異常の場
合に，サブＣＰＵがサブＣＰＵ自身をリセットするとと
もに，ホストＣＰＵもサブＣＰＵをリセットすることに
より，サブＣＰＵが異常の場合でも確実にリセットを行
える。
側で，ホストＣＰＵからサブＣＰＵに送られてきた制御
命令が正常であるか，異常であるかを判断し，ホストＣ
ＰＵへ制御命令正常あるいは制御命令異常を通知するこ
とにより，ホストＣＰＵ側へホストＣＰＵ自身が制御動
作しているか否かを知らせる。また，制御命令異常の場
合に，サブＣＰＵがサブＣＰＵ自身をリセットするとと
もに，ホストＣＰＵもサブＣＰＵをリセットすることに
より，サブＣＰＵが異常の場合でも確実にリセットを行
える。
【００１３】また，ホストＣＰＵは，制御命令異常の通
知を受けた場合に異常と判断された制御命令と同一の制
御命令を再びサブＣＰＵへ送って，再度，判断結果の通
知を入力し，このときの通知が制御命令異常である場合
に，制御装置異常を装置外部へ通知することにより，ノ
イズによる制御命令異常を除いて，制御装置の異常を精
度良く検知する。
知を受けた場合に異常と判断された制御命令と同一の制
御命令を再びサブＣＰＵへ送って，再度，判断結果の通
知を入力し，このときの通知が制御命令異常である場合
に，制御装置異常を装置外部へ通知することにより，ノ
イズによる制御命令異常を除いて，制御装置の異常を精
度良く検知する。
【００１４】
【実施例】以下，本発明の制御装置を光ディスクドライ
ブ装置に適用した場合を例として，〔実施例１〕，〔実
施例２〕，〔実施例３〕の順で図面を参照して詳細に説
明する。
ブ装置に適用した場合を例として，〔実施例１〕，〔実
施例２〕，〔実施例３〕の順で図面を参照して詳細に説
明する。
【００１５】〔実施例１〕図１は，実施例１の光ディス
クドライブ装置のシーク制御系の構成を示す。光ディス
クドライブ装置のシーク制御系は，光ディスク（図示せ
ず）上における検索先のアドレス情報が入力される入力
部１０１と，装置全体を統括すると共にアドレス情報か
ら光ピックアップの移動量を演算し，後述するサブＣＰ
Ｕ１０３に制御命令を出力するホストＣＰＵ１０２と，
ホストＣＰＵ１０２の制御命令を実行するサブＣＰＵ１
０３と，ホストＣＰＵ１０２とサブＣＰＵ１０３との間
のデータのやり取りを行うための通信回路１０４と，光
ディスクドライブ装置のシークモータ（図示せず）を駆
動させる出力部１０５と，サブＣＰＵ１０３をリセット
するリセット回路１０６とから構成される。
クドライブ装置のシーク制御系の構成を示す。光ディス
クドライブ装置のシーク制御系は，光ディスク（図示せ
ず）上における検索先のアドレス情報が入力される入力
部１０１と，装置全体を統括すると共にアドレス情報か
ら光ピックアップの移動量を演算し，後述するサブＣＰ
Ｕ１０３に制御命令を出力するホストＣＰＵ１０２と，
ホストＣＰＵ１０２の制御命令を実行するサブＣＰＵ１
０３と，ホストＣＰＵ１０２とサブＣＰＵ１０３との間
のデータのやり取りを行うための通信回路１０４と，光
ディスクドライブ装置のシークモータ（図示せず）を駆
動させる出力部１０５と，サブＣＰＵ１０３をリセット
するリセット回路１０６とから構成される。
【００１６】以上の構成において，全体の概略動作，
サブＣＰＵの制御動作，ホストＣＰＵの制御動作の
順序で動作を説明する。
サブＣＰＵの制御動作，ホストＣＰＵの制御動作の
順序で動作を説明する。
【００１７】全体の概略動作 コンピュータ等のホスト装置（図示せず）から，光ディ
スク上の検索先のアドレス情報が入力部１０１を介して
ホストＣＰＵ１０２に入力されると，ホストＣＰＵ１０
２は入力したアドレス情報から光ピックアップの移動量
を演算し，該光ピックアップの移動量を制御命令とし
て，通信回線１０４を介してサブＣＰＵ１０３へ送信す
る。
スク上の検索先のアドレス情報が入力部１０１を介して
ホストＣＰＵ１０２に入力されると，ホストＣＰＵ１０
２は入力したアドレス情報から光ピックアップの移動量
を演算し，該光ピックアップの移動量を制御命令とし
て，通信回線１０４を介してサブＣＰＵ１０３へ送信す
る。
【００１８】サブＣＰＵ１０３は制御命令を入力する
と，制御命令が正常であるか，異常であるかを判断し，
判断結果に基づいてホストＣＰＵ１０２へ制御命令正否
信号を出力し，制御命令正常（正信号）あるいは制御命
令異常（否信号）を通知する。このとき，判断結果が異
常ならば，リセット回路１０６を制御してサブＣＰＵ１
０３自身をリセットする。また，サブＣＰＵ１０３は，
判断結果が正常ならば（すなわち，制御命令が正常なら
ば），制御命令に基づいて出力部１０５を制御する。
と，制御命令が正常であるか，異常であるかを判断し，
判断結果に基づいてホストＣＰＵ１０２へ制御命令正否
信号を出力し，制御命令正常（正信号）あるいは制御命
令異常（否信号）を通知する。このとき，判断結果が異
常ならば，リセット回路１０６を制御してサブＣＰＵ１
０３自身をリセットする。また，サブＣＰＵ１０３は，
判断結果が正常ならば（すなわち，制御命令が正常なら
ば），制御命令に基づいて出力部１０５を制御する。
【００１９】一方，ホストＣＰＵ１０２は，制御命令正
否信号が否信号（制御命令異常）である場合，異常と判
断された制御命令と同一の制御命令を再びサブＣＰＵ１
０３へ送って，再度，制御命令正否信号を入力し，この
ときの制御命令正否信号が否信号である場合に，表示パ
ネル（図示せず）を介して制御装置異常を通知する。
否信号が否信号（制御命令異常）である場合，異常と判
断された制御命令と同一の制御命令を再びサブＣＰＵ１
０３へ送って，再度，制御命令正否信号を入力し，この
ときの制御命令正否信号が否信号である場合に，表示パ
ネル（図示せず）を介して制御装置異常を通知する。
【００２０】サブＣＰＵの制御動作 次に，図２のフローチャートを参照して，本発明の要部
であるサブＣＰＵ１０３の制御動作について詳細に説明
する。サブＣＰＵ１０３では，先ず，ホストＣＰＵ１０
２から制御命令を受信したか，すなわち，ホストＣＰＵ
１０２からの制御命令有りか否かを判断し（Ｓ２０
１），ホストＣＰＵ１０２から制御命令を受信するまで
Ｓ２０１を繰り返す。
であるサブＣＰＵ１０３の制御動作について詳細に説明
する。サブＣＰＵ１０３では，先ず，ホストＣＰＵ１０
２から制御命令を受信したか，すなわち，ホストＣＰＵ
１０２からの制御命令有りか否かを判断し（Ｓ２０
１），ホストＣＰＵ１０２から制御命令を受信するまで
Ｓ２０１を繰り返す。
【００２１】ステップＳ２０１において，制御命令有り
の場合には，該制御命令が正常であるか異常であるかを
判断する（Ｓ２０２）。ここで，シーク制御の制御命令
である光ピックアップの移動量は，移動範囲が予め決め
られているため，受信した制御命令が，この移動範囲を
越える場合に異常な制御命令として判断することができ
る。
の場合には，該制御命令が正常であるか異常であるかを
判断する（Ｓ２０２）。ここで，シーク制御の制御命令
である光ピックアップの移動量は，移動範囲が予め決め
られているため，受信した制御命令が，この移動範囲を
越える場合に異常な制御命令として判断することができ
る。
【００２２】ステップＳ２０２において，制御命令が正
常であれば，制御命令正否信号として正信号（制御命令
正常）をホストＣＰＵ１０２へ送信し（Ｓ２０３），ホ
ストＣＰＵ１０２からの制御命令に応じた制御を実行し
（Ｓ２０４），再びステップＳ２０１へ戻り，ホストＣ
ＰＵ１０２から次の制御命令を受信する。
常であれば，制御命令正否信号として正信号（制御命令
正常）をホストＣＰＵ１０２へ送信し（Ｓ２０３），ホ
ストＣＰＵ１０２からの制御命令に応じた制御を実行し
（Ｓ２０４），再びステップＳ２０１へ戻り，ホストＣ
ＰＵ１０２から次の制御命令を受信する。
【００２３】一方，ステップＳ２０２において，制御命
令が異常であれば，制御命令正否信号として否信号（制
御命令異常）をホストＣＰＵ１０２へ送信し（Ｓ２０
５），サブＣＰＵ１０３の誤作動を防止するためにリセ
ット出力端子Ｐ０（図１参照）をロー（Ｌｏｗ）にする
ことにより（Ｓ２０６），リセット回路１０６を介して
サブＣＰＵ１０３自身をリセットする。
令が異常であれば，制御命令正否信号として否信号（制
御命令異常）をホストＣＰＵ１０２へ送信し（Ｓ２０
５），サブＣＰＵ１０３の誤作動を防止するためにリセ
ット出力端子Ｐ０（図１参照）をロー（Ｌｏｗ）にする
ことにより（Ｓ２０６），リセット回路１０６を介して
サブＣＰＵ１０３自身をリセットする。
【００２４】ホストＣＰＵの制御動作 次に，図３のフローチャートを参照して，本発明の要部
であるホストＣＰＵ１０２の制御動作について詳細に説
明する。ホストＣＰＵ１０２では，先ず，入力部１０１
を介して入力した光ディスク上の検索先のアドレス情報
に基づいて，光ピックアップの移動量（制御命令）を演
算し（Ｓ３０１），サブＣＰＵ１０３へ制御命令を送信
する（Ｓ３０２）。
であるホストＣＰＵ１０２の制御動作について詳細に説
明する。ホストＣＰＵ１０２では，先ず，入力部１０１
を介して入力した光ディスク上の検索先のアドレス情報
に基づいて，光ピックアップの移動量（制御命令）を演
算し（Ｓ３０１），サブＣＰＵ１０３へ制御命令を送信
する（Ｓ３０２）。
【００２５】続いて，ステップＳ３０２で送信した制御
命令に対する制御命令正否信号が，サブＣＰＵ１０３か
ら送られてくるのを待って（Ｓ３０３），制御命令正否
信号有りの場合に，制御命令正否信号が正信号（制御命
令正常）であるか否かを判断する（Ｓ３０４）。ここ
で，正信号であれば，ステップＳ３０１へ戻って再びサ
ブＣＰＵ１０３へ送信する制御命令を演算する。
命令に対する制御命令正否信号が，サブＣＰＵ１０３か
ら送られてくるのを待って（Ｓ３０３），制御命令正否
信号有りの場合に，制御命令正否信号が正信号（制御命
令正常）であるか否かを判断する（Ｓ３０４）。ここ
で，正信号であれば，ステップＳ３０１へ戻って再びサ
ブＣＰＵ１０３へ送信する制御命令を演算する。
【００２６】一方，正信号でなければ，すなわち，否信
号であれば，否信号である制御命令正否信号が１回目で
あるか否かを判断する（Ｓ３０５）。１回目であれば，
ステップＳ３０１へ戻って，異常と判断された制御命令
と同一の制御命令を演算し，再びサブＣＰＵ１０３へ送
って（Ｓ３０２），再び，制御命令正否信号がサブＣＰ
Ｕ１０３から送られてくるのを待つ（Ｓ３０３）。
号であれば，否信号である制御命令正否信号が１回目で
あるか否かを判断する（Ｓ３０５）。１回目であれば，
ステップＳ３０１へ戻って，異常と判断された制御命令
と同一の制御命令を演算し，再びサブＣＰＵ１０３へ送
って（Ｓ３０２），再び，制御命令正否信号がサブＣＰ
Ｕ１０３から送られてくるのを待つ（Ｓ３０３）。
【００２７】また，ステップＳ３０５において，１回目
でない場合には，表示パネル（図示せず）を介して制御
装置異常を表示し（Ｓ３０６），制御装置によるシーク
制御を停止する。
でない場合には，表示パネル（図示せず）を介して制御
装置異常を表示し（Ｓ３０６），制御装置によるシーク
制御を停止する。
【００２８】前述したように実施例１によれば，ホスト
ＣＰＵ１０２からの制御命令が異常であれば，サブＣＰ
Ｕ１０３がサブＣＰＵ１０３自身をリセットするので，
ホストＣＰＵ１０２の暴走や通信回路に加わるノイズに
よるサブＣＰＵ１０３の誤動作を防止し，制御装置の誤
動作を防止できる。また，このときホストＣＰＵ１０２
へ制御命令の異常を通知するので，ホストＣＰＵ１０２
側でも制御命令が異常であったことを認識でき，制御装
置の誤動作を防止できる。
ＣＰＵ１０２からの制御命令が異常であれば，サブＣＰ
Ｕ１０３がサブＣＰＵ１０３自身をリセットするので，
ホストＣＰＵ１０２の暴走や通信回路に加わるノイズに
よるサブＣＰＵ１０３の誤動作を防止し，制御装置の誤
動作を防止できる。また，このときホストＣＰＵ１０２
へ制御命令の異常を通知するので，ホストＣＰＵ１０２
側でも制御命令が異常であったことを認識でき，制御装
置の誤動作を防止できる。
【００２９】また，実施例１では，制御命令が異常であ
った場合に，異常と判断された制御命令と同一の制御命
令を再びサブＣＰＵへ送って，このときの通知が制御命
令異常である場合に，制御装置異常を表示パネルへ表示
するので，制御装置の異常をユーザーへ通知することが
でき，ユーザーが何らかの対策を採ることができる。ま
た，制御命令の異常がノイズによる場合に，例えば，２
回目の制御命令が正常であれば，継続してサブＣＰＵ１
０３が作動するので，ノイズによる暴走を回避し，か
つ，効率良く制御命令を実行できる。
った場合に，異常と判断された制御命令と同一の制御命
令を再びサブＣＰＵへ送って，このときの通知が制御命
令異常である場合に，制御装置異常を表示パネルへ表示
するので，制御装置の異常をユーザーへ通知することが
でき，ユーザーが何らかの対策を採ることができる。ま
た，制御命令の異常がノイズによる場合に，例えば，２
回目の制御命令が正常であれば，継続してサブＣＰＵ１
０３が作動するので，ノイズによる暴走を回避し，か
つ，効率良く制御命令を実行できる。
【００３０】〔実施例２〕図４は，実施例２の光ディス
クドライブ装置のシーク制御系の構成を示す。実施例２
は，実施例１で示した図１の構成に，負論理のＯＲ回路
４０１を追加したものであり，その他の構成は実施例１
と同様につき，説明を省略する。また，実施例２の動作
は基本的に実施例１と同様の動作であるので，ここでは
異なる部分のみを説明する。なお，サブＣＰＵ１０３
は，実施例１と同様の制御動作を行う。
クドライブ装置のシーク制御系の構成を示す。実施例２
は，実施例１で示した図１の構成に，負論理のＯＲ回路
４０１を追加したものであり，その他の構成は実施例１
と同様につき，説明を省略する。また，実施例２の動作
は基本的に実施例１と同様の動作であるので，ここでは
異なる部分のみを説明する。なお，サブＣＰＵ１０３
は，実施例１と同様の制御動作を行う。
【００３１】図５は，実施例２のホストＣＰＵ１０２の
制御動作を示すフローチャートである。ホストＣＰＵ１
０２では，先ず，入力部１０１を介して入力した光ディ
スク上の検索先のアドレス情報に基づいて，光ピックア
ップの移動量（制御命令）を演算し（Ｓ５０１），サブ
ＣＰＵ１０３へ制御命令を送信する（Ｓ５０２）。
制御動作を示すフローチャートである。ホストＣＰＵ１
０２では，先ず，入力部１０１を介して入力した光ディ
スク上の検索先のアドレス情報に基づいて，光ピックア
ップの移動量（制御命令）を演算し（Ｓ５０１），サブ
ＣＰＵ１０３へ制御命令を送信する（Ｓ５０２）。
【００３２】続いて，ステップＳ５０２で送信した制御
命令に対する制御命令正否信号が，サブＣＰＵ１０３か
ら送られてくるのを待って（Ｓ５０３），制御命令正否
信号有りの場合に，制御命令正否信号が正信号（制御命
令正常）であるか否かを判断する（Ｓ５０４）。ここ
で，正信号であれば，ステップＳ５０１へ戻って再びサ
ブＣＰＵ１０３へ送信する制御命令を演算する。
命令に対する制御命令正否信号が，サブＣＰＵ１０３か
ら送られてくるのを待って（Ｓ５０３），制御命令正否
信号有りの場合に，制御命令正否信号が正信号（制御命
令正常）であるか否かを判断する（Ｓ５０４）。ここ
で，正信号であれば，ステップＳ５０１へ戻って再びサ
ブＣＰＵ１０３へ送信する制御命令を演算する。
【００３３】一方，正信号でなければ，すなわち，否信
号であれば，誤作動を防止するためにホストＣＰＵ１０
２のリセット出力端子Ｐ０（図４参照）から負論理のＯ
Ｒ回路４０１へロー（Ｌｏｗ）を出力し（Ｓ５０５），
リセット回路１０６を介してサブＣＰＵ１０３をリセッ
トする。その後，再び，ステップＳ５０１へ戻ってサブ
ＣＰＵ１０３へ送信する制御命令を演算する。
号であれば，誤作動を防止するためにホストＣＰＵ１０
２のリセット出力端子Ｐ０（図４参照）から負論理のＯ
Ｒ回路４０１へロー（Ｌｏｗ）を出力し（Ｓ５０５），
リセット回路１０６を介してサブＣＰＵ１０３をリセッ
トする。その後，再び，ステップＳ５０１へ戻ってサブ
ＣＰＵ１０３へ送信する制御命令を演算する。
【００３４】前述したように実施例２では，ホストＣＰ
Ｕ１０２からの制御命令が異常であった場合に，サブＣ
ＰＵ１０３がサブＣＰＵ１０３自身をリセットすること
に加えて，さらにホストＣＰＵ１０２がサブＣＰＵ１０
３をリセットするので，ホストＣＰＵ１０２の暴走や，
サブＣＰＵ１０３の暴走，通信回路に加わるノイズによ
る制御装置の誤動作を防止できる。
Ｕ１０２からの制御命令が異常であった場合に，サブＣ
ＰＵ１０３がサブＣＰＵ１０３自身をリセットすること
に加えて，さらにホストＣＰＵ１０２がサブＣＰＵ１０
３をリセットするので，ホストＣＰＵ１０２の暴走や，
サブＣＰＵ１０３の暴走，通信回路に加わるノイズによ
る制御装置の誤動作を防止できる。
【００３５】〔実施例３〕実施例３は，実施例２と同様
の構成において，ホストＣＰＵ１０２の制御動作のみが
異なるので，ここでは，ホストＣＰＵ１０２の制御動作
のみについて説明する。
の構成において，ホストＣＰＵ１０２の制御動作のみが
異なるので，ここでは，ホストＣＰＵ１０２の制御動作
のみについて説明する。
【００３６】図６は，実施例３のホストＣＰＵ１０２の
制御動作を示すフローチャートである。ホストＣＰＵ１
０２では，先ず，入力部１０１を介して入力した光ディ
スク上の検索先のアドレス情報に基づいて，光ピックア
ップの移動量（制御命令）を演算し（Ｓ６０１），サブ
ＣＰＵ１０３へ制御命令を送信する（Ｓ６０２）。
制御動作を示すフローチャートである。ホストＣＰＵ１
０２では，先ず，入力部１０１を介して入力した光ディ
スク上の検索先のアドレス情報に基づいて，光ピックア
ップの移動量（制御命令）を演算し（Ｓ６０１），サブ
ＣＰＵ１０３へ制御命令を送信する（Ｓ６０２）。
【００３７】続いて，ステップＳ６０２で送信した制御
命令に対する制御命令正否信号が，サブＣＰＵ１０３か
ら送られてくるのを待って（Ｓ６０３），制御命令正否
信号有りの場合に，制御命令正否信号が正信号（制御命
令正常）であるか否かを判断する（Ｓ６０４）。ここ
で，正信号であれば，ステップＳ６０１へ戻って再びサ
ブＣＰＵ１０３へ送信する制御命令を演算する。
命令に対する制御命令正否信号が，サブＣＰＵ１０３か
ら送られてくるのを待って（Ｓ６０３），制御命令正否
信号有りの場合に，制御命令正否信号が正信号（制御命
令正常）であるか否かを判断する（Ｓ６０４）。ここ
で，正信号であれば，ステップＳ６０１へ戻って再びサ
ブＣＰＵ１０３へ送信する制御命令を演算する。
【００３８】一方，正信号でなければ，すなわち，否信
号であれば，否信号である制御命令正否信号が１回目で
あるか否かを判断する（Ｓ６０５）。１回目であれば，
誤作動を防止するためにホストＣＰＵ１０２のリセット
出力端子Ｐ０（図４参照）から負論理のＯＲ回路４０１
へロー（Ｌｏｗ）を出力し（Ｓ６０６），リセット回路
１０６を介してサブＣＰＵ１０３をリセットする。その
後，再び，ステップＳ６０１へ戻ってサブＣＰＵ１０３
へ送信する制御命令を演算する。
号であれば，否信号である制御命令正否信号が１回目で
あるか否かを判断する（Ｓ６０５）。１回目であれば，
誤作動を防止するためにホストＣＰＵ１０２のリセット
出力端子Ｐ０（図４参照）から負論理のＯＲ回路４０１
へロー（Ｌｏｗ）を出力し（Ｓ６０６），リセット回路
１０６を介してサブＣＰＵ１０３をリセットする。その
後，再び，ステップＳ６０１へ戻ってサブＣＰＵ１０３
へ送信する制御命令を演算する。
【００３９】また，ステップＳ６０５において，１回目
でない場合には，表示パネル（図示せず）を介して制御
装置異常を表示し（Ｓ６０７），制御装置によるシーク
制御を停止する。
でない場合には，表示パネル（図示せず）を介して制御
装置異常を表示し（Ｓ６０７），制御装置によるシーク
制御を停止する。
【００４０】前述したように実施例３では，ホストＣＰ
Ｕ１０２からの制御命令が異常であった場合に，サブＣ
ＰＵ１０３がサブＣＰＵ１０３自身をリセットすること
に加えて，さらにホストＣＰＵ１０２にとてサブＣＰＵ
１０３をリセットするので，ホストＣＰＵ１０２の暴走
や，サブＣＰＵ１０３の暴走，通信回路に加わるノイズ
による制御装置の誤動作を防止できる。
Ｕ１０２からの制御命令が異常であった場合に，サブＣ
ＰＵ１０３がサブＣＰＵ１０３自身をリセットすること
に加えて，さらにホストＣＰＵ１０２にとてサブＣＰＵ
１０３をリセットするので，ホストＣＰＵ１０２の暴走
や，サブＣＰＵ１０３の暴走，通信回路に加わるノイズ
による制御装置の誤動作を防止できる。
【００４１】また，実施例３では，制御命令が異常であ
った場合に，異常と判断された制御命令と同一の制御命
令を再びサブＣＰＵへ送って，このときの通知が制御命
令異常である場合に，制御装置異常を表示パネルへ表示
するので，制御装置の異常をユーザーへ通知することが
でき，ユーザーが何らかの対策を採ることができる。ま
た，制御命令の異常がノイズによる場合に，例えば，２
回目の制御命令が正常であれば，継続してサブＣＰＵ１
０３が作動するので，ノイズによる暴走を回避し，か
つ，効率良く制御命令を実行できる。
った場合に，異常と判断された制御命令と同一の制御命
令を再びサブＣＰＵへ送って，このときの通知が制御命
令異常である場合に，制御装置異常を表示パネルへ表示
するので，制御装置の異常をユーザーへ通知することが
でき，ユーザーが何らかの対策を採ることができる。ま
た，制御命令の異常がノイズによる場合に，例えば，２
回目の制御命令が正常であれば，継続してサブＣＰＵ１
０３が作動するので，ノイズによる暴走を回避し，か
つ，効率良く制御命令を実行できる。
【００４２】
【発明の効果】以上説明したように 本発明の制御装置
は，サブＣＰＵをリセットするリセット回路手段を備
え，またサブＣＰＵ内部に，ホストＣＰＵからサブＣＰ
Ｕに送られてきた制御命令が正常であるか，異常である
かを判断する判断手段と，判断手段の判断結果に基づい
て，ホストＣＰＵへ制御命令正常あるいは制御命令異常
を通知する判断結果通知手段と，判断手段の判断結果が
異常である場合，リセット回路手段を制御してサブＣＰ
Ｕ自身をリセットするリセット手段とを備えたため，ホ
ストＣＰＵの暴走，サブＣＰＵの暴走，通信上のノイ
ズ，制御装置自身の異常が原因となる制御装置の異常動
作を防止し，危険な事態の発生を回避することができ
る。また，ホストＣＰＵ側でもホストＣＰＵ自身が異常
動作をしていることを認識できる。
は，サブＣＰＵをリセットするリセット回路手段を備
え，またサブＣＰＵ内部に，ホストＣＰＵからサブＣＰ
Ｕに送られてきた制御命令が正常であるか，異常である
かを判断する判断手段と，判断手段の判断結果に基づい
て，ホストＣＰＵへ制御命令正常あるいは制御命令異常
を通知する判断結果通知手段と，判断手段の判断結果が
異常である場合，リセット回路手段を制御してサブＣＰ
Ｕ自身をリセットするリセット手段とを備えたため，ホ
ストＣＰＵの暴走，サブＣＰＵの暴走，通信上のノイ
ズ，制御装置自身の異常が原因となる制御装置の異常動
作を防止し，危険な事態の発生を回避することができ
る。また，ホストＣＰＵ側でもホストＣＰＵ自身が異常
動作をしていることを認識できる。
【００４３】また，ホストＣＰＵが，判断結果通知手段
からの通知が制御命令異常である場合，異常と判断され
た制御命令と同一の制御命令を再びサブＣＰＵへ送っ
て，再度，判断結果通知手段から通知を入力し，このと
きの通知が制御命令異常である場合に，制御装置異常を
装置外部へ通知するため，ユーザーへ制御装置の異常を
警告することができる。
からの通知が制御命令異常である場合，異常と判断され
た制御命令と同一の制御命令を再びサブＣＰＵへ送っ
て，再度，判断結果通知手段から通知を入力し，このと
きの通知が制御命令異常である場合に，制御装置異常を
装置外部へ通知するため，ユーザーへ制御装置の異常を
警告することができる。
【００４４】また，本発明は，サブＣＰＵをリセットす
るリセット回路手段を備え，またサブＣＰＵ内部に，ホ
ストＣＰＵからサブＣＰＵに送られてきた制御命令が正
常であるか，異常であるかを判断する判断手段と，判断
手段の判断結果に基づいて，ホストＣＰＵへ制御命令正
常あるいは制御命令異常を通知する判断結果通知手段
と，判断手段の判断結果が異常である場合，リセット回
路手段を制御してサブＣＰＵ自身をリセットする第１の
リセット手段とを備え，さらにホストＣＰＵ内部に，判
断結果通知手段からの通知が制御命令異常である場合に
リセット回路手段を制御してサブＣＰＵをリセットする
第２のリセット手段を備えたため，ホストＣＰＵの暴
走，サブＣＰＵの暴走，通信上のノイズ，制御装置自身
の異常が原因となる制御装置の異常動作を防止し，危険
な事態の発生を回避することができる。また，ホストＣ
ＰＵ側でもホストＣＰＵ自身が異常動作をしていること
を認識できる。
るリセット回路手段を備え，またサブＣＰＵ内部に，ホ
ストＣＰＵからサブＣＰＵに送られてきた制御命令が正
常であるか，異常であるかを判断する判断手段と，判断
手段の判断結果に基づいて，ホストＣＰＵへ制御命令正
常あるいは制御命令異常を通知する判断結果通知手段
と，判断手段の判断結果が異常である場合，リセット回
路手段を制御してサブＣＰＵ自身をリセットする第１の
リセット手段とを備え，さらにホストＣＰＵ内部に，判
断結果通知手段からの通知が制御命令異常である場合に
リセット回路手段を制御してサブＣＰＵをリセットする
第２のリセット手段を備えたため，ホストＣＰＵの暴
走，サブＣＰＵの暴走，通信上のノイズ，制御装置自身
の異常が原因となる制御装置の異常動作を防止し，危険
な事態の発生を回避することができる。また，ホストＣ
ＰＵ側でもホストＣＰＵ自身が異常動作をしていること
を認識できる。
【００４５】また，ホストＣＰＵが，判断結果通知手段
からの通知が制御命令異常である場合，異常と判断され
た制御命令と同一の制御命令を再びサブＣＰＵへ送っ
て，再度，判断結果通知手段から通知を入力し，このと
きの通知が制御命令異常である場合に，制御装置異常を
装置外部へ通知するため，制御装置異常を装置外部へ通
知するため，ユーザーへ制御装置の異常を警告すること
ができる。
からの通知が制御命令異常である場合，異常と判断され
た制御命令と同一の制御命令を再びサブＣＰＵへ送っ
て，再度，判断結果通知手段から通知を入力し，このと
きの通知が制御命令異常である場合に，制御装置異常を
装置外部へ通知するため，制御装置異常を装置外部へ通
知するため，ユーザーへ制御装置の異常を警告すること
ができる。
【図１】実施例１の光ディスクドライブ装置のシーク制
御系の構成図である。
御系の構成図である。
【図２】実施例１のサブＣＰＵの制御動作を示すフロー
チャートである。
チャートである。
【図３】実施例１のホストＣＰＵの制御動作を示すフロ
ーチャートである。
ーチャートである。
【図４】実施例２の光ディスクドライブ装置のシーク制
御系の構成図である。
御系の構成図である。
【図５】実施例２のホストＣＰＵの制御動作を示すフロ
ーチャートである。
ーチャートである。
【図６】実施例３のホストＣＰＵの制御動作を示すフロ
ーチャートである。
ーチャートである。
１０１ 入力部 １０２ ホストＣＰＵ １０３ サブＣＰＵ １０４ 通信回路 １０５ 出力部 １０６ リセット回路 ４０１ 負論理のＯＲ回路
Claims (4)
- 【請求項１】 ホストＣＰＵと，該ホストＣＰＵからの
制御命令によって動作するサブＣＰＵとを備えた制御装
置において，前記サブＣＰＵをリセットするリセット回
路手段を備え，また前記サブＣＰＵ内部に，前記ホスト
ＣＰＵからサブＣＰＵに送られてきた制御命令が正常で
あるか，異常であるかを判断する判断手段と，前記判断
手段の判断結果に基づいて，前記ホストＣＰＵへ制御命
令正常あるいは制御命令異常を通知する判断結果通知手
段と，前記判断手段の判断結果が異常である場合，前記
リセット回路手段を制御してサブＣＰＵ自身をリセット
するリセット手段とを備えたことを特徴とする制御装
置。 - 【請求項２】 前記ホストＣＰＵは，前記判断結果通知
手段からの通知が制御命令異常である場合，異常と判断
された制御命令と同一の制御命令を再びサブＣＰＵへ送
って，再度，前記判断結果通知手段から通知を入力し，
このときの通知が制御命令異常である場合に，制御装置
異常を装置外部へ通知することを特徴とする請求項１記
載の制御装置。 - 【請求項３】 ホストＣＰＵと，該ホストＣＰＵからの
制御命令によって動作するサブＣＰＵとを備えた制御装
置において，前記サブＣＰＵをリセットするリセット回
路手段を備え，また前記サブＣＰＵ内部に，前記ホスト
ＣＰＵからサブＣＰＵに送られてきた制御命令が正常で
あるか，異常であるかを判断する判断手段と，前記判断
手段の判断結果に基づいて，前記ホストＣＰＵへ制御命
令正常あるいは制御命令異常を通知する判断結果通知手
段と，前記判断手段の判断結果が異常である場合，前記
リセット回路手段を制御してサブＣＰＵ自身をリセット
する第１のリセット手段とを備え，さらに前記ホストＣ
ＰＵ内部に，前記判断結果通知手段からの通知が制御命
令異常である場合に前記リセット回路手段を制御してサ
ブＣＰＵをリセットする第２のリセット手段を備えたこ
とを特徴とする制御装置。 - 【請求項４】 前記ホストＣＰＵは，前記判断結果通知
手段からの通知が制御命令異常である場合，異常と判断
された制御命令と同一の制御命令を再びサブＣＰＵへ送
って，再度，前記判断結果通知手段から通知を入力し，
このときの通知が制御命令異常である場合に，制御装置
異常を装置外部へ通知することを特徴とする請求項３記
載の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5185570A JPH0784601A (ja) | 1993-06-29 | 1993-06-29 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5185570A JPH0784601A (ja) | 1993-06-29 | 1993-06-29 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784601A true JPH0784601A (ja) | 1995-03-31 |
Family
ID=16173123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5185570A Pending JPH0784601A (ja) | 1993-06-29 | 1993-06-29 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784601A (ja) |
-
1993
- 1993-06-29 JP JP5185570A patent/JPH0784601A/ja active Pending
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