JPH0784883A

JPH0784883A - 仮想計算機システムのアドレス変換バッファパージ方法

Info

Publication number: JPH0784883A
Application number: JP5231946A
Authority: JP
Inventors: Osamu Onodera; 修小野寺; Takeshi Uehara; 健宇江原; Yuji Kobayashi; 雄二小林; Hideaki Amano; 英昭天野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-17
Filing date: 1993-09-17
Publication date: 1995-03-31
Also published as: US5574878A

Abstract

(57)【要約】【目的】ＴＬＢパージによるＴＬＢの使用効率の低下
等のオーバヘッドを除去し、必要なエントリのみを高速
にパージする。【構成】いずれか１つの特定の仮想計算機が発行する
アドレス変換バッファのパージを伴う命令の実行に当た
り、該特定の仮想計算機の仮想計算機識別符号に加え、
パージ対象のアドレス変換バッファエントリを有する他
の仮想計算機の仮想計算機識別符号を前記レジスタに記
憶させておき、前記命令の実行により、前記特定の仮想
計算機の仮想計算機識別符号と一致する仮想計算機識別
符号を記憶したエントリをパージすると共に、前記他の
仮想計算機の仮想計算機識別符号と一致する仮想計算機
識別符号を記憶したエントリを並行してパージする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、単一または複数の中央
処理装置内に構築される仮想計算機システムのアドレス
変換バッファパージ方法に関するものである。

【０００２】

【従来の技術】一般に、仮想記憶方式を用いる情報処理
装置においては、情報処理装置が主記憶上のデータ及び
命令語等をアクセスする際の仮想アドレスを、主記憶上
の絶対アドレスに変換する必要がある。この変換のため
にアドレス変換テーブルが設けられている。

【０００３】このような仮想アドレスを主記憶上の絶対
アドレスに変換する一般的な仕様及び手段については、
例えば、ＩＢＭ社発行の刊行物である”Ｅｎｔｅｒｐｒ
ｉｓｅＳｙｓｔｅｍＡｒｃｈｉｔｅｃｔｕｒｅ／３
９０ＰｒｉｎｃｉｐｌｅｓｏｆＯｐｅｒａｔｉｏ
ｎ”（ＳＡ２２−７２０１−００）に記載されている技
術が知られている。

【０００４】近年、仮想計算機システムと呼ばれる情報
処理装置が実現され、その使用形態は一般化されつつあ
る。

【０００５】仮想計算機システムは、中央処理装置（以
下、実ＣＰＵまたはＩＰという）内で仮想計算機制御プ
ログラム（以下、ＶＭＣＰという）を動作させ、このＶ
ＭＣＰの制御の下で単一または複数のオペレーティング
システム（以下、ＯＳという）を動作させることによっ
て実ＣＰＵ内に１または複数の仮想計算機（以下、ＶＭ
という）を生成して成る情報処理システムであるが、単
一のＯＳを動作させるモードはベーシックモード、それ
ぞれ独立した複数のＯＳを動作させて複数のＶＭを構築
するモードはＬＰＡＲモードと呼ばれている。

【０００６】ベーシックモードでのハードウェア資源
は、１台又はそれ以上の実ＣＰＵと、１台の共用主記憶
装置（以下、ＭＳという），１台又はそれ以上のチャネ
ルパス（以下、ＣＨＰという）とから構成される。そし
て、これらのハードウェア資源は単一の資源として扱わ
れる。

【０００７】一方、ＬＰＡＲモードにおいては、複数の
ＶＭがＭＳ等の単一のハードウェア資源を共用するため
に、ＶＭＣＰには、単一のハードウェア資源を各々のＶ
Ｍに共用させて使用させる機能が付加されている。

【０００８】単一のハードウェア資源を各々のＶＭに共
用させる方法としては、ＶＭＣＰの制御の下に時分割で
ハードウェア資源を割り当てる方法、またはハードウェ
ア資源を論理的に分割して各々のＶＭに占有的に割り当
てる方法、または前述の二つの方法を混在させて割り当
てる方法等がある。この単一の実計算機のハードウェア
資源を各々のＶＭに割り当てる方法の従来技術として
は、例えば、ＩＢＭ社発行の刊行物”Ｅｎｔｅｒｐｒｉ
ｓｅＳｙｓｔｅｍ／９０００Ｅｎｔｅｒｐｒｉｓｅ
Ｓｙｓｔｅｍ／３０９０ＰｒｏｃｅｓｓｏｒＲｅ
ｓｏｕｒｃｅ／ＳｙｓｔｅｍＭａｎａｇｅｒＰｌａ
ｎｎｉｎｇＧｕｉｄｅ”（ＧＡ２２−７１２３−０
８）に記載されている技術が知られている。

【０００９】この刊行物で紹介されている技術は、実Ｃ
ＰＵの共用方法として前述の二つの方法のうち前者の方
法、すなわち、実ＣＰＵを時分割で各々のＶＭに割り当
てる方法をとっている。また、入出力チャネル及びＭＳ
のＶＭでの共用方法としては、前述の二つの方法のうち
後者の方法、すなわち実ＣＰＵ及びＭＳを論理的に分割
して各々のＶＭに占有的に割り当てる方法をとってい
る。

【００１０】ところで、従来においては、仮想計算機シ
ステムを構築する際、実ＣＰＵ内で動作するＯＳ（いわ
ゆるＶＭＣＰであり、以下、レベル１のＯＳ又はレベル
１のＶＭＣＰという）は、レベル１のＯＳが自らアドレ
ス変換テーブルを作成し、レベル１のＯＳ上の仮想アド
レス空間上でＶＭとしてのＯＳ（以下、レベル２のＯＳ
またはレベル２のＶＭＣＰという）を動作させ、更にこ
のレベル２のＯＳもアドレス変換テーブルを生成して独
自の仮想アドレス空間を作り出すようにしている。

【００１１】この場合、最近においては、仮想計算機シ
ステムの構築の応用の一つとして、実ＣＰＵ内で動作す
るレベル１のＯＳとしてＶＭＣＰを用い、レベル１のＯ
Ｓ上の仮想アドレス空間上で動作するレベル２のＯＳと
してもＶＭＣＰを用い、さらにそのレベル２のＯＳ上の
仮想アドレス空間上で動作するＯＳ（以下、レベル３Ｏ
Ｓという）を動作させる方法も極く一般的な方法として
使用されつつある。

【００１２】一方、ＶＭによる実ＣＰＵの共用方法とし
ては、前述のように実ＣＰＵを時分割で各々のＶＭに割
り当てる方法をとっているが、このことについて図１０
を参照して説明する。

【００１３】図１０は、ＶＭによる実ＣＰＵの共用の構
成を示した図である。

【００１４】図１０において、実ＣＰＵ（以下、ＰＩＰ
という）は1台のＰＩＰ１０２から成り、単一のＭＳ１
０１に接続されている。このＰＩＰ１０２上では、ＶＭ
の制御が可能なＶＭＣＰ１１１が動作している。このＶ
ＭＣＰ１１１の制御の下で複数のＶＭが生成されてい
る。ここでは複数のＶＭとして、論理ＣＰＵ（以下、Ｌ
ＩＰという）ＬＩＰＡ１２１，ＬＩＰＢ１２２，………
ＬＩＰＸ１２３が生成されている。

【００１５】このＬＩＰＡ１２１，ＬＩＰＢ１２２及び
ＬＩＰＸ１２３上では、それぞれ独立したＯＳが動作す
る。図１０の例は、ＰＩＰ１０２上で１つのＶＭＣＰ１
１１を動作させ、その制御の下で複数のＶＭ（ＬＩＰＡ
１２１，ＬＩＰＢ１２２，………ＬＩＰＸ１２３）を生
成し、生成されたそれぞれのＶＭ上でゲストＯＳを動作
させる仮想計算機システムの例であり、本例が従来のＶ
Ｍの一般的な使用形態の構成である。

【００１６】近年、図１０に例示した使用形態に加え、
ＰＩＰ１０２上にＶＭＣＰ（以下、レベル１のＶＭＣＰ
という）を動作させ、その制御の下で複数のＶＭを生成
し、生成されたそれぞれのＶＭ上で更にＶＭＣＰ（以
下、レベル２のＶＭＣＰという）を動作させ、さらにこ
のレベル２ＶＭＣＰの制御の下で複数のＶＭを生成し、
生成されたそれぞれのＶＭ上でゲストＯＳを動作させる
仮想計算機システムの使用方法も実現され、一般化しつ
つある。

【００１７】図１１は、単一のＰＩＰ上にレベル１のＶ
ＭＣＰとレベルの２ＶＭＣＰとを搭載し、その上にＶＭ
を生成した仮想計算機システムの構成を示した図であ
る。

【００１８】図１１において、ＰＩＰは１台のＰＩＰ２
０２から成り、ＭＳ２０１に接続されている。このＰＩ
Ｐ２０２上では、ＶＭの制御が可能なレベル１のＶＭＣ
Ｐ２１１が動作している。このレベル１のＶＭＣＰ２１
１の制御の下で複数のＶＭが生成されており、それぞれ
のＬＩＰをレベル１のＬＩＰと呼ぶ。

【００１９】レベル１のＬＩＰ上では、ＶＭの制御が可
能なレベル２のＶＭＣＰ２３１が動作している。このレ
ベル２のＶＭＣＰ２３１の制御の下で更に複数のＶＭが
生成されており、それぞれのＬＩＰをレベル２のＬＩＰ
と呼ぶ。

【００２０】レベル２のＶＭＣＰ２３１は、図１１にお
いては、レベル２のＬＩＰＡ２４１及びレベル２のＬＩ
ＰＢ２４２という複数のＶＭを生成しており、レベル２
のＬＩＰＡ２４１及びレベル２のＬＩＰＢ２４２上で
は、それぞれ独立したＯＳであるゲストＯＳ２５１及び
ゲストＯＳ２５２が動作するようになっている。

【００２１】この図１１のように構成された仮想計算機
システムを動作させる場合のレベル１のＶＭＣＰ２１
１，レベル２のＶＭＣＰ２３１及びゲストＯＳ２５１，
２５２の制御の流れを図１２のフローチャートを用いて
説明する。

【００２２】図１２において、当初、レベル１のＶＭＣ
Ｐ２１１は、仮想計算機ＩＤ（以下、ＶＭＩＤという）
の値を“Ａ”として動作する。ＶＭＩＤとは、実ＣＰＵ
２０２上で動作するＶＭにハードウェアによって自動的
に、かつそれぞれ固有に割り当てられる値であり、アド
レス変換バッファ（以下、ＴＬＢという）への論理アド
レスと絶対アドレスのアドレス変換対の登録時に同時に
ＴＬＢエントリの一部に登録され、該アドレス変換対が
属するＶＭを規定する。

【００２３】レベル１のＶＭＣＰ２１１がレベル２のＶ
ＭＣＰ２３１を起動する際には、ＶＭを起動する命令で
あるＳｔａｒｔＩｎｔｅｒｐｒｅｔｉｖｅＥｘｅｃ
ｕｔｉｏｎ命令（以下、ＳＩＥ命令という）が使用さ
れる。

【００２４】ＳＩＥ命令は、ＩＥ機能の一部であり、そ
の一般的仕様としては、例えばＩＢＭ社発行の刊行物”
ＩＢＭＳｙｓｔｅｍ／３７０ＥｘｔｅｎｄｅｄＡ
ｒｃｈｉｔｅｃｔｕｒｅＩｎｔｅｒｐｒｅｔｉｖｅ
Ｅｘｅｃｕｔｉｏｎ”（ＳＡ２２−７０９５）にその詳
細が記述されている。

【００２５】このＳＩＥ命令のオペランドアドレスは、
起動しようとしているＶＭのレジスタの状態を保持して
いる領域を指しており、これを状態記述（Ｓｔａｔｅ
Ｄｅｓｃｒｉｐｔｉｏｎ：以下、ＳＤという）とい
う。ＳＤについての一般的仕様としては、例えばＩＢＭ
社発行の前記刊行物にその詳細が記述されている。

【００２６】そこで、レベル１のＶＭＣＰ２１１がレベ
ル２のＶＭＣＰ２３１を起動する際には、起動しようと
しているＶＭＣＰ２３１のレジスタの状態を保持してい
る領域を指すＬ１ＳＤをＳＩＥ命令のオペランドアドレ
スに設定し（Ｓ１３０）、ＳＩＥ命令を発行する（Ｓ１
３１）。

【００２７】これによって、レベル２のＶＭＣＰ２３１
が起動され、このレベル２のＶＭＣＰ２３１の命令処理
がＶＭとして実行される。この際、レベル２のＶＭＣＰ
２３１は、ＶＭＩＤの値を“Ｂ”として動作する。

【００２８】次に、レベル２のＶＭＣＰ２３１は、自己
の制御の下で動作するレベル３のゲストＯＳ（２５１ま
たは２５２）を起動するために、レベル２のＳＤすなわ
ちＬ２ＳＤをＳＩＥ命令のオペランドアドレスに設定し
（Ｓ１３２）、ＳＩＥ命令を発行する（Ｓ１３３）。

【００２９】ここで、レベル２のＶＭＣＰ２３１が発行
するＳＩＥ命令を仮想ＳＩＥ命令という。

【００３０】レベル２のＶＭＣＰ２３１が仮想ＳＩＥ命
令を発行すると、この仮想ＳＩＥ命令はレベル１のＶＭ
ＣＰ２１１にインターセプトされ（Ｓ１３４）、制御は
レベル１のＶＭＣＰ２１１に戻される。

【００３１】レベル１のＶＭＣＰ２１１にインターセプ
トされた理由は、レベル２のＶＭＣＰ２３１には、実ハ
ードウェア資源を管理する手段が無いためである。

【００３２】制御がレベル１のＶＭＣＰ２１１に戻され
ると、ＶＭＩＤの値は、“Ａ”として動作するように切
り替えられる。

【００３３】レベル１のＶＭＣＰ２１１はインターセプ
ションの原因を調べ、その原因がレベル２のＶＭＣＰ２
３１が発行した仮想ＳＩＥ命令である事を突き止める
と、仮想ＳＩＥ命令をシミュレーションする。この仮想
ＳＩＥ命令シミュレーションにおいて、レベル３のゲス
トＯＳを起動するための他のＳＤ（以下、シャドーＳＤ
という）を、レベル２のＶＭＣＰ２３１が用意した仮想
ＳＤと、インターセプションを受け付けたレベル１のＶ
ＭＣＰ２１１が動作している実ハードウェア資源の割当
て状況との双方に基づいて設定し（Ｓ１３５）、そのシ
ャドーＳＤをオペランドとしてＳＩＥ命令を発行する
（Ｓ１３６）。

【００３４】シャドーＳＤをオペランドとしてＳＩＥ命
令が発行されると、制御はレベル３のゲストＯＳ（２５
１または２５２）に移り、ＶＭＩＤの値は、“Ｃ”とし
て動作するように切り替えられる。

【００３５】このシャドーＳＤをオペランドとしてＳＩ
Ｅ命令を発行する操作は、あたかもレベル２のＶＭＣＰ
２３１が仮想ＳＤをオペランドとして仮想ＳＩＥ命令を
実行する如くに行われる。以降、レベル３のゲストＯＳ
が動作する。

【００３６】次に、図１３を用いて、ＶＭＩＤを具備し
たアドレス変換バッファ（ＴＬＢ）の制御について説明
する。

【００３７】図１３は、ＶＭＩＤを登録するエリアを具
備したアドレス変換バッファ（ＴＬＢ）と周辺回路の構
成を示すブロック図である。

【００３８】図１３において、ＴＬＢ４１０は、実ＣＰ
Ｕ２０２がデータ及び命令語をアクセスする際の論理ア
ドレスを絶対アドレスに高速に変換するためのハードウ
ェア機構であり、エントリ有効フラグ４１１（以下、Ｖ
フラグという）、該エントリが所属するＶＭＩＤを保持
するエントリ４１２（以下、ＶＭＩＤエントリとい
う）、セグメントテーブル起点の所属及びアドレスを保
持するエントリ４１３（以下、ＳＴＤエントリとい
う）、論理アドレスを保持するエントリ４１４（以下、
論理アドレスエントリという）、論理アドレスに対応す
る絶対アドレスを保持するエントリ４１５（以下、絶対
アドレスエントリという）及び絶対アドレスに付与され
ている主記憶キーを保持するエントリ４１６（以下、主
記憶キーエントリという）から構成される。

【００３９】ＴＬＢ４１０は、これらの各関連エントリ
を１組として、複数組のエントリ群（０〜ｎ）から構成
される。

【００４０】ここで、セグメントテーブルは図示しない
が、ＴＬＢ４１０との組合せによって論理アドレスを絶
対アドレスに変換するアドレス変換機構を構成するもの
である。

【００４１】セレクタＡ４２０は、実ＣＰＵ２０２がデ
ータ及び命令語をアクセスする際の論理アドレスを入力
として、アドレス変換バッファ４１０の複数組のエント
リ群から関連エントリを１組選択するセレクタである。

【００４２】出力レジスタ４３０は、アドレス変換バッ
ファ４１０の複数組のエントリ群から選択された１組の
関連エントリの内容を一時的に保持しておくレジスタで
ある。

【００４３】ＶＭＩＤレジスタ４４０は、実ＣＰＵ２０
２がデータ及び命令語をアクセスする際のＶＭＩＤを保
持するエントリ４４１（以下、ＶＭＩＤエントリとい
う）及び該ＶＭＩＤに対応するＳＤ絶対アドレスを保持
するエントリ４４２（以下、ＳＤアドレスエントリとい
う）から構成される。ＶＭＩＤレジスタ４４０は、これ
らの各関連エントリを１組として、複数組のエントリ群
から構成される。

【００４４】このＶＭＩＤレジスタ４４０においては、
実ＣＰＵ２０２上でＶＭが動作する際、ＳＩＥ命令のオ
ペランドであるＳＤのアドレスに対応したＳＤアドレス
エントリ４４２が選択され、該エントリ内のＶＭＩＤエ
ントリ４４１の内容と、アドレス変換バッファ４１０内
のＶＭＩＤエントリ４１２の内容とが比較される。

【００４５】比較器Ａ４５０，比較器Ｂ４５１及び比較
器Ｃ４５２は、それぞれ出力レジスタ４３０に一時的に
保持されたＶＭＩＤエントリ４１２，ＳＴＤエントリ４
１３及び論理アドレスエントリ４１４の内容とＶＭＩＤ
レジスタ４４０のＶＭＩＤエントリ４４１の内容、主記
憶アクセスで使用されるセグメントテーブル起点及び主
記憶アクセスに伴う論理アドレスを比較するデータの比
較器である。

【００４６】ＡＮＤゲート４６０は、比較器Ａ４５０，
比較器Ｂ４５１及び比較器Ｃ４５２のそれぞれの比較結
果の論理積をとるＡＮＤゲートである。セレクタＢ４７
０は、出力レジスタ４３０に一時的に保持された絶対ア
ドレスエントリ４１５及び主記憶キーエントリ４１６の
内容を、ＡＮＤゲート４６０から送出されるデータ比較
一致を示すヒット信号によって選択し、送出するセレク
タである。

【００４７】アドレス変換制御部４８０は、本ブロック
図に示すアドレス変換バッファ４１０と周辺回路の動作
全体を制御する制御装置である。

【００４８】次に、以上の構成に係るアドレス変換バッ
ファ４１０と周辺回路のアドレス変換動作について説明
する。

【００４９】まず、実ＣＰＵ２０２から主記憶２０１へ
のアクセス要求が発行されると、その主記憶アクセス要
求と論理アドレスが実ＣＰＵ２０２から送出され、信号
線４Ａ０を介してセレクタＡ４２０及び比較器Ｃ４５２
に入力される。

【００５０】論理アドレスを受け取ったセレクタＡ４２
０は、該論理アドレスの値からアドレス変換バッファ４
１０内の複数のエントリ群から１つのエントリを選択
し、そのエントリに対する読出し要求を発行する。

【００５１】アドレス変換バッファ４１０は、エントリ
読み出し要求を受け取ると、該当する１つのエントリを
読出し、信号線４Ｃ０を介して出力レジスタ４３０に読
出しデータをセットする。

【００５２】ここで、出力レジスタ４３０にセットされ
る１つのエントリの内訳は、Ｖフラグ４１１，ＶＭＩＤ
エントリ４１２，ＳＴＤエントリ４１３，論理アドレス
エントリ４１４，絶対アドレスエントリ４１５及び主記
憶キーエントリ４１６から構成される。

【００５３】一方、ＶＭＩＤレジスタ４４０において
は、主記憶へのアクセス要求が発行された時点のＳＤの
絶対アドレスを保持するＳＤアドレスエントリ４４２に
対応するＶＭＩＤエントリ４４１が選択され、該ＶＭＩ
Ｄエントリ４４１の内容が信号線４Ｄ０を介して比較器
Ａ４５０に入力される。

【００５４】アドレス変換バッファ４１０からの読出し
データが出力レジスタ４３０にセットされた後、該ＴＬ
Ｂエントリがヒットしているか否かの比較が行われる。
この比較は以下の手順で行われる。

【００５５】先ず、出力レジスタ４３０にセットされた
Ｖフラグ４１１の内容が信号線４Ｅ０を介してＡＮＤゲ
ート４６０に送られる。次に、出力レジスタ４３０にセ
ットされたＶＭＩＤエントリ４１２の内容が信号線４Ｅ
１を介して比較器Ａ４５０に送られ入力され、またＶＭ
ＩＤレジスタ４４０のＶＭＩＤエントリ４４１の内容が
信号線４Ｄ０を介して比較器Ａ４５０に入力され、双方
の入力データが比較される。

【００５６】この比較の結果の一致又は不一致の信号は
信号線４Ｅ４を介してＡＮＤゲート４６０に送られる。

【００５７】さらに、出力レジスタ４３０にセットされ
たＳＴＤエントリ４１３の内容が信号線４Ｅ２を介して
比較器Ｂ４５１に入力され、また実ＣＰＵ２０２から主
記憶２０１へのアクセス要求が発行された時の論理アド
レスに対応するセグメントテーブル指定データ（以下、
ＳＴＤという）が信号線４Ａ１を介して比較器Ｂ４５１
に入力され、これら双方の入力データが比較される。

【００５８】この比較の結果の一致又は不一致の信号
は、信号線４Ｅ５を介してＡＮＤゲート４６０に送られ
る。

【００５９】さらに、出力レジスタ４３０にセットされ
た論理アドレスエントリ４１４の内容が信号線４Ｅ３を
介して比較器Ｃ４５２に入力され、また実ＣＰＵ２０２
から主記憶２０１へのアクセス要求が発行された時の論
理アドレスが信号線４Ａ０を介して比較器Ｃ４５２に入
力され、これら双方の入力データが比較される。

【００６０】この比較の結果の一致又は不一致の信号
は、信号線４Ｅ６を介してＡＮＤゲート４６０に送られ
る。

【００６１】次に、ＡＮＤゲート４６０は、それぞれ信
号線４Ｅ０，信号線４Ｅ４，信号線４Ｅ５及び信号線４
Ｅ６を介して入力された一致又は不一致信号の論理積を
とり、全ての信号が“１”（または一致）であれば、Ｔ
ＬＢヒット信号を“１”とし、信号線４Ｇ０に送出す
る。

【００６２】信号線４Ｇ０に送出されたＴＬＢヒット信
号は、アドレス変換制御部４８０及びセレクタＢ４７０
に入力される。

【００６３】“１”のＴＬＢヒット信号を信号線４Ｇ０
を介して受け取ったセレクタＢ４７０は、出力レジスタ
４３０にセットされた絶対アドレスエントリ４１５及び
主記憶キーエントリ４１６の内容を送出している信号線
４Ｆ０及び信号線４Ｆ１を選択し、アドレス変換バッフ
ァ４１０の出力である論理アドレスに対応する絶対アド
レス及び該絶対アドレスに付与されている主記憶キーを
要求元の実ＣＰＵ２０２に送り返す。

【００６４】論理アドレスに対応する絶対アドレスと、
該絶対アドレスに付与されている主記憶キーを受け取っ
た実ＣＰＵ２０２は、該絶対アドレスを用いてＭＳ２０
１にアクセス要求を出すと共に、プログラム状態語内の
キー（以下、ＰＳＷキーという）と主記憶キーとを用い
てキー制御プロテクションのチェックを行う。

【００６５】一方、“１”のＴＬＢヒット信号を信号線
４Ｇ０を介して受け取ったアドレス変換制御部４８０
は、動的アドレス変換過程の起動が不要である旨を実Ｃ
ＰＵ２０２に通知する。この場合、ＴＬＢヒット信号が
“０”であった時は、動的アドレス変換過程（以下、Ｄ
ＡＴという）の起動が必要である旨を実ＣＰＵ２０２に
通知し、ＤＡＴ動作を起動する。

【００６６】ＤＡＴについての一般的仕様については、
例えば前述の刊行物にその詳細が記述されている。ＤＡ
Ｔ動作の結果得られる絶対アドレスと他のアドレス情報
は、信号線４Ｂ０をアドレス変換バッファ４１０に登録
される。

【００６７】すなわち、主記憶２０１へのアクセス要求
に伴う論理アドレスとその時点のＳＴＤおよびＶＭＩ
Ｄ、更にＤＡＴの結果得られた絶対アドレスと主記憶キ
ーが、アドレス変換バッファ４１０の論理アドレスによ
って決定されるＴＬＢエントリとして、信号線４Ｂ０を
介してＶフラグ４１１，ＶＭＩＤエントリ４１２，ＳＴ
Ｄエントリ４１３，論理アドレスエントリ４１４，絶対
アドレスエントリ４１５及び主記憶キーエントリ４１６
に登録される。そして、この登録されたＴＬＢエントリ
は、以降のＭＳ２０１のアクセスに使用される。

【００６８】この際のＴＬＢエントリ登録は、主として
ハードウェア論理又はマイクロプログラムによって行わ
れる。また、ＶＭＩＤレジスタ４４０のＶＭＩＤエント
リ４４１の内容及びＳＤアドレスエントリ４４２の内容
の登録は、信号線４Ｈ０及び信号線４Ｈ１を介して、主
としてマイクロプログラムによって行われる。

【００６９】次に、アドレス変換バッファ４１０のパー
ジ動作について説明する。

【００７０】図１３において、実ＣＰＵ２０２からＴＬ
Ｂパージ要求が発行されると、パージ対象のＴＬＢエン
トリ番号が信号線４Ａ０を介して入力される。

【００７１】信号線４Ａ０を介してＴＬＢエントリ番号
を受け取ったセレクタＡ４２０は、アドレス変換バッフ
ァ４１０内の複数のエントリ群からＴＬＢエントリ番号
の値に対応する１つのエントリを選択し、そのエントリ
に対する読出し要求を発行する。

【００７２】アドレス変換バッファ４１０は、エントリ
読出し要求を受け取ると、該当する１つのエントリの内
容を読出し、信号線４Ｃ０を介して出力レジスタ４３０
にセットする。

【００７３】ここで、出力レジスタ４３０にセットされ
る１つのエントリの内訳は、Ｖフラグ４１１，ＶＭＩＤ
エントリ４１２，ＳＴＤエントリ４１３，論理アドレス
エントリ４１４，絶対アドレスエントリ４１５及び主記
憶キーエントリ４１６から構成される。

【００７４】一方、ＶＭＩＤレジスタ４４０において
は、ＴＬＢパージ要求が発行された時点のＳＤの絶対ア
ドレスを保持するＳＤアドレスエントリ４４２に対応す
るＶＭＩＤエントリ４４１が選択され、該ＶＭＩＤエン
トリ４４１の内容が信号線４Ｄ０を介して比較器Ａ４５
０に入力される。

【００７５】アドレス変換バッファ４１０がエントリ読
み出し要求を受け取り、該当する１つのエントリの内容
を読み出した後、出力レジスタ４３０に読出しデータを
セットした後、該ＴＬＢエントリのパージが必要か否か
の比較が行われる。

【００７６】この比較は以下の手順で行われる。先ず、
出力レジスタ４３０にセットされたＶＭＩＤエントリ４
１２の内容が信号線４Ｅ１を介して比較器Ａ４５０に入
力され、またＶＭＩＤレジスタ４４０のＶＭＩＤエント
リ４４１の内容が信号線４Ｄ０を介して比較器Ａ４５０
に入力され、これら双方の入力データが比較される。

【００７７】この比較結果の一致又は不一致の信号は、
信号線４Ｅ４を介してアドレス変換バッファ４１０に送
られ、この信号が“１”（一致）であれば、アドレス変
換バッファ４１０の選択されているＴＬＢエントリのＶ
フラグ４１１に“０”を書き込み、該ＴＬＢエントリを
無効化する。逆に、比較結果の信号が“０”（不一致）
であれば、該ＴＬＢエントリの無効化は行われない。

【００７８】次に、実ＣＰＵ２０２上で動作するレベル
１のＯＳが自らアドレス変換テーブルを作成し、レベル
１のＯＳ上の仮想アドレス空間上でＶＭとしてのレベル
２のＯＳを動作させ、さらにレベル２のＯＳもアドレス
変換テーブルを生成し、仮想アドレス空間を作り出して
いる例について図１４を参照して説明する。

【００７９】図１４は、仮想計算機システムを構築する
際の一例であり、実ＣＰＵ上で動作するレベル１のＯＳ
としてＶＭＣＰを用い、レベル１のＯＳ上の仮想アドレ
ス空間上で動作するレベル２のＯＳとしてもＶＭＣＰを
用い、レベル２のＯＳ上の仮想アドレス空間上で動作す
るレベル３のＯＳを動作させる例を示し、さらに、この
構成をとった場合に、レベル１のＯＳに割り当てられる
ＭＳ領域，レベル１のＯＳ上の仮想アドレス空間上で動
作するレベル２のＯＳに割り当てられるＭＳ領域及びレ
ベル２のＯＳ上の仮想アドレス空間上で動作するレベル
３のＯＳに割り当てられるＭＳ領域を示した図である。

【００８０】図１４において、レベル１のＶＭＣＰ２１
１に割り当てられるＭＳ領域は、領域Ａで示した領域で
あり、これはＭＳ２０１の全ての領域に等しい。次に、
レベル１のＶＭＣＰ２１１上の仮想アドレス空間上で動
作するレベル２のＶＭＣＰ２３１に割り当てられるＭＳ
領域は、領域Ｂで示した領域であり、これは領域Ａの一
部分に割り当てられる。さらに、レベル２のＶＭＣＰ２
３１上の仮想アドレス空間上で動作するレベル３のＯＳ
２５１に割り当てられるＭＳ領域は、領域Ｃで示した領
域であり、これは領域Ｂの一部分に割り当てられる。

【００８１】ここで、レベル１のＶＭＣＰ２１１は、割
り当てＶＭＩＤが“Ａ”の値で動作し、レベル２のＶＭ
ＣＰ２３１は、割り当てＶＭＩＤが“Ｂ”の値で動作す
る。

【００８２】さらに、レベル３のＯＳ２５１は、割り当
てＶＭＩＤが“Ｃ”の値で動作する。

【００８３】すなわち、レベル１のＶＭＣＰ２１１は、
“Ａ”という割り当てＶＭＩＤで動作し、領域Ａを使用
する。また、レベル２のＶＭＣＰ２３１は、“Ｂ”とい
う割り当てＶＭＩＤで動作し、領域Ａの一部分である領
域Ｂを使用する。さらに、レベル３のＯＳ２５１は、
“Ｃ”という割り当てＶＭＩＤで動作し、領域Ｂの一部
分である領域Ｃを使用する。

【００８４】次に、図１１のように構成された仮想計算
機システムを動作させ、さらに、ＴＬＢのパージが必要
となる場合のレベル１のＶＭＣＰ，レベル２のＶＭＣＰ
及びレベル３の各ＯＳの制御の流れを図１５、図１６の
フローチャートを用いて詳細に説明する。

【００８５】まず、ＭＳ２０１の割り当ては図１４に示
したように行われているものとする。

【００８６】ステップ６０１：レベル１のＶＭＣＰ
２１１によるＶＭ上でレベル３のゲストＯＳを動作させ
る事前処理として、レベル１のＶＭＣＰ２１１は、レベ
ル２のＶＭＣＰ２３１を起動する準備としてＳＩＥ命令
のオペランドであるＳＤ（以下、Ｌ１ＳＤという）を設
定する。

【００８７】ステップ６０２：レベル１のＶＭＣＰ
２１１は、ステップ６０１で設定されたＬ１ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル１のＶＭＣＰ
２１１によるＶＭ上でレベル２のＶＭＣＰ２３１を起動
する。この時点から制御は、レベル１のＶＭＣＰ２１１
からレベル２のＶＭＣＰ２３１に移る。

【００８８】ステップ６０３：レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１が動作す
る。レベル２のＶＭＣＰ２３１のＶＭ上では、レベル３
のＯＳ２５１を動作させる事前処理として、レベル２の
ＶＭＣＰ２３１は、レベル３のＯＳ２５１を起動する準
備としてＳＩＥ命令のオペランドであるＳＤ（以下、Ｌ
２ＳＤという）を設定する。

【００８９】ステップ６０４：レベル２のＶＭＣＰ
２３１は、ステップ６０３で設定されたＬ２ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のＯＳ２５１を起動しようと
する。

【００９０】ステップ６０５：ステップ６０４で、
レベル２のＶＭＣＰ２３１のＶＭ上でレベル３のＯＳ２
５１を起動しようとして、レベル２のＶＭＣＰ２３１が
ＳＩＥ命令を発行すると、このＳＩＥ命令は、命令イン
ターセプション要因を持っているので命令インターセプ
ションが発生し、制御はレベル２のＶＭＣＰ２３１から
レベル１のＶＭＣＰ２１１に戻される。

【００９１】ステップ６０６：レベル１のＶＭＣＰ
２１１は、制御がレベル１のＶＭＣＰ２１１に戻される
要因となったインターセプションコードを解析し、コー
ド毎のインターセプション処理を行う。この場合、イン
ターセプションコードは、命令インターセプションを示
している。

【００９２】ステップ６０７：この処理の具対的処
理内容は、各種インターセプションコード毎に対応する
処理を別々に行うもので、例えばインターセプションコ
ードが命令インターセプションを指していれば、該命令
のシミュレーションを行う。

【００９３】本例では、ＳＩＥ命令を実行しようとして
命令インターセプションが発生したのであるから、ＳＩ
Ｅ命令のシミュレーションを行う。

【００９４】レベル１のＶＭＣＰ２１１のＶＭ上でレベ
ル３のＯＳ２５１を動作させる事前処理として、レベル
１のＶＭＣＰ２１１は、レベル２のＶＭＣＰ２３１を起
動するために用意されたＬ１ＳＤとレベル３のＯＳ２５
１を起動するために用意されたＬ２ＳＤとを合成し、レ
ベル１のＶＭＣＰ２１１のＶＭ上でレベル３のＯＳ２５
１を走行させるための仮のＳＤ（以下、シャドーＳＤと
いう）を設定する。

【００９５】ステップ６０８：レベル１のＶＭＣＰ
２１１は、ステップ６０７で設定されたシャドーＳＤを
オペランドとしてＳＩＥ命令を発行し、レベル１のＶＭ
ＣＰ２１１のＶＭ上でレベル３のＯＳ２５１を起動す
る。これは、レベル２のＶＭＣＰ２３１のＶＭ上でレベ
ル３のＯＳ２５１を起動するのと等価である。この時点
から制御は、レベル１のＶＭＣＰ２１１からレベル３の
ＯＳ２５１に移る。

【００９６】ステップ６０９：レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のＯＳ２５１が動作する。

【００９７】ステップ６１０：レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のＯＳ２５１の実行中に、該
ＯＳ２５１から発行されたＭＳアクセスで、レベル２の
ＶＭＣＰ２３１が制御しているアドレス変換テーブルに
関するアドレス変換例外（以下、レベル２のアドレス変
換例外という）が検出される。レベル２のアドレス変換
例外についての詳細は前述の刊行物を参照の事。

【００９８】ステップ６１１：ステップ６１０で、
レベル２のＶＭＣＰ２３１のＶＭ上のレベル３のＯＳ２
５１がレベル２のアドレス変換例外を検出すると、この
例外は、ホスト割込み要因を持っているので、レベル１
のＶＭＣＰ２１１へのプログラム割込みが発生し、制御
はレベル３のＯＳ２５１からレベル１のＶＭＣＰ２１１
に戻される。

【００９９】ステップ６１２：レベル１のＶＭＣＰ
２１１は、制御がレベル１のＶＭＣＰ２１１に戻される
要因となったホストプログラム割込みコードを解析し、
コード毎の割込み処理を行う。この場合、ホストプログ
ラム割込みコードは、レベル２のアドレス変換例外を示
している。

【０１００】ステップ６１３：この処理の具対的処
理内容は、各種割込みコード毎に対応する処理を別々に
行うもので、例えば割込みコードがレベル２のアドレス
変換例外を指していれば、レベル２のＶＭＣＰ２３１に
アドレス変換例外を通知する。

【０１０１】本例では、レベル３のＯＳ２５１がレベル
２のアドレス変換例外を検出したのであるから、レベル
２のＶＭＣＰ２３１にアドレス変換例外を通知する。

【０１０２】レベル２のＶＭＣＰ２３１にアドレス変換
例外を通知するために、レベル１のＶＭＣＰ２１１のＶ
Ｍ上でレベル２のＶＭＣＰ２３１を動作させる事前処理
して、レベル１のＶＭＣＰ２１１は、レベル２のＶＭＣ
Ｐ２３１を起動するために用意されたＬ１ＳＤとレベル
３のＯＳ２５１を起動するために用意されたシャドウＳ
Ｄとを合成し、レベル２のＶＭＣＰ２３１を起動するた
めのＬ１ＳＤを設定する。

【０１０３】ステップ６１４：レベル１のＶＭＣＰ
２１１は、ステップ６１３で設定されたＬ１ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１を起動す
る。この時のレベル２のＶＭＣＰ２３１のプリフィック
ス退避域（以下、ＰＳＡ）には、アドレス変換例外に伴
う割込みパラメータが予めレベル１のＶＭＣＰ２１１に
よって格納されている。さらに、Ｌ１ＳＤ内の命令アド
レスフィールドはレベル２のＶＭＣＰ２３１のＰＳＡ内
の割込みＰＳＷの命令アドレス部が格納される。

【０１０４】すなわち、レベル１のＶＭＣＰ２１１は、
レベル２のＶＭＣＰ２３１に対するアドレス変換例外割
込みをシミュレーションする。この時点から制御は、レ
ベル１のＶＭＣＰ２１１からレベル２のＶＭＣＰ２３１
に移る。

【０１０５】ステップ６１５：レベル２のＶＭＣＰ
２３１は、レベル１のＶＭＣＰ２１１によって通知され
た割込みコードを解析し、コード毎の割込み処理を行
う。この場合、割込みコードは、アドレス変換例外割込
みを示している。

【０１０６】ステップ６１６：この処理の具対的処
理内容は、各種割込みコード毎に対応する処理を別々に
行うもので、例えば割込みコードがアドレス変換例外割
込みを指していれば、アドレス変換テーブルの保守を行
う。本例では、アドレス変換例外割込みが発生したので
あるから、アドレス変換テーブルの保守を行う。

【０１０７】ステップ６１７：レベル２のＶＭＣＰ
２３１上で、アドレス変換テーブルの保守処理が実行さ
れる。アドレス変換テーブルの保守処理の一環として、
ＰｕｒｇｅＴＬＢ命令（以下、ＰＴＬＢ命令という）
が発行される。ＰＴＬＢ命令の仕様の詳細については、
前述の刊行物を参照の事。

【０１０８】ステップ６１８：ステップ６１７でレ
ベル２のＶＭＣＰ２３１がＰＴＬＢ命令を発行すると、
このＰＴＬＢ命令は、命令インターセプション要因を持
っているので、命令インターセプションが発生する。こ
れによって、制御はレベル２のＶＭＣＰ２３１からレベ
ル１のＶＭＣＰ２１１に戻される。

【０１０９】ステップ６１９：レベル１のＶＭＣＰ
２１１は、制御がレベル２のＶＭＣＰ２３１からレベル
１のＶＭＣＰ２１１に戻される要因となったインターセ
プションコードを解析し、コード毎のインターセプショ
ン処理を行う。この場合、インターセプションコード
は、命令インターセプションを示している。

【０１１０】ステップ６２０：この処理の具対的処
理内容は、各種インターセプションコード毎に対応する
処理を別々に行うもので、例えばインターセプションコ
ードが命令インターセプションを指していれば、該命令
のシミュレーションを行う。

【０１１１】本例では、レベル２のＶＭＣＰ２３１がＰ
ＴＬＢ命令を実行しようとして命令インターセプション
が発生したのであるから、レベル１のＶＭＣＰ２１１が
ＰＴＬＢ命令のシミュレーションを行う。

【０１１２】ステップ６２１：レベル１のＶＭＣＰ
２１１上でのＰＴＬＢ命令のシミュレーション処理の一
環として、ＰＴＬＢが発行される。このＰＴＬＢ命令の
実行によって全てのＶＭＩＤの値を持つＴＬＢエントリ
が全てパージされる。

【０１１３】ステップ６２２：レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１を動作させ
る事前処理として、レベル１のＶＭＣＰ２１１は、レベ
ル２のＶＭＣＰ２３１を起動するためのＳＩＥ命令のオ
ペランドであるＬ１ＳＤを設定する。

【０１１４】ステップ６２３：レベル１のＶＭＣＰ
２１１は、ステップ６２２で設定されたＬ１ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１を起動す
る。この時点から制御は、レベル１のＶＭＣＰ２１１か
らレベル２のＶＭＣＰ２３１に移る。

【０１１５】ステップ６２４：レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１が動作す
る。レベル２のＶＭＣＰ２３１は、レベル３のＯＳ２５
１が検出したレベル２のアドレス変換例外のシミュレー
ション処理を完了したので、再度、レベル３のＯＳ２５
１を起動する必要がある。そこで、レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のＯＳ２５１を走行させる事
前処理として、ＳＩＥ命令のオペランドであるＬ２ＳＤ
を設定する。

【０１１６】ステップ６２５：レベル２のＶＭＣＰ
２３１は、ステップ６２４で設定されたＬ２ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のＯＳ２５１を起動しようと
する。

【０１１７】ステップ６２６：ステップ６２５で、
レベル２のＶＭＣＰ２３１のＶＭ上でレベル３のＯＳ２
５１を起動しようとして、レベル２のＶＭＣＰ２３１が
ＳＩＥ命令を発行すると、このＳＩＥ命令は、命令イン
ターセプション要因を持っているので命令インターセプ
ションが発生し、制御はレベル２のＶＭＣＰ２３１から
レベル１のＶＭＣＰ２１１に戻される。

【０１１８】ステップ６２７：レベル１のＶＭＣＰ
２１１は、制御がレベル２のＶＭＣＰ２３１からレベル
１のＶＭＣＰ２１１に戻される要因となったインターセ
プションコードを解析し、コード毎のインターセプショ
ン処理を行う。この場合、インターセプションコード
は、命令インターセプションを示している。

【０１１９】ステップ６２８：この処理の具対的処
理内容は、各種インターセプションコード毎に対応する
処理を別々に行うもので、例えばインターセプションコ
ードが命令インターセプションを指していれば、該命令
のシミュレーションを行う。

【０１２０】本例では、ＳＩＥ命令を実行しようとして
命令インターセプションが発生したのであるから、ＳＩ
Ｅ命令のシミュレーションを行う。

【０１２１】レベル１のＶＭＣＰ２１１のＶＭ上でレベ
ル３のＯＳ２５１を走行させる事前処理として、レベル
１のＶＭＣＰ２１１は、レベル２のＶＭＣＰ２３１を起
動するために用意されたＬ１ＳＤとレベル３のＯＳ２５
１を起動するために用意されたＬ２ＳＤとを合成し、レ
ベル１のＶＭＣＰ２１１のＶＭ上でレベル３のＯＳ２５
１を走行させるためのシャドーＳＤを設定する。

【０１２２】ステップ６２９：レベル１のＶＭＣＰ
２１１は、ステップ６２８で設定されたシャドーＳＤを
オペランドとしてＳＩＥ命令を発行し、レベル１のＶＭ
ＣＰ２１１のＶＭ上でレベル３のＯＳ２５１を起動す
る。これは、レベル２のＶＭＣＰ２３１のＶＭ上でレベ
ル３のＯＳ２５１を起動するのと等価である。

【０１２３】この時点から制御はレベル１のＶＭＣＰ２
１１からレベル３のＯＳ２５１に移る。

【０１２４】ステップ６３０：レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のＯＳ２５１が動作する。

【０１２５】以上のように、レベル３のＯＳ２５１で検
出されたレベル２のアドレス変換例外の処理は、ステッ
プ６１１からステップ６３０に至るレベル１のＶＭＣＰ
２１１とレベル２のＶＭＣＰ２３１の連携動作によって
実現されていた。

【０１２６】次に、複数の実ＣＰＵを主記憶に接続した
マルチプロセッサ構成におけるＴＬＢのパージ方法の従
来例について図１７および図１８のフローチャートを用
いて詳細に説明する。なお、ＭＳ２０１の割り当ては、
図１４に示したように行われているものとする。また、
アドレス変換バッファと周辺回路は図１３と同様に構成
されているものとする。

【０１２７】ステップ６５１：レベル１のＶＭＣＰ
２１１のＶＭ上でレベル３のゲストＯＳ２５１を動作さ
せる事前処理として、レベル１のＶＭＣＰ２１１は、レ
ベル２のＶＭＣＰ２３１を起動する準備としてＳＩＥ命
令のオペランドであるＳＤ（以下、Ｌ１ＳＤという）を
設定する。

【０１２８】ステップ６５２：レベル１のＶＭＣＰ
２１１は、ステップ６５１で設定されたＬ１ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１を起動す
る。この時点から制御は、レベル１のＶＭＣＰ２１１か
らレベル２のＶＭＣＰ２３１に移る。

【０１２９】ステップ６５３：レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１が動作す
る。レベル２のＶＭＣＰ２３１のＶＭ上でレベル３のＯ
Ｓ２５１を動作させる事前処理として、レベル２のＶＭ
ＣＰ２３１は、レベル３のＯＳ２５１を起動する準備と
してＳＩＥ命令のオペランドであるＳＤ（以下、Ｌ２Ｓ
Ｄという）を設定する。

【０１３０】ステップ６５４：レベル２のＶＭＣＰ
２３１は、ステップ６５３で設定されたＬ２ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のＯＳ２５１を起動しようと
する。

【０１３１】ステップ６５５：ステップ６５４で、
レベル２のＶＭＣＰ２３１のＶＭ上でレベル３のＯＳ２
５１を起動しようとして、レベル２のＶＭＣＰ２３１が
ＳＩＥ命令を発行すると、このＳＩＥ命令は、命令イン
ターセプション要因を持っているので命令インターセプ
ションが発生し、制御はレベル２のＶＭＣＰ２３１から
レベル１のＶＭＣＰ２１１に戻される。

【０１３２】ステップ６５６：レベル１のＶＭＣＰ
２１１は、制御がレベル１のＶＭＣＰ２１１に戻される
要因となったインターセプションコードを解析し、コー
ド毎のインターセプション処理を行う。この場合、イン
ターセプションコードは、命令インターセプションを示
している。

【０１３３】ステップ６５７：この処理の具対的処
理内容は、各種インターセプションコード毎に対応する
処理を別々に行うもので、例えばインターセプションコ
ードが命令インターセプションを指していれば、該命令
のシミュレーションを行う。

【０１３４】本例では、ＳＩＥ命令を実行しようとして
命令インターセプションが発生したのであるから、ＳＩ
Ｅ命令のシミュレーションを行う。

【０１３５】レベル１のＶＭＣＰ２１１のＶＭ上でレベ
ル３のＯＳ２５１を動作させる事前処理として、レベル
１のＶＭＣＰ２１１は、レベル２のＶＭＣＰ２３１を起
動するために用意されたＬ１ＳＤとレベル３のＯＳ２５
１を起動するために用意されたＬ２ＳＤとを合成し、レ
ベル１のＶＭＣＰ２１１のＶＭ上でレベル３のＯＳ２５
１を動作させるための仮のＳＤ（以下、シャドーＳＤと
いう）を設定する。

【０１３６】ステップ６５８：レベル１のＶＭＣＰ
２１１は、ステップ６５７で設定されたシャドーＳＤを
オペランドとしてＳＩＥ命令を発行し、レベル１のＶＭ
ＣＰ２１１のＶＭ上でレベル３のＯＳ２５１を起動す
る。これは、レベル２のＶＭＣＰ２３１のＶＭ上でレベ
ル３のＯＳ２５１を起動するのと等価である。この時点
から制御は、レベル１のＶＭＣＰ２１１からレベル３の
ＯＳ２５１に移る。

【０１３７】ステップ６５９：レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のＯＳ２５１が動作する。

【０１３８】ステップ６６０：レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のＯＳ２５１の実行中に、該
ＯＳからＳｅｔＳｔｏｒａｇｅＫｅｙＥｘｔｅ
ｎｄｅｄ命令（以下、ＳＳＫＥ命令という）が発行され
る。

【０１３９】この命令は、ＭＳ２０１の主記憶キーを書
き替える命令であり、その詳細については前述の刊行物
を参照の事。

【０１４０】ステップ６６１：ステップ６６０で、
レベル３のＯＳ２５１がＳＳＫＥ命令を発行すると、こ
のＳＳＫＥ命令は、命令インターセプション要因を持っ
ているので命令インターセプションが発生し、制御はレ
ベル２のＶＭＣＰ２３１のＶＭ上のレベル３のＯＳ２５
１からレベル１のＶＭＣＰ２１１に戻される。

【０１４１】ステップ６６２：レベル１のＶＭＣＰ
２１１は、制御がレベル１のＶＭＣＰ２１１に戻される
要因となったインターセプションコードを解析し、コー
ド毎のインターセプション処理を行う。この場合、イン
ターセプションコードは、命令インターセプションを示
している。

【０１４２】ステップ６６３：この処理の具対的処
理内容は、各種インターセプションコード毎に対応する
処理を別々に行うもので、例えばインターセプションコ
ードが命令インターセプションを指していれば、該命令
のシミュレーション又はレベル２のＶＭＣＰ２３１に命
令インターセプションを通知する。

【０１４３】本例では、レベル２のＶＭＣＰ２３１のＶ
Ｍ上のレベル３のＯＳ２５１がＳＳＫＥ命令を実行しよ
うとして命令インターセプションが発生したのであるか
ら、レベル２のＶＭＣＰ２３１に命令インターセプショ
ンを通知する。

【０１４４】レベル２のＶＭＣＰ２３１に命令インター
セプションを通知する為、レベル１のＶＭＣＰ２１１の
ＶＭ上でレベル２のＶＭＣＰ２３１を動作させる事前処
理として、レベル１のＶＭＣＰ２１１は、レベル２のＶ
ＭＣＰ２３１を起動するために用意されたＬ１ＳＤとレ
ベル３のＯＳ２５１を起動するために用意されたシャド
ウＳＤとを合成し、レベル２のＶＭＣＰ２３１を起動す
るためのＬ１ＳＤを設定する。

【０１４５】ステップ６６４：レベル１のＶＭＣＰ
２１１は、ステップ６６３で設定されたＬ１ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１を起動す
る。この時のＬ１ＳＤには、命令インターセプションが
発生した旨を示すパラメータが格納され、さらに、Ｌ１
ＳＤ内の命令アドレスフィールドはレベル２のＶＭＣＰ
２３１が発行したＳＩＥ命令の次の命令のアドレスが格
納される。この時点から制御は、レベル１のＶＭＣＰ２
１１からレベル２のＶＭＣＰ２３１に移る。

【０１４６】ステップ６６５：レベル２のＶＭＣＰ
２３１は、制御がレベル１のＶＭＣＰ２１１から通知さ
れたインターセプションコードを解析し、コード毎のイ
ンターセプション処理を行う。この場合、インターセプ
ションコードは、命令インターセプションを示してい
る。

【０１４７】ステップ６６６：この処理の具対的処
理内容は、各種インターセプションコード毎に対応する
処理を別々に行うもので、例えばインターセプションコ
ードが命令インターセプションを指していれば、該命令
のシミュレーションを行う。

【０１４８】本例では、ＳＳＫＥ命令を実行しようとし
て命令インターセプションが発生したのであるから、Ｓ
ＳＫＥ命令のシミュレーションを行う。

【０１４９】ステップ６６７：レベル２のＶＭＣＰ
２３１上で、ＳＳＫＥ命令のシミュレーション処理が実
行される。ＳＳＫＥ命令のシミュレーション処理の一環
として、ＳＳＫＥ命令が発行される。

【０１５０】ステップ６６８：ステップ６６７で、
レベル２のＶＭＣＰ２３１がＳＳＫＥ命令を発行する
と、このＳＳＫＥ命令は命令インターセプション要因を
持っているので命令インターセプションが発生し、制御
はレベル１のＶＭＣＰ２１１のＶＭ上のレベル２のＶＭ
ＣＰ２３１からレベル１のＶＭＣＰ２１１に戻される。

【０１５１】ステップ６６９：レベル１のＶＭＣＰ
２１１は、制御がレベル２のＶＭＣＰ２３１からレベル
１のＶＭＣＰ２１１に戻される要因となったインターセ
プションコードを解析し、コード毎のインターセプショ
ン処理を行う。この場合、インターセプションコード
は、命令インターセプションを示している。

【０１５２】ステップ６７０：この処理の具対的処
理内容は、各種インターセプションコード毎に対応する
処理を別々に行うもので、例えばインターセプションコ
ードが命令インターセプションを指していれば、該命令
のシミュレーションを行う。

【０１５３】本例では、レベル１のＶＭＣＰ２１１のＶ
Ｍ上のレベル２のＶＭＣＰ２３１がＳＳＫＥ命令を実行
しようとして命令インターセプションが発生したのであ
るから、レベル１のＶＭＣＰ２１１がＳＳＫＥ命令のシ
ミュレーションを行う。

【０１５４】ステップ６７１：レベル１のＶＭＣＰ
２１１上で、ＳＳＫＥ命令のシミュレーション処理が実
行される。まず、構成されている全ＣＰＵに対し、実行
中の処理を一時中断させるロック指示が出され、ロック
指示を出したＣＰＵを除く全てのＣＰＵをロックする。
その後、ＳＳＫＥ命令のシミュレーション処理の一環と
して、ＳＳＫＥ命令が発行される。

【０１５５】このＳＳＫＥ命令の実行によって、ＶＭＩ
Ｄの値が“Ａ”である全ＣＰＵのＴＬＢエントリが部分
パージされる。

【０１５６】ステップ６７２：レベル１のＶＭＣＰ
２１１上でのＳＳＫＥ命令のシミュレーション処理の一
環として、ＰｕｒｇｅＴＬＢ命令（以下、ＰＴＬＢ命
令という）が発行される。このＰＴＬＢ命令の実行によ
って、全てのＶＭＩＤの値を持つＴＬＢエントリが全て
パージされる。ＳＳＫＥ命令のシミュレーション処理の
一環としてその後、ロック指示を出したＣＰＵを除く構
成されている全てのＣＰＵに対しＰＴＬＢ命令の実行の
指示が出される。

【０１５７】全てのＣＰＵにおいて、ＰＴＬＢ命令の実
行が完了すると、ロック指示を出したＣＰＵを除く全Ｃ
ＰＵに対し、処理の一時中断を解除するアンロック指示
が出され、ロック指示を出したＣＰＵを除く全てのＣＰ
Ｕをアンロックする。アンロックされたＣＰＵは中断さ
れていた処理を続行する。

【０１５８】ステップ６７３：レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１を動作させ
る事前処理として、レベル１のＶＭＣＰ２１１は、レベ
ル２のＶＭＣＰ２３１を起動するためのＳＩＥ命令のオ
ペランドであるＬ１ＳＤを設定する。

【０１５９】ステップ６７４：レベル１のＶＭＣＰ
２１１は、ステップ６７３で設定されたＬ１ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１を起動す
る。この時点から制御は、レベル１のＶＭＣＰ２１１か
らレベル２のＶＭＣＰ２３１に移る。

【０１６０】ステップ６７５：レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１が動作す
る。レベル２のＶＭＣＰ２３１は、レベル３のＯＳ２５
１が発行したＳＳＫＥ命令のシミュレーション処理を完
了したので、再度、レベル３のＯＳ２５１を起動する必
要がある。そこで、レベル２のＶＭＣＰ２３１のＶＭ上
でレベル３のＯＳ２５１を動作させる事前処理として、
ＳＩＥ命令のオペランドであるＬ２ＳＤを設定する。

【０１６１】ステップ６７６：レベル２のＶＭＣＰ
２３１は、ステップ６７５で設定されたＳＩＥ命令のオ
ペランドであるＬ２ＳＤをオペランドとしてＳＩＥ命令
を発行し、レベル２のＶＭＣＰ２３１のＶＭ上でレベル
３ＯＳ２５１を起動しようとする。

【０１６２】ステップ６７７：ステップ６７６でレ
ベル２のＶＭＣＰ２３１のＶＭ上でレベル３ＯＳ２５１
を起動しようとして、レベル２のＶＭＣＰ２３１がＳＩ
Ｅ命令を発行すると、このＳＩＥ命令は、命令インター
セプション要因を持っているので命令インターセプショ
ンが発生し、制御はレベル１のＶＭＣＰ２１１のＶＭ上
のレベル２のＶＭＣＰ２３１からレベル１のＶＭＣＰ２
１１に戻される。

【０１６３】ステップ６７８：レベル１のＶＭＣＰ
２１１は、制御がレベル１のＶＭＣＰ２１１に戻される
要因となったインターセプションコードを解析し、コー
ド毎のインターセプション処理を行う。この場合、イン
ターセプションコードは、命令インターセプションを示
している。

【０１６４】ステップ６７９：この処理の具対的処
理内容は、各種インターセプションコード毎に対応する
処理を別々に行うもので、例えばインターセプションコ
ードが命令インターセプションを指していれば、該命令
のシミュレーションを行う。

【０１６５】本例では、ＳＩＥ命令を実行しようとして
命令インターセプションが発生したのであるから、ＳＩ
Ｅ命令のシミュレーションを行う。

【０１６６】レベル１のＶＭＣＰ２１１のＶＭ上でレベ
ル３のＯＳ２５１を動作させる事前処理として、レベル
１のＶＭＣＰ２１１は、レベル２のＶＭＣＰ２３１を起
動するために用意されたＬ１ＳＤとレベル３のＯＳ２５
１を起動するために用意されたＬ２ＳＤとを合成し、レ
ベル１のＶＭＣＰ２１１のＶＭ上でレベル３のＯＳ２５
１を走行させるためのシャドーＳＤを設定する。

【０１６７】ステップ６８０：レベル１のＶＭＣＰ
２１１は、ステップ６７９で設定されたシャドーＳＤを
オペランドとしてＳＩＥ命令を発行し、レベル１のＶＭ
ＣＰ２１１のＶＭ上でレベル３のＯＳ２５１を起動す
る。これは、レベル２のＶＭＣＰ２３１のＶＭ上でレベ
ル３のＯＳ２５１を起動するのと等価である。この時点
から制御は、レベル１のＶＭＣＰ２１１からレベル３の
ＯＳ２５１に移る。

【０１６８】ステップ６３１：レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のＯＳ２５１が動作する。

【０１６９】以上、従来技術では、レベル３のＯＳ２５
１が発行したＳＳＫＥ命令は、ステップ６６１からステ
ップ６８１に至るレベル１のＶＭＣＰ２１１とレベル２
のＶＭＣＰ２３１の連携動作によって実現されていた。

【０１７０】

【発明が解決しようとする課題】しかしながら、前記従
来技術にあっては、レベル３のＯＳ２５１は“Ｃ”のＶ
ＭＩＤ値で動作しており、レベル２のＯＳ２３１は
“Ｂ”のＶＭＩＤで動作している。従って、レベル３の
ＯＳ２５１で検出されたレベル２アドレス変換例外の処
理のように、レベル２のＯＳ２３１でＴＬＢをパージす
る場合、レベル２のＯＳ２３１が発行したＰＴＬＢ命令
をシミュレーションするために、該ＰＴＬＢ命令をイン
ターセプトし、レベル１のＶＭＣＰ２１１でのシミュレ
ーションでＰＴＬＢ命令を発行し、全てのＶＭＩＤを持
つＴＬＢエントリをパージする必要があった。

【０１７１】すなわち、レベル２のＯＳ２３１でＴＬＢ
をパージする場合、レベル２のＯＳ２３１上でのＰＴＬ
Ｂ命令の直接実行は不可能であった。そこで、レベル２
のＯＳ２３１上でのＰＴＬＢ命令の発行に対し、レベル
１のＯＳ２１１の介入によるレベル２のＯＳ２３１上で
のＰＴＬＢ命令発行に対するＰＴＬＢ命令シミュレーシ
ョン操作を必要としていた。この操作に要する処理時間
は、オーバヘッドとして仮想計算機システムの性能向上
を阻害する大きな要因となる。

【０１７２】また、レベル１のＯＳ２１１によるＰＴＬ
Ｂ命令の発行は、本来パージする必要の無いＴＬＢエン
トリ（レベル１のエントリ）を含めて全てのＴＬＢエン
トリをパージしてしまう結果となり、ＴＬＢの使用効率
の大幅な低下に繋がり、オーバヘッドとして仮想計算機
システムの性能向上を阻害する大きな要因となり、仮想
計算機システムの性能上無視し得ない大きな問題であっ
た。

【０１７３】また、マルチプロセッサ構成においては、
レベル３のＯＳ２５１が発行したＳＳＫＥ命令のような
ＴＬＢをパージする必要のある命令の実行に当たり、該
命令の単独実行のみでは、ＴＬＢの完全な保守は不可能
であった。

【０１７４】すなわち、レベル３のＯＳ２５１が“Ｃ”
のＶＭＩＤで動作しているため、レベル３のＯＳ２５１
が発行したＳＳＫＥ命令をシミュレーションするために
レベル１のＶＭＣＰ２１１が発行したＳＳＫＥ命令の実
行に際し、レベル３のＯＳ２５１が発行したＳＳＫＥ命
令のオペランドアドレスで指定される絶対アドレスを持
つＴＬＢエントリを、レベル１のＶＭＣＰ２１１が発行
したＳＳＫＥ命令の実行の一環としてはパージが不可能
であった。その理由は、レベル１のＶＭＣＰ２１１が
“Ａ”のＶＭＩＤで動作しているためである。

【０１７５】そこで、該命令の単独実行に加え、ＶＭＣ
Ｐ２１１から全ＣＰＵに対し、実行中の処理を一時中断
させるロック指示が出し、ロック指示を出したＣＰＵを
除く全てのＣＰＵをロックする操作を行い、ＳＳＫＥ命
令のようなＴＬＢをパージする必要のある命令の実行
後、ＰＴＬＢ命令を発行して全てのＴＬＢエントリをパ
ージする必要があった。

【０１７６】さらに、ロック指示を出したＣＰＵを除く
全てのＣＰＵに対し、ＰＴＬＢ命令の実行の指示を出
し、全てのＣＰＵでＰＴＬＢ命令の実行が完了すると、
ロック指示を出したＣＰＵを除く全ＣＰＵに対し、アン
ロック指示を出す操作を要していた。このような操作に
要する処理時間は、オーバヘッドとして仮想計算機シス
テムの性能向上を阻害する大きな要因となり、さらにＳ
ＳＫＥ命令の実行に伴うＰＴＬＢ命令の発行は、本来パ
ージする必要の無いＴＬＢエントリを含む全てのＴＬＢ
エントリをパージしてしまう結果となり、ＴＬＢの使用
効率の大幅な低下に繋がり、オーバヘッドとして仮想計
算機システムの性能向上を阻害する大きな要因となって
おり、仮想計算機システムの性能上無視し得ない大きな
問題であった。

【０１７７】本発明の目的は、前記のような問題点を解
決するもので、ＴＬＢエントリのうち必要なエントリの
みを高速にパージすることができる仮想計算機システム
のアドレス変換バッファパージ方法を提供することにあ
る。

【０１７８】

【課題を解決するための手段】前記目的を達成するため
に本発明は、複数の仮想計算機を備えた１台以上の中央
処理装置と、各仮想計算機のそれぞれから共用される主
記憶装置と、各仮想計算機が過去に主記憶装置をアクセ
スした時の論理アドレスと該論理アドレスに対応する絶
対アドレスおよびアクセス元の仮想計算機に割り当てら
れた仮想計算機識別符号を１組にして複数組記憶する複
数のエントリを備え、各仮想計算機が主記憶装置をアク
セスする時に前記エントリを参照して論理アドレスを絶
対アドレスに変換するアドレス変換バッファを備えた仮
想計算機システムにおいて、１つ以上の仮想計算機識別
符号を記憶するレジスタを設け、いずれか１つの特定の
仮想計算機が発行するアドレス変換バッファのパージを
伴う命令の実行に当たり、該命令を実行する特定の仮想
計算機の仮想計算機識別符号に加え、パージ対象のアド
レス変換バッファエントリを有する他の仮想計算機の仮
想計算機識別符号を前記レジスタに記憶させておき、前
記命令の実行により、前記特定の仮想計算機の仮想計算
機識別符号と一致する仮想計算機識別符号を記憶したエ
ントリをパージすると共に、前記他の仮想計算機の仮想
計算機識別符号と一致する仮想計算機識別符号を記憶し
たエントリを並行してパージするようにしたものであ
る。

【０１７９】また、複数の仮想計算機を備えた２台以上
の中央処理装置からなるマルチプロセッサ構成の仮想計
算機システムにおいては、前記中央処理装置間で直接に
情報の授受を行う第１の通信手段と、前記主記憶装置内
のハードウェア使用領域を経由して中央処理装置間の情
報の授受を行う第２の通信手段とを設け、いずれか１つ
の特定の仮想計算機が発行するアドレス変換バッファの
パージを伴う命令の実行に当たり、前記特定の仮想計算
機を有する中央処理装置からパージ対象のアドレス変換
バッファエントリを有する他の中央処理装置内の仮想計
算機の仮想計算機識別符号を前記第１および第２の通信
手段を介して該他の中央処理装置に送信しておき、前記
命令の実行により、前記特定の仮想計算機の仮想計算機
識別符号と一致する仮想計算機識別符号を記憶したエン
トリをパージするのと並行して、前記他の中央処理装置
内の仮想計算機の仮想計算機識別符号と一致する仮想計
算機識別符号を記憶したエントリをパージするようにし
たものである。

【０１８０】

【作用】本発明の仮想計算機システムのアドレス変換バ
ッファパージ方法によれば、いずれか１つの特定の仮想
計算機が発行するアドレス変換バッファのパージを伴う
命令の実行に当たり、該特定の仮想計算機の仮想計算機
識別符号に加え、パージ対象のアドレス変換バッファエ
ントリを有する他の仮想計算機の仮想計算機識別符号を
前記レジスタに記憶させておき、前記命令の実行によ
り、前記特定の仮想計算機の仮想計算機識別符号と一致
する仮想計算機識別符号を記憶したエントリをパージす
ると共に、前記他の仮想計算機の仮想計算機識別符号と
一致する仮想計算機識別符号を記憶したエントリを並行
してパージする。

【０１８１】これにより、例えばレベル２のＯＳが発行
したＴＬＢをパージする命令を実行する際、レベル２の
ＯＳ上でのＰＴＬＢ命令を直接実行させ、レベル１のＯ
Ｓが行う全てのＴＬＢエントリに対するＰＴＬＢ命令を
用いたＴＬＢパージ操作を省き、レベル１のＯＳが行う
全てのＴＬＢエントリに対するＴＬＢパージによるＴＬ
Ｂの使用効率の低下等のオーバヘッドを除去することが
できる。

【０１８２】この結果、レベル１のＯＳによる前記操作
に要する処理時間、すなわちオーバヘッドを除去でき、
性能を向上させることができるうえ、必要なエントリの
みをパージすることができる。

【０１８３】また、いずれか１つの特定の仮想計算機が
発行するアドレス変換バッファのパージを伴う命令の実
行に当たり、前記特定の仮想計算機を有する中央処理装
置からパージ対象のアドレス変換バッファエントリを有
する他の中央処理装置内の仮想計算機の仮想計算機識別
符号を前記第１および第２の通信手段を介して該他の中
央処理装置に送信しておき、前記命令の実行により、前
記特定の仮想計算機の仮想計算機識別符号と一致する仮
想計算機識別符号を記憶したエントリをパージするのと
並行して、前記他の中央処理装置内の仮想計算機の仮想
計算機識別符号と一致する仮想計算機識別符号を記憶し
たエントリをパージする。

【０１８４】以上の結果、例えばレベル３のＯＳが発行
したＴＬＢエントリをパージする必要のある命令を実行
する際、該命令の単独実行に加え、マルチプロセッサ構
成における全ての実ＣＰＵに対するロック操作やアンロ
ック操作を行うことが不要になる。

【０１８５】さらに、マルチプロセッサ構成における全
ての実ＣＰＵに対するＴＬＢ部分パージ要求とＴＬＢ部
分パージ完了報告に対し、実ＣＰＵ間の１対複数の通信
を高速化したＭＰインタフェースを適用するので、ＶＭ
ＣＰのオーバヘッドを除去でき、性能を向上させること
ができるうえ、必要なエントリのみをパージすることが
できる。

【０１８６】

【実施例】以下、本発明による仮想計算機システムのア
ドレス変換バッファパージ方法の実施例を図面を用いて
詳細に説明する。

【０１８７】（実施例１）図１は、本発明の仮想計算機
システムのアドレス変換バッファパージ方法を実現する
上でのＶＭＩＤエントリを具備したＴＬＢと周辺回路の
構成を示すブロック図である。なお、仮想計算機システ
ムの全体構成は図１１に示すようになっているものとす
る。

【０１８８】図１において、アドレス変換バッファ７１
０は、実ＣＰＵ２０２がデータ及び命令語をアクセスす
る際の論理アドレスを絶対アドレスに高速に変換するた
めのハードウェア機構であり、Ｖフラグ（エントリ有効
フラグ）７１１，該エントリが所属するＶＭＩＤを保持
するＶＭＩＤエントリ７１２，セグメントテーブルの起
点の所属およびアドレスを保持するＳＴＤエントリ７１
３，論理アドレスを保持する論理アドレスエントリ７１
４，論理アドレスに対応する絶対アドレスを保持する絶
対アドレスエントリ７１５、絶対アドレスに付与される
主記憶キーを保持する主記憶キーエントリ７１６から構
成される。

【０１８９】アドレス変換バッファ７１０は、これらの
各関連エントリを１組として、複数組のエントリ群から
構成される。

【０１９０】セレクタＡ７２０は、実ＣＰＵ２０２がデ
ータ及び命令語をアクセスする際の論理アドレスを入力
として、アドレス変換バッファ７１０の複数組のエント
リ群から関連エントリを１組選択するセレクタである。

【０１９１】出力レジスタ７３０は、アドレス変換バッ
ファ７１０の複数組のエントリ群から選択された１組の
関連エントリの内容を一時的に保持しておくレジスタで
ある。

【０１９２】ＶＭＩＤレジスタ７４０は、実ＣＰＵ２０
２がデータおよび命令語をアクセスする際のＶＭＩＤを
保持するＶＭＩＤエントリ７４１及び該ＶＭＩＤに対応
するＳＤ絶対アドレスを保持するＳＤアドレスエントリ
７４２から構成される。このＶＭＩＤレジスタ７４０
は、これらの関連エントリを１組として、複数組のエン
トリ群から構成される。

【０１９３】このＶＭＩＤレジスタ７４０においては、
実ＣＰＵ２０２上でＶＭが動作する際、ＳＩＥ命令のオ
ペランドであるＳＤのアドレスに対応したＳＤアドレス
エントリ７４２が選択され、該エントリ内のＶＭＩＤエ
ントリ７４１とアドレス変換バッファ７１０内のＶＭＩ
Ｄエントリ７１２とが比較される。

【０１９４】ワークレジスタＡ７９Ａ及びワークレジス
タＢ７９Ｂは、それぞれＳＤアドレスエントリ７４２に
対応するＶＭＩＤエントリ７１２の内容を保持するワー
クレジスタである。

【０１９５】比較器ＡＣ７５２，比較器Ｂ７５Ｂ及び比
較器Ｃ７５Ｃは、それぞれ出力レジスタ７３０に一時的
に保持されたＶＭＩＤエントリ７１２，ＳＴＤエントリ
７１３及び論理アドレスエントリ７１４の内容とＶＭＩ
Ｄレジスタ７４０のＶＭＩＤエントリ７４１の内容，主
記憶アクセスで使用されるセグメントテーブル起点及び
主記憶アクセスに伴う論理アドレスとを比較する比較器
である。

【０１９６】ＡＮＤゲート７６０は、比較器ＡＣ７５
２，比較器Ｂ７５Ｂ及び比較器Ｃ７５Ｃのそれぞれの比
較結果の論理積をとるＡＮＤゲートである。

【０１９７】セレクタＢ７７０は、出力レジスタ７３０
に一時的に保持された絶対アドレスエントリ７１５及び
主記憶キーエントリ７１６の内容を、ＡＮＤゲート７６
０から送出されるデータ比較一致を示すヒット信号によ
って選択し、送出するセレクタである。

【０１９８】アドレス変換制御部７８０は、本ブロック
図に示すアドレス変換バッファ７１０および周辺回路の
動作全体を制御する制御装置である。

【０１９９】比較器ＡＡ７５０，比較器ＡＢ７５１及び
比較器ＡＣ７５２は、ＴＬＢ７１０の部分パージの時、
それぞれワークレジスタＡ７９Ａ，ワークレジスタＢ７
９Ｂ及びＶＭＩＤエントリ７４１の内容と出力レジスタ
７３０に一時的に保持されたＶＭＩＤエントリ７１２の
内容とを比較する比較器である。

【０２００】ＯＲゲート７９０は、比較器ＡＡ７５０，
比較器ＡＢ７５１及び比較器ＡＣ７５２のそれぞれの比
較結果の論理和をとるＯＲゲートである。

【０２０１】次に、この構成におけるアドレス変換バッ
ファ７１０のパージ動作について説明する。

【０２０２】図１において、実ＣＰＵ２０２からＴＬＢ
パージ要求が発行されると、パージすべきＴＬＢエント
リ番号が信号線７Ａ０を介してセレクタＡ７２０および
比較器Ｃ７５Ｃに入力される。

【０２０３】ＴＬＢエントリ番号を受け取ったセレクタ
Ａ７２０は、アドレス変換バッファ７１０内の複数のエ
ントリ群からＴＬＢエントリ番号に対応する１つのエン
トリを選択し、読出し要求を発行する。

【０２０４】このエントリ読出し要求を受けたアドレス
変換バッファ７１０は、該当する１つのエントリの内容
を読出し、信号線７Ｃ０を介して出力レジスタ７３０に
セットする。

【０２０５】ここで、出力レジスタ７３０にセットされ
る１つのエントリの内訳は、Ｖフラグ７１１，ＶＭＩＤ
エントリ７１２，ＳＴＤエントリ７１３，論理アドレス
エントリ７１４，絶対アドレスエントリ７１５及び主記
憶キーエントリ７１６から構成される。

【０２０６】一方、ＶＭＩＤレジスタ７４０は、ＴＬＢ
パージ要求が発行された時点で、信号線７Ｈ１を介して
送られて来たＳＤの絶対アドレスを用いて同一のＳＤの
絶対アドレスを保持するＳＤアドレスエントリ７４２に
対応するＶＭＩＤエントリ７４１を選択し、ワークレジ
スタＡ７９Ａにその内容をセットする。この選択及びセ
ット動作は、主としてマイクロプログラムに依って行わ
れる。

【０２０７】同様の手順で、ワークレジスタＢ７９Ｂに
対しても、信号線７Ｈ１を介して送られて来た別のＳＤ
の絶対アドレスにより、ＳＤアドレスエントリ７４２に
対応するＶＭＩＤエントリ７４１の内容がセットされ
る。さらに、信号線７Ｈ１を介して送られて来た更に別
のＳＤの絶対アドレスにより、ＳＤアドレスエントリ７
４２に対応するＶＭＩＤエントリ７４１の内容が信号線
７Ｄ０に送出される。

【０２０８】この３つのＶＭＩＤが揃った時点で、ワー
クレジスタＡ７９Ａの内容，ワークレジスタＢ７９Ｂの
内容及び信号線７Ｄ０の内容がそれぞれ比較器ＡＡ７５
０，比較器ＡＢ７５１及び比較器ＡＣ７５２に入力され
る。そして、出力レジスタ７３０に一時的に保持された
ＶＭＩＤエントリ７１２の内容と比較され、その結果が
ＯＲゲート７９０に入力される。そして、ＯＲゲート７
９０の出力によって該ＴＬＢエントリのパージが必要か
否かが制御される。

【０２０９】この比較の結果の一致又は不一致の信号が
信号線７Ｉ０を介してアドレス変換バッファ７１０及び
アドレス変換制御部７８０に送られ、この信号が“１”
（一致）であれば、アドレス変換バッファ７１０の選択
されているＴＬＢエントリのＶフラグ７１１に“０”を
書き込み、該ＴＬＢエントリを無効化する。しかし、こ
の信号が“０”（不一致）であれば、該ＴＬＢエントリ
の無効化は行われない。

【０２１０】次に、図１４に示すようにＭＳ２０１の領
域がレベル１のＶＭＣＰ２１１，レベル２のＶＭＣＰ２
３１，レベル３のゲストＯＳ２５１に割り当てられてい
る場合に、ＴＬＢ７１０のパージが必要となる時の動作
について図２および図３のフローチャートを参照して説
明する。

【０２１１】図２および図３は、図１１のように構成さ
れた仮想計算機システムが動作する場合のレベル１のＶ
ＭＣＰ２１１，レベル２のＶＭＣＰ２３１及びレベル３
のゲストＯＳ２５１の制御の流れを示すものである。

【０２１２】ステップ８０１：レベル１のＶＭＣＰ
２１１のＶＭ上でレベル３のゲストＯＳ２５１を動作さ
せる事前処理として、レベル１のＶＭＣＰ２１１は、レ
ベル２のＶＭＣＰ２３１を起動する準備としてＳＩＥ命
令のオペランドであるＬ１ＳＤを設定する。

【０２１３】ステップ８０２：レベル１のＶＭＣＰ
２１１は、ステップ８０１で設定されたＬ１ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１を起動す
る。この時点から制御は、レベル１のＶＭＣＰ２１１か
らレベル２のＶＭＣＰ２３１に移る。

【０２１４】ステップ８０３：レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１が動作す
る。レベル２のＶＭＣＰ２３１のＶＭ上でレベル３のゲ
ストＯＳ２５１を動作させる事前処理として、レベル２
のＶＭＣＰ２３１は、レベル３ゲストＯＳ２５１を起動
する準備としてＳＩＥ命令のオペランドであるＬ２ＳＤ
を設定する。

【０２１５】ステップ８０４：レベル２のＶＭＣＰ
２３１は、ステップ８０３で設定されたＬ２ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のＯＳ２５１を起動しようと
する。

【０２１６】ステップ８０５：ステップ８０４で、
レベル２のＶＭＣＰ２３１のＶＭ上でレベル３ＯＳ２５
１を起動しようとして、レベル２のＶＭＣＰ２３１がＳ
ＩＥ命令を発行すると、このＳＩＥ命令は、命令インタ
ーセプション要因を持っているので命令インターセプシ
ョンが発生し、制御はレベル１のＶＭＣＰ２１１のＶＭ
上のレベル２のＶＭＣＰ２３１からレベル１のＶＭＣＰ
２１１に戻される。

【０２１７】ステップ８０６：レベル１のＶＭＣＰ
２１１は、制御がレベル１のＶＭＣＰ２１１に戻される
要因となったインターセプションコードを解析し、コー
ド毎のインターセプション処理を行う。この場合、イン
ターセプションコードは、命令インターセプションを示
している。

【０２１８】ステップ８０７：この処理の具対的処
理内容は、各種インターセプションコード毎に対応する
処理を別々に行うもので、例えばインターセプションコ
ードが命令インターセプションを指していれば、該命令
のシミュレーションを行う。

【０２１９】本例では、ＳＩＥ命令を実行しようとして
命令インターセプションが発生したのであるから、ＳＩ
Ｅ命令のシミュレーションを行う。

【０２２０】レベル１のＶＭＣＰ２１１のＶＭ上でレベ
ル３のＯＳ２５１を動作させる事前処理として、レベル
１のＶＭＣＰ２１１は、レベル２のＶＭＣＰ２３１を起
動するために用意されたＬ１ＳＤとレベル３のＯＳ２５
１を起動するために用意されたＬ２ＳＤを合成し、レベ
ル１のＶＭＣＰ２１１のＶＭ上でレベル３のゲストＯＳ
２５１を走行させるための仮のＳＤ（以下、シャドーＳ
Ｄという）を設定する。

【０２２１】ステップ８０８：レベル１のＶＭＣＰ
２１１は、ステップ８０７で設定されたシャドーＳＤを
オペランドとしてＳＩＥ命令を発行し、レベル１のＶＭ
ＣＰ２１１のＶＭ上でレベル３のゲストＯＳ２５１を起
動する。

【０２２２】これは、レベル２のＶＭＣＰ２３１のＶＭ
上でレベル３のゲストＯＳ２５１を起動するのと等価で
ある。この時点から制御は、レベル１のＶＭＣＰ２１１
からレベル３のゲストＯＳ２５１に移る。

【０２２３】ステップ８０９：レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のゲストＯＳ２５１が動作す
る。

【０２２４】ステップ８１０：レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のゲストＯＳ２５１の実行中
に、該ＯＳ２５１から発行されたＭＳアクセスで、レベ
ル２のアドレス変換例外が検出される。

【０２２５】ステップ８１１：ステップ８１０で、
レベル２のＶＭＣＰ２３１のＶＭ上のレベル３のゲスト
ＯＳ２５１がレベル２のアドレス変換例外を検出する
と、このアドレス変換例外はホスト割込み要因を持って
いるので、レベル１のＶＭＣＰ２１１へのプログラム割
込みが発生し、制御はレベル３のゲストＯＳ２５１から
レベル１のＶＭＣＰ２１１に戻される。

【０２２６】ステップ８１２：レベル１のＶＭＣＰ
２１１は、制御がレベル１のＶＭＣＰ２１１に戻される
要因となったホストプログラム割込みコードを解析し、
コード毎の割込み処理を行う。この場合、ホストプログ
ラム割込みコードは、レベル２のアドレス変換例外を示
している。

【０２２７】ステップ８１３：この処理の具対的処
理内容は、各種割込みコード毎に対応する処理を別々に
行うもので、例えば割込みコードがレベル２のアドレス
変換例外を指していれば、レベル２のＶＭＣＰ２３１に
アドレス変換例外を通知する。

【０２２８】本例では、レベル３のゲストＯＳ２５１が
レベル２アドレス変換例外を検出したのであるから、レ
ベル２のＶＭＣＰ２３１にアドレス変換例外を通知す
る。

【０２２９】そこで、レベル２のＶＭＣＰ２３１にアド
レス変換例外を通知するため、レベル２のＶＭＣＰ２３
１を走行させる事前処理として、レベル１のＶＭＣＰ２
１１は、レベル２のＶＭＣＰ２３１を起動するために用
意されたＬ１ＳＤとレベル３のゲストＯＳ２５１を起動
するために用意されたシャドウＳＤとを合成し、レベル
２のＶＭＣＰ２３１を起動するためのＬ１ＳＤを設定す
る。

【０２３０】このＬ１ＳＤの設定に際し、本アドレス変
換例外は、レベル３のゲストＯＳ２５１が動作中にレベ
ル２アドレス変換例外を検出したのであるから、Ｌ１Ｓ
Ｄ内に、Ｌ１ＳＤアドレス，Ｌ２ＳＤアドレス及びシャ
ドーＳＤアドレスをパラメータとして格納し、レベル２
のＶＭＣＰ２３１が発行するであろうＰＴＬＢ命令に備
える。

【０２３１】ステップ８１４：レベル１のＶＭＣＰ
２１１は、ステップ８１３で設定されたＬ１ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル１のＶＭＣＰ
２１１のＶＭ上でレベル２のＶＭＣＰ２３１を起動す
る。この時のレベル２のＶＭＣＰ２３１のＰＳＡには、
アドレス変換例外に伴う割込みパラメータが予めレベル
１のＶＭＣＰ２１１によって格納されており、さらに、
Ｌ１ＳＤ内の命令アドレスフィールドにはレベル２のＶ
ＭＣＰ２３１のＰＳＡ内の割込みＰＳＷの命令アドレス
部が格納される。

【０２３２】すなわち、レベル１のＶＭＣＰ２１１は、
レベル２のＶＭＣＰ２３１に対するアドレス変換例外割
込みをシミュレーションする。この時点から制御は、レ
ベル１のＶＭＣＰ２１１からレベル２のＶＭＣＰ２３１
に移る。

【０２３３】ステップ８１５：レベル２のＶＭＣＰ
２３１は、レベル１のＶＭＣＰ２１１によって通知され
た割込みコードを解析し、コード毎の割込み処理を行
う。この場合、割込みコードは、アドレス変換例外割込
みを示している。

【０２３４】ステップ８１６：この処理の具対的処
理内容は、各種割込みコード毎に対応する処理を別々に
行うもので、例えば割込みコードがアドレス変換例外割
込みを指していれば、アドレス変換テーブルの保守を行
う。

【０２３５】本例では、アドレス変換例外割込みが発生
したのであるから、アドレス変換テーブルの保守処理が
実行される。

【０２３６】ステップ８１７：レベル２のＶＭＣＰ
２３１上で、アドレス変換テーブルの保守処理が実行さ
れる。アドレス変換テーブルの保守処理の一環として、
ＰＴＬＢ命令が発行される。

【０２３７】この場合、ＰＴＬＢ命令では、特定のフラ
グにより直接実行を許す状態が設定され、レベル１のＶ
ＭＣＰ２１１への命令インタセプションは発生しない。

【０２３８】また、ＰＴＬＢ命令の実行の一部として、
Ｌ１ＳＤ内のパラメータであるＬ１ＳＤアドレス，Ｌ２
ＳＤアドレス及びシャドーＳＤアドレスを用いて、それ
ぞれのアドレスに対応するＶＭＩＤエントリが選択さ
れ、ワークレジスタＡ７９Ａ及びワークレジスタＢ７９
Ｂにその内容がセットされ、更に残りが信号線７Ｄ０に
送出される。

【０２３９】これら３つのＶＭＩＤが揃った時点で、ワ
ークレジスタＡ７９Ａの内容，ワークレジスタＢ７９Ｂ
の内容及び信号線７Ｄ０の内容がそれぞれ比較器ＡＡ７
５０，比較器ＡＢ７５１及び比較器ＡＣ７５２に入力さ
れる。そして、出力レジスタ７３０に一時的に保持され
たＶＭＩＤエントリ７１２の内容と同時に比較され、そ
の結果がＯＲゲート７９０を経由して信号線７Ｉ０に出
力され、該ＴＬＢエントリのパージを行うか否かが制御
される。

【０２４０】比較の結果が一致であれば、選択されてい
るＴＬＢエントリを無効化する。しかし、不一致であれ
ば、該ＴＬＢエントリの無効化は行われない。

【０２４１】以上の操作が、ＴＬＢエントリの数だけ繰
り返され、３つのＶＭＩＤに対するＴＬＢ７１０の部分
パージが行われる。

【０２４２】この場合、レベル１のＶＭＣＰ２１１が使
用するＴＬＢエントリをパージする必要がない時は、Ｌ
２ＳＤアドレス及びシャドーＳＤアドレスのみを設定す
ればよい。

【０２４３】ステップ８１８：レベル２のＶＭＣＰ
２３１は、レベル３のゲストＯＳ２５１が検出したレベ
ル２のアドレス変換例外の処理を完了したので、再度、
レベル３のゲストＯＳ２５１を起動する必要がある。そ
こで、レベル２のＶＭＣＰ２３１のＶＭ上でレベル３の
ゲストＯＳ２５１を走行させる事前処理として、ＳＩＥ
命令のオペランドであるＬ２ＳＤを設定する。

【０２４４】ステップ８１９：レベル２のＶＭＣＰ
２３１は、ステップ８１８で設定されたＬ２ＳＤをオペ
ランドとしてＳＩＥ命令を発行し、レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のゲストＯＳ２５１を起動し
ようとする。

【０２４５】ステップ８２０：ステップ８１９でレ
ベル２のＶＭＣＰ２３１がＳＩＥ命令を発行すると、こ
のＳＩＥ命令は命令インターセプション要因を持ってい
るので、命令インターセプションが発生し、制御はレベ
ル２のＶＭＣＰ２３１からレベル１のＶＭＣＰ２１１に
戻される。

【０２４６】ステップ８２１：レベル１のＶＭＣＰ
２１１は、制御が戻される要因となったインターセプシ
ョンコードを解析し、コード毎のインターセプション処
理を行う。この場合、インターセプションコードは、命
令インターセプションを示している。

【０２４７】ステップ８２２：この処理の具対的処
理内容は、各種インターセプションコード毎に対応する
処理を別々に行うもので、例えばインターセプションコ
ードが命令インターセプションを指していれば、該命令
のシミュレーションを行う。

【０２４８】本例では、ＳＩＥ命令を実行しようとして
命令インターセプションが発生したのであるから、ＳＩ
Ｅ命令のシミュレーションを行う。レベル１のＶＭＣＰ
２１１のＶＭ上でレベル３のゲストＯＳ２５１を動作さ
せる事前処理として、レベル１のＶＭＣＰ２１１は、レ
ベル２のＶＭＣＰ２３１を起動するために用意されたＬ
１ＳＤとレベル３のゲストＯＳ２５１を起動するために
用意されたＬ２ＳＤとを合成し、レベル１のＶＭＣＰ２
１１のＶＭ上でレベル３のゲストＯＳ２５１を走行させ
るためのシャドーＳＤを設定する。

【０２４９】ステップ８２３：レベル１のＶＭＣＰ
２１１は、ステップ８２２で設定されたシャドーＳＤを
オペランドとしてＳＩＥ命令を発行し、レベル１のＶＭ
ＣＰ２１１のＶＭ上でレベル３のゲストＯＳ２５１を起
動する。これは、レベル２のＶＭＣＰ２３１のＶＭ上で
レベル３のゲストＯＳ２５１を起動するのと等価であ
る。この時点から制御は、レベル１のＶＭＣＰ２１１か
らレベル３のゲストＯＳ２５１に移る。

【０２５０】ステップ８２４：レベル２のＶＭＣＰ
２３１のＶＭ上でレベル３のゲストＯＳ２５１が動作す
る。

【０２５１】以上説明したように本実施例においては、
異なるＶＭＩＤを持つＴＬＢエントリをパージするに当
たり、ＴＬＢエントリの操作が必要な命令のシミュレー
ション、即ち、例えばレベル２のＶＭＣＰ２３１上で、
レベル２のアドレス変換例外処理を実行する時、レベル
１のＶＭＣＰ２１１がＳＩＥ命令のオペランドであるＬ
１ＳＤをオペランドとしてＳＩＥ命令を発行し、レベル
１のＶＭＣＰ２１１上のＶＭでレベル２のＶＭＣＰ２３
１を起動する場合に、レベル２のアドレス変換例外がレ
ベル２のＶＭＣＰ２３１のＶＭ上のレベル３のゲストＯ
Ｓ２５１上で検出されたことにより、レベル２のＶＭＣ
Ｐ２３１がレベル２のアドレス変換テーブルの書替え保
守処理を開始し、そこでＰＴＬＢ命令を発行した時点
で、命令インターセプションを抑止し、制御をレベル２
のＶＭＣＰ２３１からレベル１のＶＭＣＰ２１１に戻さ
ずそのまま実行させる。

【０２５２】このＰＴＬＢ命令の実行において、Ｌ１Ｓ
Ｄ内のＬ１ＳＤアドレス，Ｌ２ＳＤアドレス及びシャド
ーＳＤアドレスに対応するＶＭＩＤの値を持つ自ＣＰＵ
のＴＬＢエントリが同時に部分パージされ、インターセ
プションを伴わない。その結果、仮想計算機システムの
性能向上を阻害する大きな要因であったＰＴＬＢ命令の
インターセプション処理及び全ＴＬＢパージ処理による
ＴＬＢの使用効率低下のオーバヘッドを除去することが
でき、性能を格段に向上させ、さらに必要なエントリの
みを選択的にパージすることができる。

【０２５３】なお、同時並行にパージするエントリのＶ
ＭＩＤを記憶するワークレジスタは３個としたが、３個
未満または４個以上にしてもよい。

【０２５４】（実施例２）次に、マルチプロセッサ構成
におけるアドレス変換バッファパージ方法の実施例につ
いて説明する。

【０２５５】図４は、マルチプロセッサ構成におけるア
ドレス変換バッファパージ方法を実現する上での装置構
成及び共用主記憶の分割概念を示した図である。

【０２５６】なお、図４の例はＣＰＵが３台の構成例で
あるが、４台以上の構成をとってもよいし、３台未満で
あってもよい。図４において、共用ＭＳ７０１０は信号
線７５００，７５１０及び７５２０を介し、ＣＰＵＡ７
０２０，ＣＰＵＢ７０３０及びＣＰＵＣ７０４０と接続
され、更にＣＰＵＡ７０２０，ＣＰＵＢ７０３０及びＣ
ＰＵＣ７０４０は信号線７６００を介して相互に接続さ
れている。ＣＰＵＡ７０２０，ＣＰＵＢ７０３０及びＣ
ＰＵＣ７０４０はそれぞれ信号線７５００，７５１０又
は７５２０を介してそれぞれ独自に共用ＭＳ７０１０の
任意の領域をアクセスすることができるようになってい
る。

【０２５７】さらに、ＣＰＵＡ７０２０，ＣＰＵＢ７０
３０及びＣＰＵＣ７０４０は信号線７６００を介して、
相互にＣＰＵ間の情報の授受を行うことができるように
なっている。

【０２５８】信号線７６００を介して授受される情報
は、例えば相手ＣＰＵに対するＰＴＬＢ処理起動要求、
あるいは待ち状態解除指示要求情報であり、さらに相手
ＣＰＵからの応答である要求受付報告情報である。

【０２５９】一方、共用ＭＳ７０１０は、一般のソフト
ウェアが使用するソフトウェア使用領域（以下、ＳＵＡ
という）とハードウェアシステムがハードウェアの動作
処理上固有に使用するハードウェア使用領域（以下、Ｈ
ＳＡという）とに分割される。

【０２６０】ＳＵＡ及びＨＳＡは共に信号線７５００，
７５１０又は７５２０を介してマルチプロセッサシステ
ム（ＭＰシステム）内の全てのＣＰＵからアクセスが可
能になっている。

【０２６１】すなわち、ＨＳＡ内の任意の領域をＣＰＵ
間の通信バッファとして使用すれば、システム上で走行
中のソフトウェアに何ら影響を及ぼすことなく、システ
ムを構成している全てのＣＰＵの間での種々の情報の授
受が可能になっている。

【０２６２】共用ＭＳ７０１０のＨＳＡ内にＣＰＵ間通
信領域（以下、ＣＣＡという）を設定した場合のＨＳＡ
内の領域構成を以下に記述する。

【０２６３】本実施例においては、ＣＣＡをシステム共
通領域（以下、ＳＣＡという）７１１０，ＣＰＵＡ使用
領域（以下、ＣＰＵＡＡという）７１２０，ＣＰＵＢ使
用領域（以下、ＣＰＵＢＡ７１３０という）及びＣＰＵ
Ｃ使用領域（以下、ＣＰＵＣＡという）７１４０から構
成している。

【０２６４】ＳＣＡ７１１０には、ＭＰシステムを構成
している全てのＣＰＵ７０２０，７０３０，７０４０で
共通に使用される情報を格納しておく。このＳＣＡ７１
１０に格納しておく情報としては、例えば入出力制御チ
ャンネルの機能を測定するための測定ブロックキー，測
定ブロック更新モードビット，測定ブロック起点アドレ
ス又はＳＣＡ領域７１１０を各ＣＰＵから排他的に使用
するためのロック領域等が設けられている。

【０２６５】ＣＰＵＡＡ７１２０は、ＣＰＵＡ７０２０
が固有に使用する情報及び他ＣＰＵ７０３０，７０４０
に送出する情報を格納しておく領域であり、本実施例に
おいてはこの領域を使用してＭＰインタフェースを介し
て授受する情報を他ＣＰＵ７０３０，７０４０に転送す
る。

【０２６６】ＣＰＵＢＡ７１３０及びＣＰＵＣＡ７１４
０は、ＣＰＵＡ７０２０以外のＣＰＵが固有に使用する
領域であり、それぞれＣＰＵＢ７０３０及びＣＰＵＣ７
０４０が使用し、その役割はＣＰＵＡＡ７１２０と同様
である。

【０２６７】以下、図４におけるＣＰＵＡ７０２０，Ｃ
ＰＵＢ７０３０及びＣＰＵＣ７０４０の間における通常
の情報授受方法について、図５を用いて詳細に説明す
る。

【０２６８】図５はＣＰＵ間の情報の授受方法について
の処理手順を示すフローチャートである。

【０２６９】ステップ５０１：ＣＰＵＡ７０２０が
ＣＰＵＢ７０３０及びＣＰＵＣ７０４０に何らかの動作
を要求する時、まずＣＰＵＡ７０２０はその要求動作内
容を規定したＭＰインタフェースパラメータを共用ＭＳ
７０１のＨＳＡ内ＣＰＵＡＡ７１２０に信号線７５００
を介して格納する。この場合の格納動作は、通常の主記
憶格納アクセスと同様の手段で行われる。

【０２７０】ステップ５０２：次に、ＣＰＵＡ７０
２０はＣＰＵＢ７０３０及びＣＰＵＣ７０４０に対し信
号線７６００を介して動作要求信号を送出する。

【０２７１】ステップ５０３：ＣＰＵＡ７０２０
は、ＣＰＵＢ７０３０及びＣＰＵＣ７０４０に対し信号
線７６０を介して動作要求信号を送出した後、ＣＰＵＢ
７０３０及びＣＰＵＣ７０４０から要求した動作が完了
した旨の報告信号が信号線７６００を介して返って来る
まで待ち状態に入る。

【０２７２】ステップ５１１及びステップ５２１：
ＣＰＵＢ７０３０及びＣＰＵＣ７０４０は、信号線７６
００を介して動作要求信号をＣＰＵＡ７０２０から受け
取ると、現在実行中の通常処理を一時中断して、ＭＰイ
ンタフェース通信動作を起動（以下ブレイクインとい
う）する。

【０２７３】ステップ５１２及びステップ５２２：
ＣＰＵＢ７０３０及びＣＰＵＣ７０４０は、ブレイクイ
ンにより、実行中の処理を一時中断してＭＰインタフェ
ース通信処理動作を起動する。

【０２７４】ステップ５１３及びステップ５２３：
このＭＰインタフェース通信処理において、ＣＰＵＢ７
０３０及びＣＰＵＣ７０４０は、ＣＰＵＡ７０２０が予
め格納しておいた要求動作内容を規程したＭＰインタフ
ェースパラメータを共用ＭＳ７０１のＨＳＡ内ＣＰＵＡ
Ａ７１２０からそれぞれ信号線７５１０及び７５２０を
介して取り出す。

【０２７５】この場合の取り出し動作は、通常の主記憶
取り出しアクセスと同様の手段で行われる。

【０２７６】ステップ５１４及びステップ５２４：
ＣＰＵＢ７０３０及びＣＰＵＣ７０４０は、信号線７６
００を介して送られて来た動作要求と共用ＭＳ７０１の
ＨＳＡ内ＣＰＵＡＡ７１２０から取り出した要求動作内
容を規定したＭＰインタフェースパラメータにより、Ｃ
ＰＵＡ７０２０が何の動作を要求しているかを判定し、
指定された動作を実行する。

【０２７７】ステップ５１５及びステップ５２５：
ＣＰＵＡ７０２０から指定された動作の実行を完了する
と、ＣＰＵＢ７０３０及びＣＰＵＣ７０４０は、動作終
了信号を信号線７６００を介してＣＰＵＡ７０２０に送
出する。

【０２７８】ステップ５１６及びステップ５２６：
ＣＰＵＢ７０３０及びＣＰＵＣ７０４０は、ＣＰＵＡ７
０２０に対し信号線７６００を介して動作終了信号を送
出した後、ＣＰＵＡ７０２０から通常処理続行を指示す
る信号が信号線７６００を介して返って来るまで待ち状
態に入る。

【０２７９】ステップ５０４：ＣＰＵＡ７０２０
は、ステップ５０３にて待ち状態に入っているが、この
ステップの実行と同時にＣＰＵＢ７０３０及びＣＰＵＣ
７０４０の双方から動作終了信号が信号線７６００を介
して返送されて来るのを監視する。そこで、双方のＣＰ
ＵＢ７０３０及びＣＰＵＣ７０４０から動作終了信号が
信号線７６００を介して返送されて来たならば、ステッ
プ５０５に進む。

【０２８０】ステップ５０５：双方のＣＰＵＢ７０
３０及びＣＰＵＣ７０４０から動作終了信号が返送され
て来ると、ＣＰＵＡ７０２０は、ステップ５０３及びス
テップ５０４の動作を終了し、ＣＰＵＢ７０３０及びＣ
ＰＵＣ７０４０に対し信号線７６００を介して通常処理
続行要求信号を送出する。その後通常処理を再起動す
る。

【０２８１】ステップ５１９及びステップ５２９：
ＣＰＵＢ７０３０及びＣＰＵＣ７０４０は、信号線７６
０００を介して通常処理続行要求信号をＣＰＵＡ７０２
０から受け取ると、現在実行中のステップ５１６及びス
テップ５２６で実行している待ち状態を終了し、通常処
理を再起動する。

【０２８２】ここで、ＣＰＵＡ７０２０，ＣＰＵＢ７０
３０及びＣＰＵＣ７０４０の相互間で授受するパラメー
タについて説明する。

【０２８３】図６はＣＰＵ間で授受されるパラメータ情
報について説明した図である。

【０２８４】ＣＰＵＡ７０２０がＣＰＵＢ７０３０及び
ＣＰＵＣ７０４０に何らかの動作を要求する時、まずＣ
ＰＵＡ７０２０はその要求動作内容を規定したＭＰイン
タフェースパラメータを共用ＭＳ７０１０のＨＳＡ内Ｃ
ＰＵＡＡ７１２０に信号線７５００を介して格納する。
この場合に、ＣＰＵＡＡ７１２０にＣＰＵＡ７０２０に
よって格納されるパラメータには、図６（ａ）に示すよ
うに、他ＣＰＵに要求する動作を規定する要求コマン
ド，要求の対象となるパージ要求パラメータ数を示すエ
ントリ、及び１つ又は複数のパージ要求パラメータ群か
ら構成される。

【０２８５】図６（ａ）におけるパージ要求パラメータ
エントリの内容の詳細を図６（ｂ）に示す。

【０２８６】図６（ｂ）に示すように、パージ要求パラ
メータエントリ６０２は、要求元のＣＰＵでカレントに
走行しているＶＭのＶＭ番号を示すＶＭ番号フィールド
６０４，要求元のＣＰＵでカレントに走行しているＶＭ
のＶＭＩＤを示すＶＭＩＤフィールド６０５，要求元の
実ＣＰＵ番号を示すＣＰＵ番号フィールド６０６，要求
元の論理ＣＰＵ番号を示すＬＩＰ番号フィールド６０
７，パージの対象となるＭＳの絶対アドレスを示す絶対
アドレスフィールド６０８，レベル１のＶＭＣＰ２１１
がレベル２のＶＭＣＰ２３１を起動するために指定され
たＳＩＥ命令のオペランドであるＬ１ＳＤのアドレスを
示すＬ１ＳＤアドレスフィールド６０９，レベル２のＶ
ＭＣＰ２３１がレベル３のＯＳ２５１を起動するために
指定されたＳＩＥ命令のオペランドであるＬ２ＳＤのア
ドレスを示すＬ２ＳＤアドレスフィールド６１０，レベ
ル１のＶＭＣＰ２１１がレベル３のＯＳ２５１を起動す
るために指定されたＳＩＥ命令のオペランドであるシャ
ドーＳＤのアドレスを示すシャドーＳＤアドレスフィー
ルド６１１及びその他のパラメータを格納するフィール
ド６１２から構成される。

【０２８７】ＣＰＵＡＡ７１２０にＣＰＵＡ７０２０に
よって格納される場合の格納動作、及びＣＰＵＡＡ７１
２０からＣＰＵＢ７０３０及びＣＰＵＣ７０４０によっ
て読み出される場合の読み出し動作は、通常の主記憶格
納及び読み出しアクセスと同様の手段で行われる。

【０２８８】次に、図７を用いて図５のステップ５１３
〜５１５およびステップ５２３〜５２５の動作を更に詳
細に説明する。

【０２８９】図７は、図５におけるステップ５１３〜５
１５およびステップ５２３〜５２５の動作の更に詳細な
処理手順を示すフローチャートである。

【０２９０】ステップ１００１：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、ＣＰＵＡ７０２０が予め格納
しておいた要求動作内容を規定したＭＰインタフェース
パラメータを共用ＭＳ７０１０のＨＳＡ内ＣＰＵＡＡ７
１２０からそれぞれ信号線７５１０及び７５２０を介し
て取り出す。この場合の取り出し動作は、通常の主記憶
取り出しアクセスと同様の手段で行われる。

【０２９１】ステップ１００２：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、ＭＰインタフェースパラメー
タを共用ＭＳ７０１０のＨＳＡ内ＣＰＵＡＡ７１２０か
らそれぞれ信号線７５１０及び７５２０を介して取り出
した後、そのＭＰインタフェースパラメータ内の要求コ
マンドを解析する。

【０２９２】ステップ１００３：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、信号線７６０００を介して送
られて来た動作要求と共用ＭＳ７０１０のＨＳＡ内ＣＰ
ＵＡＡ７１２０から取り出した要求動作内容を規定した
ＭＰインタフェースパラメータにより、ＣＰＵＡ７０２
０が何の動作を要求しているかを判定する。

【０２９３】この例の場合、ＣＰＵＢ７０３０及びＣＰ
ＵＣ７０４０のそれぞれで、ＭＰインタフェースパラメ
ータにより指定された要求がＴＬＢ部分パージ要求であ
るか否かを切り分ける。ＴＬＢ部分パージ要求であれ
ば、ステップ１００４に行き、ＴＬＢ部分パージ要求で
無ければステップ１００５に進む。

【０２９４】ステップ１００４：このステップ以降
が、本発明のＴＬＢ部分パージ処理過程である。ＣＰＵ
Ｂ７０３０及びＣＰＵＣ７０４０は、共用ＭＳ７０１０
のＨＳＡ内ＣＰＵＡＡ７１２０から取り出した要求動作
内容を規定したＭＰインタフェースパラメータ内のパー
ジ要求パラメータの数を示すエントリ６０１を取り出
し、自ＣＰＵ内のＲＣＰレジスタに格納する。

【０２９５】さらに、処理すべきパージ要求パラメータ
エントリの番号を制御する自ＣＰＵ内のｎレジスタを
“０”にイニシャライズする。その後、ステップ１００
６に進む。

【０２９６】ステップ１００５：このステップは、
本発明のＴＬＢ部分パージ処理過程で無い処理を行う処
理過程である。

【０２９７】本処理過程では、他ＣＰＵに要求する動作
を規定する要求コマンドに沿った処理を行う。本処理の
内容については省略する。その後、ステップ１０１５に
進む。

【０２９８】ステップ１００６：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、自ＣＰＵ内のＲＣＰレジスタ
の内容が“０”であるか否かをテストする。“０”であ
ればステップ１０１５に進み、“０”でなければステッ
プ１００７に進む。

【０２９９】ステップ１００７：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、自ＣＰＵ内のｎレジスタの内
容に“１”を加える。このｎレジスタの内容は、扱うべ
きパージ要求パラメータエントリの番号を制御する。そ
の後、ｎレジスタの内容で示されたパージ要求パラメー
タエントリｎを、共用ＭＳ７０１０のＨＳＡ内ＣＰＵＡ
Ａ７１２０から取り出す。

【０３００】ステップ１００８：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、ステップ１００７でＣＰＵＡ
Ａ７１２０から取り出したパージ要求パラメータエント
リｎ内のＬ１ＳＤアドレスを用いて、Ｌ１ＳＤアドレス
と同じＶＭＩＤレジスタ（図１３のＶＭＩＤレジスタ４
４０）のＳＤアドレスエントリ（図１３の４４２）が存
在するか否かをサーチし、もし存在すれば対応するＶＭ
ＩＤエントリ（図１３の４４１）の内容を目的とするＶ
ＭＩＤとして選択する。

【０３０１】ステップ１００９：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、ステップ１００８で選択した
ＶＭＩＤを用いて、ＴＬＢ部分パージ処理を行う。本ス
テップの実行によって、パージ要求パラメータエントリ
ｎ内の絶対アドレスフィールドで示されたレベル１のＶ
ＭＣＰ２１１に属する絶対アドレスを持つＴＬＢエント
リがパージされる。

【０３０２】ステップ１０１０：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、ステップ１００８と同様に、
共用ＭＳ７０１０のＨＳＡ内ＣＰＵＡＡ７１２０から取
り出したパージ要求パラメータエントリｎ内のＬ２ＳＤ
アドレスを用いて、Ｌ２ＳＤアドレスと同じＶＭＩＤレ
ジスタ（図１３の４４０）のＳＤアドレスエントリ（図
１３の４４２）が存在するか否かをサーチし、もし存在
すれば対応するＶＭＩＤエントリ（図１３の４４１）の
内容を目的とするＶＭＩＤとして選択する。

【０３０３】ステップ１０１１：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、ステップ１０１０で選択した
ＶＭＩＤを用いて、ＴＬＢ部分パージ処理を行う。本ス
テップの実行によって、パージ要求パラメータエントリ
ｎ内の絶対アドレスフィールドで示されたレベル２のＶ
ＭＣＰ２３１に属する絶対アドレスを持つＴＬＢエント
リがパージされる。

【０３０４】ステップ１０１２：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、ステップ１００８と同様に、
共用ＭＳ７０１０のＨＳＡ内ＣＰＵＡＡ７１２０から取
り出したパージ要求パラメータエントリｎ内のシャドウ
ＳＤアドレスを用いて、シャドウＳＤアドレスと同じＶ
ＭＩＤレジスタ（図１３の４４０）のＳＤアドレスエン
トリ（図１３の４４２）が存在するか否かをサーチし、
もし存在すれば対応するＶＭＩＤエントリ（図１３の４
４１）の内容を目的とするＶＭＩＤとして選択する。

【０３０５】ステップ１０１３：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、ステップ１０１２で選択した
ＶＭＩＤを用いて、ＴＬＢ部分パージ処理を行う。本ス
テップの実行によって、パージ要求パラメータエントリ
ｎ内の絶対アドレスフィールドで示されたレベル３のＯ
Ｓ２５１に属する絶対アドレスを持つＴＬＢエントリが
パージされる。

【０３０６】ステップ１０１４：ＣＰＵＢ７０３０
及びＣＰＵＣ７０４０は、パージ要求パラメータの数を
格納している自ＣＰＵ内のＲＣＰレジスタから“１”を
減ずる。その後、ステップ１００５に進み、ＴＬＢ部分
パージ処理を繰り返す。

【０３０７】ステップ１０１５：ＣＰＵＡ７０２０
から指定された動作の実行を完了したので、ＣＰＵＢ７
０３０及びＣＰＵＣ７０４０は、動作終了信号を信号線
７６０００を介してＣＰＵＡ７０２０に送出する。

【０３０８】図８および図９は、マルチプロセッサ構成
において図１１に示すように構成された仮想計算機シス
テムが動作する場合の、レベル１のＶＭＣＰ２１１，レ
ベル２のＶＭＣＰ２３１及びレベル３のゲストＯＳ２５
１の制御の流れを示すフローチャートである。

【０３０９】ステップ１１０１：レベル１のＶＭＣ
Ｐ２１１のＶＭ上でレベル３のゲストＯＳ２５１を走行
させる事前処理として、レベル１のＶＭＣＰ２１１は、
レベル２のＶＭＣＰ２３１を起動する準備としてＳＩＥ
命令のオペランドであるＬ１ＳＤを設定する。

【０３１０】ステップ１１０２：レベル１のＶＭＣ
Ｐ２１１は、ステップ１１０１で設定されたＬ１ＳＤを
オペランドとしてＳＩＥ命令を発行し、レベル１のＶＭ
ＣＰ２１１のＶＭ上でレベル２のＶＭＣＰ２３１５２０
を起動する。この時点から制御は、レベル１のＶＭＣＰ
２１１からレベル２のＶＭＣＰ２３１に移る。

【０３１１】ステップ１１０３：レベル１のＶＭＣ
Ｐ２１１のＶＭ上でレベル２のＶＭＣＰ２３１が動作す
る。レベル２のＶＭＣＰ２３１のＶＭ上でレベル３のＯ
Ｓ２５１を走行させる事前処理として、レベル２のＶＭ
ＣＰ２３１は、レベル３のＯＳ２５１を起動する準備と
してＳＩＥ命令のオペランドであるＬ２ＳＤを設定す
る。

【０３１２】ステップ１１０４：レベル２のＶＭＣ
Ｐ２３１は、ステップ１１０３で設定されたＬ２ＳＤを
オペランドとしてＳＩＥ命令を発行し、レベル２のＶＭ
ＣＰ２３１のＶＭ上でレベル３のＯＳ２５１を起動しよ
うとする。

【０３１３】ステップ１１０５：ステップ１１０４
で、レベル２のＶＭＣＰ２３１のＶＭ上でレベル３のＯ
Ｓ２５１を起動しようとして、レベル２のＶＭＣＰ２３
１がＳＩＥ命令を発行すると、このＳＩＥ命令は、命令
インターセプション要因を持っているので命令インター
セプションが発生し、制御はレベル２のＶＭＣＰ２３１
からレベル１のＶＭＣＰ２１１に戻される。

【０３１４】ステップ１１０６：レベル１のＶＭＣ
Ｐ２１１は、制御が戻される要因となったインターセプ
ションコードを解析し、コード毎のインターセプション
処理を行う。この場合、インターセプションコードは、
命令インターセプションを示している。この処理では、
インターセプションコードが命令インターセプションを
指しているので、該命令のシミュレーションを行う。

【０３１５】本例では、ＳＩＥ命令を実行しようとして
命令インターセプションが発生したのであるから、ＳＩ
Ｅ命令のシミュレーションを行う。レベル１のＶＭＣＰ
２１１のＶＭ上でレベル３のＯＳ２５１を動作させる事
前処理として、レベル１のＶＭＣＰ２１１は、レベル２
のＶＭＣＰ２３１を起動するために用意されたＬ１ＳＤ
とレベル３のＯＳ２５１を起動するために用意されたＬ
２ＳＤとを合成し、レベル１のＶＭＣＰ２１１のＶＭ上
でレベル３のＯＳ２５１を走行させるためのシャドーＳ
Ｄを設定する。

【０３１６】ステップ１１０７：レベル１のＶＭＣ
Ｐ２１１は、ステップ１１０６で設定されたシャドーＳ
ＤをオペランドとしてＳＩＥ命令を発行し、レベル１の
ＶＭＣＰ２１１のＶＭ上でレベル３のＯＳ２５１を起動
する。これは、レベル２のＶＭＣＰ２３１のＶＭ上でレ
ベル３のＯＳ２５１を起動するのと等価である。この時
点から制御は、レベル１のＶＭＣＰ２１１からレベル３
のＯＳ２５１に移る。

【０３１７】ステップ１１０８：レベル２のＶＭＣ
Ｐ２３１のＶＭ上でレベル３のＯＳ２５１が動作する。

【０３１８】ステップ１１０９：レベル２のＶＭＣ
Ｐ２３１のＶＭ上でレベル３のＯＳ２５１の実行中に、
該ＯＳ２５１からＳＳＫＥ命令が発行される。この命令
は、ＭＳ２０１の主記憶キーを書き替える命令である。

【０３１９】ステップ１１１０：ステップ１１０９
で、レベル３のＯＳ２５１がＳＳＫＥ命令を発行する
と、このＳＳＫＥ命令は、命令インターセプション要因
を持っているので命令インターセプションが発生し、制
御はレベル３のＯＳ２５１からレベル１のＶＭＣＰ２１
１に戻される。

【０３２０】ステップ１１１１：レベル１のＶＭＣ
Ｐ２１１は、制御が戻される要因となったインターセプ
ションコードを解析し、コード毎のインターセプション
処理を行う。この場合、インターセプションコードは、
命令インターセプションを示している。この処理では、
インターセプションコードが命令インターセプションを
指しているので、レベル２のＶＭＣＰ２３１に命令イン
ターセプションを通知する。

【０３２１】本例では、レベル２のＶＭＣＰ２３１のＶ
Ｍ上のレベル３のＯＳ２５１がＳＳＫＥ命令を実行しよ
うとして命令インターセプションが発生したのであるか
ら、レベル２のＶＭＣＰ２３１に命令インターセプショ
ンを通知する必要がある。

【０３２２】ステップ１１１２：レベル１のＶＭＣ
Ｐ２１１は、レベル２のＶＭＣＰ２３１に命令インター
セプションを通知するため、レベル１のＶＭＣＰ２１１
のＶＭ上でレベル２のＶＭＣＰ２３１を走行させる事前
処理として、レベル２のＶＭＣＰ２３１を起動するため
に用意されたＬ１ＳＤとレベル３のＯＳ２５１を起動す
るために用意されたシャドウＳＤとを合成し、レベル２
のＶＭＣＰ２３１を起動するためのＬ１ＳＤを設定す
る。このＬ１ＳＤの設定に際し、本命令インターセプシ
ョンは、レベル３のＯＳ２５１がＳＳＫＥ命令を実行し
ようとして命令インターセプションが発生したのである
から、Ｌ１ＳＤ内に、Ｌ１ＳＤアドレス，Ｌ２ＳＤアド
レス及びシャドーＳＤアドレスをパラメータとして格納
し、レベル２のＶＭＣＰ２３１が発行するであろうＳＳ
ＫＥ命令によるインターセプションを抑止するために、
レベル２のＳＳＫＥ命令直接実行フラグを“１”にセッ
トする。

【０３２３】ステップ１１１３：レベル１のＶＭＣ
Ｐ２１１は、ステップ１１１２で設定されたＬ１ＳＤを
オペランドとしてＳＩＥ命令を発行し、レベル１のＶＭ
ＣＰ２１１のＶＭ上でレベル２のＶＭＣＰ２３１を起動
する。この時のＬ１ＳＤには、命令インターセプション
が発生した旨を示すパラメータ及びステップ１１１２で
作成されたパラメータ類が格納され、更に、Ｌ１ＳＤ内
の命令アドレスフィールドはレベル２のＶＭＣＰ２３１
が発行したＳＩＥ命令の次の命令のアドレスが格納され
る。

【０３２４】この時点から制御は、レベル１のＶＭＣＰ
２１１からレベル２のＶＭＣＰ２３１に移る。

【０３２５】ステップ１１１４：レベル２のＶＭＣ
Ｐ２３１は、制御がレベル１のＶＭＣＰ２１１５１０か
ら通知されたインターセプションコードを解析し、コー
ド毎のインターセプション処理を行う。この場合、イン
ターセプションコードは、命令インターセプションを示
しているので、該命令のシミュレーションを行う。

【０３２６】本例では、ＳＳＫＥ命令を実行しようとし
て命令インターセプションが発生したのであるから、Ｓ
ＳＫＥ命令のシミュレーションを行う。

【０３２７】ステップ１１１５：レベル２のＶＭＣ
Ｐ２３１上でＳＳＫＥ命令のシミュレーション処理が実
行される。ＳＳＫＥ命令のシミュレーション処理の一環
としてＳＳＫＥ命令が発行される。

【０３２８】このＳＳＫＥ命令のシミュレーション処理
の一環として発行されるＳＳＫＥ命令は、命令インター
セプション要因を持っているが、Ｌ１ＳＤ内のレベル２
のＳＳＫＥ命令直接実行フラグが“１”にセットされて
いるのでインターセプションは抑止され、制御はレベル
２のＶＭＣＰ２３１からレベル１のＶＭＣＰ２１１に戻
されず、ハードウェアによってそのまま実行される。

【０３２９】このＳＳＫＥ命令の直接実行手順は、ＳＳ
ＫＥ命令を発行したＣＰＵにおいては、図７のステップ
１００４からステップ１０１４に示した一連の処理に該
当し、ＴＬＢの部分パージ要求を受け取った他ＣＰＵに
おいては図７のステップ１００１からステップ１０１５
に示した一連の処理に該当し、ＴＬＢエントリのパージ
動作はＳＳＫＥ命令の実行に同期して行われる。

【０３３０】ステップ１１１６：レベル２のＶＭＣ
Ｐ２３１は、レベル３のＯＳ２５１が発行したＳＳＫＥ
命令のシミュレーション処理を完了したので、再度、レ
ベル３のＯＳ２５１を起動する必要がある。そこで、レ
ベル２のＶＭＣＰ２３１のＶＭ上でレベル３のＯＳ２５
１を走行させる事前処理として、ＳＩＥ命令のオペラン
ドであるＬ２ＳＤを設定する。

【０３３１】ステップ１１１７：レベル２のＶＭＣ
Ｐ２３１は、ステップ１１１６で設定されたＬ２ＳＤを
オペランドとしてＳＩＥ命令を発行し、レベル２のＶＭ
ＣＰ２３１のＶＭ上でレベル３のＯＳ２５１を起動しよ
うとする。

【０３３２】ステップ１１１８：ステップ１１１７
で、レベル２のＶＭＣＰ２３１のＶＭ上でレベル３のＯ
Ｓ２５１を起動しようとして、レベル２のＶＭＣＰ２３
１がＳＩＥ命令を発行すると、このＳＩＥ命令は命令イ
ンターセプション要因を持っているので、命令インター
セプションが発生し、制御はレベル２のＶＭＣＰ２３１
からレベル１のＶＭＣＰ２１１に戻される。

【０３３３】ステップ１１１９：レベル１のＶＭＣ
Ｐ２１１は、制御が戻される要因となったインターセプ
ションコードを解析し、コード毎のインターセプション
処理を行う。この場合、インターセプションコードは、
命令インターセプションを示している。

【０３３４】この処理では、インターセプションコード
が命令インターセプションを指しているので、該命令の
シミュレーションを行う。本例では、ＳＩＥ命令を実行
しようとして命令インターセプションが発生したのであ
るから、ＳＩＥ命令のシミュレーションを行う。レベル
１のＶＭＣＰ２１１のＶＭ上でレベル３のＯＳ２５１を
走行させる事前処理として、レベル１のＶＭＣＰ２１１
は、レベル２のＶＭＣＰ２３１を起動するために用意さ
れたＬ１ＳＤとレベル３のＯＳ２５１を起動するために
用意されたＬ２ＳＤとを合成し、レベル１のＶＭＣＰ２
１１のＶＭ上でレベル３のＯＳ２５１を走行させるため
のシャドーＳＤを設定する。

【０３３５】ステップ１１２０：レベル１のＶＭＣ
Ｐ２１１は、ステップ１１１９で設定されたシャドーＳ
ＤをオペランドとしてＳＩＥ命令を発行し、レベル１の
ＶＭＣＰ２１１のＶＭ上でレベル３のＯＳ２５１を起動
する。これは、レベル２のＶＭＣＰ２３１のＶＭ上でレ
ベル３のＯＳ２５１を起動するのと等価である。

【０３３６】この時点から制御は、レベル１のＶＭＣＰ
２１１からレベル３のＯＳ２５１に移る。

【０３３７】ステップ１１２１：レベル２のＶＭＣ
Ｐ２３１のＶＭ上でレベル３のＯＳ２５１が動作する。

【０３３８】以上説明したように本実施例においては、
異なるＶＭＩＤを持つＴＬＢエントリをパージするに当
たり、ＴＬＢエントリの操作が必要な命令のシミュレー
ション、すなわち、例えばレベル２のＶＭＣＰ２３１上
でＳＳＫＥ命令のシミュレーション処理を実行する時、
レベル１のＶＭＣＰ２１１がＳＩＥ命令のオペランドで
あるＬ１ＳＤをオペランドとしてＳＩＥ命令を発行し、
レベル１のＶＭＣＰ２１１上のＶＭでレベル２のＶＭＣ
Ｐ２３１を起動する場合に、命令インターセプションが
レベル２のＶＭＣＰ２３１のＶＭ上のレベル３のＯＳ２
５１がＳＳＫＥ命令を実行しようとして発生したことに
より、Ｌ１ＳＤ内のレベル２のＳＳＫＥ命令直接実行フ
ラグを“１”にセットし、その後レベル２のＶＭＣＰ２
３１がＳＳＫＥ命令のシミュレーション処理を開始し、
そこでＳＳＫＥ命令を発行した時点でＬ１ＳＤ内のレベ
ル２のＳＳＫＥ命令直接実行フラグが“１”であること
を条件として、命令インターセプションを抑止し、制御
をレベル２のＶＭＣＰ２３１からレベル１のＶＭＣＰ２
１１に戻さずそのまま実行させる。このＳＳＫＥ命令の
実行において、Ｌ１ＳＤ内のＬ１ＳＤアドレス，Ｌ２Ｓ
Ｄアドレス及びシャドーＳＤアドレスに対応するＶＭＩ
Ｄの値を持つ自ＣＰＵのＴＬＢエントリが部分パージさ
れ、更に、Ｌ１ＳＤ内のレベル２のＳＳＫＥ命令直接実
行フラグが“１”であることにより、全ての他ＣＰＵの
Ｌ１ＳＤアドレス，Ｌ２ＳＤアドレス及びシャドーＳＤ
アドレスに対応するＶＭＩＤの値を持つＴＬＢエントリ
がパージされ、かつこのＴＬＢエントリのパージ動作
は、ＳＳＫＥ命令の実行に同期して行われ、インターセ
プションを伴わない。

【０３３９】その結果、レベル１のＶＭＣＰ２１１上
で、ＳＳＫＥ命令のシミュレーション処理を実行する場
合、構成されている全ＣＰＵのうち、ロック指示を出し
たＣＰＵを除く全てのＣＰＵに対し、実行中の処理を一
時中断させるロック指示を出す第１のロック処理を行
い、その後、ＳＳＫＥ命令のシミュレーション処理の一
環として、ＳＳＫＥ命令を発行し、このＳＳＫＥ命令の
実行によって、現在走行中のＣＰＵが保持しているＶＭ
ＩＤと一致する全ＣＰＵＰのＴＬＢエントリが部分パー
ジされ、更に、ＳＳＫＥ命令のシミュレーション処理の
一環として、ＰＴＬＢ命令を発行する第１のＴＬＢパー
ジ処理を行い、このＰＴＬＢ命令の実行によって、全て
のＶＭＩＤの値を持つＴＬＢエントリをパージし、その
上、ＳＳＫＥ命令のシミュレーション処理の一環とし
て、ロック指示を出したＣＰＵを除く全てのＣＰＵに対
し、ＰＴＬＢ命令の実行の指示が出す第２のＴＬＢパー
ジ処理を行い、全てのＣＰＵにおいて、ＰＴＬＢ命令の
実行が完了すると、ロック指示を出したＣＰＵを除く全
ＣＰＵに対し、処理の一時中断を解除するアンロック指
示を出す第２のロック処理を行い、ロック指示を出した
ＣＰＵを除く全てのＣＰＵをアンロックするという、仮
想計算機システムの性能向上を阻害する大きな要因であ
った一連のソフトウェアによるロック処理及びＴＬＢパ
ージ処理のオーバヘッドを除去することができ、格段に
性能を向上させ、かつ必要なエントリのみを高速にパー
ジすることができる。

【０３４０】なお、図７のステップ１００６〜１０１４
を繰り返す代わりに、図１に示したワークレジスタを設
けることにより、１回の操作で必要なエントリをパージ
することができる。

【０３４１】

【発明の効果】以上説明したように、本発明において
は、いずれか１つの特定の仮想計算機が発行するアドレ
ス変換バッファのパージを伴う命令の実行に当たり、該
特定の仮想計算機の仮想計算機識別符号に加え、パージ
対象のアドレス変換バッファエントリを有する他の仮想
計算機の仮想計算機識別符号を前記レジスタに記憶させ
ておき、前記命令の実行により、前記特定の仮想計算機
の仮想計算機識別符号と一致する仮想計算機識別符号を
記憶したエントリをパージすると共に、前記他の仮想計
算機の仮想計算機識別符号と一致する仮想計算機識別符
号を記憶したエントリを並行してパージするようにした
ので、例えばレベル２のＯＳが発行したＴＬＢをパージ
する命令を実行する際、レベル２のＯＳ上でのＰＴＬＢ
命令を直接実行させ、レベル１のＯＳが行う全てのＴＬ
Ｂエントリに対するＰＴＬＢ命令を用いたＴＬＢパージ
操作を省き、レベル１のＯＳが行う全てのＴＬＢエント
リに対するＴＬＢパージによるＴＬＢの使用効率の低下
等のオーバヘッドを除去することができる。

【０３４２】この結果、レベル１のＯＳによる前記操作
に要する処理時間、すなわちオーバヘッドを除去でき、
性能を向上させることができるうえ、必要なエントリの
みを高速にパージすることができる。

【０３４３】また、いずれか１つの特定の仮想計算機が
発行するアドレス変換バッファのパージを伴う命令の実
行に当たり、前記特定の仮想計算機を有する中央処理装
置からパージ対象のアドレス変換バッファエントリを有
する他の中央処理装置内の仮想計算機の仮想計算機識別
符号を第１および第２の通信手段を介して該他の中央処
理装置に送信しておき、前記命令の実行により、前記特
定の仮想計算機の仮想計算機識別符号と一致する仮想計
算機識別符号を記憶したエントリをパージするのと並行
して、前記他の中央処理装置内の仮想計算機の仮想計算
機識別符号と一致する仮想計算機識別符号を記憶したエ
ントリをパージするので、例えばレベル３のＯＳが発行
したＴＬＢエントリをパージする必要のある命令を実行
する際、該命令の単独実行に加え、マルチプロセッサ構
成における全ての実ＣＰＵに対するロック操作やアンロ
ック操作を行うことが不要になる。

【０３４４】さらに、マルチプロセッサ構成における全
ての実ＣＰＵに対するＴＬＢ部分パージ要求とＴＬＢ部
分パージ完了報告に対し、実ＣＰＵ間の１対複数の通信
を高速化したＭＰインタフェースを適用するので、ＶＭ
ＣＰのオーバヘッドを除去でき、性能を向上させること
ができるうえ、必要なエントリのみを高速にパージする
ことができる。

【図面の簡単な説明】

【図１】本発明を実施するうえで必要となるアドレス変
換バッファと周辺回路の一実施例を示すブロック図であ
る。

【図２】アドレス変換バッファパージ方法の第１の実施
例の詳細を示したフローチャートである。

【図３】図２の続きを示すフローチャートである。

【図４】マルチプロセッサ構成の仮想計算機システムの
一実施例を示す構成図である。

【図５】図４における中央処理装置間の情報授受方法を
示すフローチャートである。

【図６】図４における情報通信手段であるＭＰインタフ
ェース内のパラメータ例を示す説明図である。

【図７】図４の構成におけるアドレス変換バッファパー
ジ方法の実施例を詳細に示すフローチャートである。

【図８】図４の構成におけるアドレス変換バッファパー
ジ方法の実施例を詳細に示すフローチャートである。

【図９】図８の続きを示すフローチャートである。

【図１０】仮想計算機に対する実プロセッサの共用の構
成の概念を示す図である。

【図１１】実プロセッサ上にレベル１の仮想計算機制御
プログラムとレベル２の仮想計算機制御プログラムとを
搭載し、その上に仮想計算機を生成した仮想計算機シス
テムの構成の概念を示す図である。

【図１２】図１１の構成におけるレベル１の仮想計算機
制御プログラムとレベル２の仮想計算機制御プログラム
及びレベル３ののゲストオペレーティングシステムの制
御の流れの概念を示したフローチャートである。

【図１３】従来のアドレス変換バッファと周辺回路の構
成を示すブロック図である。

【図１４】複数の仮想計算機を階層構造に構築した場合
の主記憶装置の領域割当ての例を示した図である。

【図１５】従来のアドレス変換バッファパージ方法の処
理手順の詳細を示したフローチャートである。

【図１６】図１５の続きを示すフローチャートである。

【図１７】マルチプロセッサ構成における従来のアドレ
ス変換バッファパージ方法の処理手順の詳細を示したフ
ローチャートである。

【図１８】図１７の続きを示すフローチャートである。

【符号の説明】

１０１，２０１…主記憶装置、１０２、２０２…実ＣＰ
Ｕ、１１１…仮想計算機制御プログラム、１２１，１２
２，１２３，２２１，２４１，２４２…論理ＣＰＵ（仮
想計算機）、１１１，２１１，２３１…仮想計算機制御
プログラム、２５１，２５２…ゲストオペレーティング
システム、４１０…アドレス変換バッファ、４１１…エ
ントリ有効フラグ、４１２…ＶＭＩＤエントリ、４１３
…ＳＴＤエントリ、４１４…論理アドレスエントリ、４
１５…絶対アドレスエントリ、４１６…主記憶キーエン
トリ、４２０，４７０…セレクタ、４３０…出力レジス
タ、４４０…ＶＭＩＤレジスタ、４４１…ＶＭＩＤエン
トリ、４４２…ＳＤアドレスエントリ、４５０，４５
１，４５２…比較器、４６０…ＡＮＤゲート、４８０…
アドレス変換制御部、７１０…アドレス変換バッファ、
７１１…エントリ有効フラグ、７１２…ＶＭＩＤエント
リ、７１３…ＳＴＤエントリ、７１４…論理アドレスエ
ントリ、７１５…絶対アドレスエントリ、７１６…主記
憶キーエントリ、７２０，７７０…セレクタ、７３０…
出力レジスタ、７４０…ＶＭＩＤレジスタ、７４１…Ｖ
ＭＩＤエントリ、７４２…ＳＤアドレスエントリ、７５
０，７５１，７５２，７５Ｂ，７５Ｃ…比較器、７６０
…ＡＮＤゲート、７８０…アドレス変換制御部、７９０
…ＯＲゲート、７９Ａ，７９Ｂ…ワークレジスタ、７０
１０…共用ＭＳ、７０２０，７０３０，７０４０…ＣＰ
Ｕ、７５００，７５１０，７５２０，７６００…信号
線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者天野英昭神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内

Claims

【特許請求の範囲】

【請求項１】複数の仮想計算機を備えた１台以上の中
央処理装置と、各仮想計算機のそれぞれから共用される
主記憶装置と、各仮想計算機が過去に主記憶装置をアク
セスした時の論理アドレスと該論理アドレスに対応する
絶対アドレスおよびアクセス元の仮想計算機に割り当て
られた仮想計算機識別符号を１組にして複数組記憶する
複数のエントリを備え、各仮想計算機が主記憶装置をア
クセスする時に前記エントリを参照して論理アドレスを
絶対アドレスに変換するアドレス変換バッファを備えた
仮想計算機システムにおいて、１つ以上の仮想計算機識別符号を記憶するレジスタを設
け、いずれか１つの特定の仮想計算機が発行するアドレ
ス変換バッファのパージを伴う命令の実行に当たり、該
命令を実行する特定の仮想計算機の仮想計算機識別符号
に加え、パージ対象のアドレス変換バッファエントリを
有する他の仮想計算機の仮想計算機識別符号を前記レジ
スタに記憶させておき、前記命令の実行により、前記特
定の仮想計算機の仮想計算機識別符号と一致する仮想計
算機識別符号を記憶したエントリをパージすると共に、
前記他の仮想計算機の仮想計算機識別符号と一致する仮
想計算機識別符号を記憶したエントリを並行してパージ
することを特徴とする仮想計算機システムのアドレス変
換バッファパージ方法。
【請求項２】複数の仮想計算機を備えた２台以上の中
央処理装置と、各仮想計算機のそれぞれから共用される
主記憶装置と、各仮想計算機が過去に主記憶装置をアク
セスした時の論理アドレスと該論理アドレスに対応する
絶対アドレスおよびアクセス元の仮想計算機に割り当て
られた仮想計算機識別符号を１組にして複数組記憶する
複数のエントリを備え、各仮想計算機が主記憶装置をア
クセスする時に前記エントリを参照して論理アドレスを
絶対アドレスに変換するアドレス変換バッファを備えた
仮想計算機システムにおいて、前記中央処理装置間で直接に情報の授受を行う第１の通
信手段と、前記主記憶装置内のハードウェア使用領域を
経由して中央処理装置間の情報の授受を行う第２の通信
手段とを設け、いずれか１つの特定の仮想計算機が発行
するアドレス変換バッファのパージを伴う命令の実行に
当たり、前記特定の仮想計算機を有する中央処理装置か
らパージ対象のアドレス変換バッファエントリを有する
他の中央処理装置内の仮想計算機の仮想計算機識別符号
を前記第１および第２の通信手段を介して該他の中央処
理装置に送信しておき、前記命令の実行により、前記特
定の仮想計算機の仮想計算機識別符号と一致する仮想計
算機識別符号を記憶したエントリをパージするのと並行
して、前記他の中央処理装置内の仮想計算機の仮想計算
機識別符号と一致する仮想計算機識別符号を記憶したエ
ントリをパージすることを特徴とする仮想計算機システ
ムのアドレス変換バッファパージ方法。