JPH0785557B2 - 検出，通信，制御を行うネットワーク - Google Patents

検出，通信，制御を行うネットワーク

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JPH0785557B2
JPH0785557B2 JP1500482A JP50048288A JPH0785557B2 JP H0785557 B2 JPH0785557 B2 JP H0785557B2 JP 1500482 A JP1500482 A JP 1500482A JP 50048288 A JP50048288 A JP 50048288A JP H0785557 B2 JPH0785557 B2 JP H0785557B2
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エヴァン，シャブタイ
スミス，ステイーブン・ビイ
トウイツテイ，ウイリアム・ビイ
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エシャロン・コーポレーション
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Description

【発明の詳細な説明】 発明の背景 1. 発明の分野 本発明は知能と構成および制御が分布したネツトワーク
の分野に関するものである。
2. 従来の技術 ネツトワーク環境において検出、制御および通信を行う
商用の製品が多数ある。それらの製品は非常に高価で高
度なシステムから、知能セルをほとんど持たない簡単な
システムまでの範囲にわたる。本発明は比較的大量の知
能と処理能力を有するが、安価であるシステムを得るこ
とを目指していることがわかるであろう。
市販されている１つの装置「Ｘ−10」は、たとえば電灯
スイツチと電灯の間で制御を行う。電灯スイツチが動作
させられると、符号パケツトが電力線を通じて電灯にお
ける受信器へ送られる。符号パケツトは２回送られる。
１回はそれの真の形で送られ、２回目はそれの相補形で
送られる。符号が受信器により受信されると、それは解
釈され、電灯を制御するために用いられる。スイツチに
おける送信器が電灯における特定の受信器と通信できる
ようにするために機械的なアナレツシング手段が採用さ
れる。
本発明は現在の装置より十分に高い性能と柔軟性を提供
するものである。
出願人はＸ−10およびその他の知られている従来の装置
についての参考文献を提出するであろう。
発明の概要 検出、通信および制御を行うネツトワークについて説明
する。プロセツサと入力／出力部を有する集積回路をお
のおの含む複数の知能セルがネツトワークへ結合され
る。製造された時に各プログラム可能なセルは独特の識
別番号（48ビツト）を受ける。それらの識別番号はセル
に永久に保たれる。セルは電力線、より対、無線周波
数、赤外線超音波、電灯同軸等のような種々の媒体へ結
合されてネツトワークを形成できる。
装置の識別番号（IDs）によりネツトワークは互いに区
別される。特定の機能を実行するために各ネツトワーク
内のセルの群が形成され、それらの群は群IDsにより識
別される。通信は装置IDsと、群IDsと、セルIDsとを用
いてネツトワーク内で通信が行われる。あるセル（アナ
ウンサー）へ、たとえばスイツチの状態を検出するタス
クを割当てられ、他のセル（リスナー）へは電灯を制御
するというような制御のタスクが割当てられる。セルは
多数のタスクを実行でき、かつ、多数の群の構成部分と
することができ、かつ、たとえば１つの群に対するレピ
ータとして、および別の群内のリスナーとして動作でき
る。製造されると、セルはセルIDを除いて同一である。
特定の群または複数の特定の群に対するタスクを実行す
るためにそれらはプログラムされる。
このセルの好適な実施例はマルチプロセツサと多数のI/
O副部を含む。任意のプロセツサが任意のI/O副部と通信
できる。これにより、I/O部とのインターフエイスによ
りひき起される潜在的な割込みなしにプログラムを連続
して実行できる。I/O部はプログラム可能なＡ−Ｄ変換
器とプログラム可能なＤ−Ａ変換器、および他の動作モ
ードのための他の回路を含む。
このネツトワークプロトコルは大きな融通性を持たせ、
たとえば、セルが所定の場所に置かれた後で群の形成と
変更の少くとも一方を行うことができる。このネツトワ
ークのための知能はセルの間に分布されることがわかる
であろう。一般に、ネツトワークには軽く負荷がかけら
れるが、起ることがある競合およびその他の条件に対す
る備えがなされる。一般に、セルの間の通信は、ネツト
ワークの制御機能に関連しないデータの送信のためでは
なくて、群に割当てられた諸機能を実行するために最適
にされる。この理由から、通常は、メツセージを運ぶパ
ケツトはイーサネツト、アーパ、アツプル・トーク、Ｘ
−25およびその他の広帯域およびデータ通信装置と比較
して比較的短い。
発明されたネツトワークおよびセルのその他の面は本発
明の詳細な説明から明らかであろう。
図面の簡単な説明 第１図は本発明の典型的な用途を示すブロツク図であ
る。
第２図はセルの群化を示す線図である。
第３図はセルの群内を示すために用いられる第２図に類
似の別のブロツク図である。
第４図は副チヤネルを説明するために用いられる線周波
数である。
第５図は複数のセルを示す線周波数である。この線周波
数は本発明を用いるセル群形成を説明するために用いら
れる。
第６図は本発明に用いられるパケツトの様式を示すチヤ
ートである。
第７図は第６図のパケツト様式宛先リスト部を示すチヤ
ートである。
第８図は本発明でセルの群を形成するために用いられる
一連の過程を示す。
第９図は本発明に用いられる六者択三符号化のための符
号割当てを示すチヤートである。
第10図は通信および制御セルのブロツク図である。
第11図は第10図のセルのプロセツサ内で用いられる命令
復号論理の一部のブロツク図である。
第12図は第10図のプロセスの詳細なブロツク図である。
第13図は第10図のプロセツサのためのタイミング図であ
る。この図はセルにより採用されているパイプライニン
グを行うために用いられるラツチとレジスタも示す。
第14図は六者択三符号器の現在の好適な実施例を示すブ
ロツク図である。
第15図は六者択三復号器の現在の好適な実施例を示すブ
ロツク図である。
第16図は六者択三符号検査器の現在の好適な実施例を示
すブロツク図である。
第17図はI/O部の１つのバツフア部電気回路図である。
第18図はI/O副部のためのカウント機能とタイミング機
能の電気回路図である。
第19図はI/O部のための制御および状態マシンの電気回
路図である。
第20図はI/O副部に組合わされるサンプルおよびホール
ド手段用の電気回路図である。
第21図はデジタル−アナログ変換を行うためにI/O副部
内に形成されたネツトワークを示す。
第22図はアナログ−アナログ変換を行うためにI/O副部
内に形成されたネツトワークを示す。
第23図はI/O副部の通信部分を示す電気回路図である。
第24図はI/O副部と通信競合のために用いられる状態図
である。
第25図はリンクレベルARQのための状態図である。
第26図は一次局接続のための状態図である。
第27図は二次局接続のための状態図である。
第28図は群化装置のためのブロツク図である。
第29図はパケツトにより送るためにシステムIDが符号化
され、かつセル内で符号化される形を示す線図である。
第30図は入力／出力部の動作とセマフオレジスタの動作
を説明するために用いられる線図である。
本発明の詳細な説明 ネツトワークにおいて通信と、検出と、制御とを行う装
置と方法について説明する。ネツトワークが複数の知能
セルを含んでいる場合には、セルは一般にプログラム可
能な１チツプ遠隔制御装置、プログラム可能な１チツプ
遠隔検出装置、およびプログラム可能な１チツプ懸隔通
信装置であつて、（各種の媒体を介して他のセルへ相互
に接続された場合に、分布検出、通信、制御およびネツ
トワーク構成知能、構成および制御を有する。装置は通
信の必要を基にした階層に編成されたセルのネツトワー
クを有する。セルは、ネツトワーク階層とは独立に動作
「群」に編成される。セルの群は群機能を実行するため
に一般に用いられる。この機能は群内のセルへタスクを
割当てることにより実行される。セルは情報の通信と、
制御と、検出とを行う。一般に、各セルは独特の識別番
号を有し、双方向通信プロトコル、入力／出力、パケツ
ト処理、アナログおよびデジタル検出および制御のよう
な情報処理タスクを行う。一般に、セルで構成されてい
る装置は、装置全体にわたつて分布されるネツトワーク
構成情報を格納する特性を有する。そして、自動的に送
られるメツセージをセルの間で通信する。各装置は独特
の識別（ID）も有する。その識別は、現在の好適な実施
例においては、48ビツトである。更に、それはプログラ
ム可能で、多くの用途に用いることができる入力／出力
I/O回路を含み、特定の検出、通信、制御、I/O、アナロ
グI/O、通信I/O、および通信ビツトレートにセルを構成
するために融通のきくデジタルプログラミングを行う。
本発明を完全に理解できるようにするために、以下の説
明においては、特定の周波数のような特定の事項の詳細
について数多く述べてある。しかし、そのような特定の
詳細事項なしに本発明を実施できることが当業者には明
らかであろう。その他の場合には、本発明を不必要に詳
しく説明して本発明をあいまいにしないようにするため
に、周知の回路、方法等は説明しない。
Ｉ 本発明の応用の概観 本発明を詳しく説明する前に、典型的な応用を理解する
ことが以下の詳細な説明を理解する助けとなるであろ
う。第１図には家庭における本発明の使用を基にした簡
単で典型的な応用が示されている。第１図においては、
電灯23を制御するために本発明によりスイツチ22が用い
られる。
装置20はセル27を含み、このセルはスイツチ22へ接続さ
れる。セルはトランシーバ29へも接続される。トランシ
ーバとセルのための電力は電源30から供給される。その
電源は線24と25から電力を受ける。この例のために、線
24と25は通常の家庭用配電線（たとえば110VAC）であつ
て、電源30は５ボルトDC電源である。セル27は集積回路
とすることが好ましい。これについては第10図から始め
てより詳しく説明する。トランシーバ29はデジタルデー
タの受信と送信のための多くの周知の装置のうちの任意
の１つとすることができ、ここでは送信されるデータに
ついてはどのような処理も行わない。装置20の全体は、
スイツチを通常納めている通常の壁取付け電気ボツクス
内に納めるのに十分小さくできる。
装置21も典型的なコンセントの中に納めることができる
ほど十分に小さくでき、電源31とトランシーバ33を含
む。電源31とトランシーバ33は電源30とトランシーバ29
にそれぞれ構造を同じにできる。このセル28はトランシ
ーバ30と、電源29と、ソレノイドにより動作させられる
電源スイツチ32とへ結合される。セル28は、プログラミ
ングと識別番号を除き、セル27と同じにできる。それに
ついては後で説明する。セル28からの出力がソレノイド
32を制御して電源スイツチを動作させる。その電源スイ
ツチは電灯23を電源線34と35へ接続する。後でわかるよ
うに、セル28は、レオスタツト（図示せず）等を制御で
きるデジタル出力またはアナログ出力を供給して電灯23
を減光させることができるようにする。
電源線24と25における切れ目26は電源線34または35と必
ずしも同じ回路にないことを示すために用いられる。ト
ランシーバ29はトランシーバ33と必ずしも直接通信せ
ず、トランシーバの間の通信は別のセルと、装置20と21
の間で送られるパケツトを中継するトランシーバを介す
るリンクを必要とすることがあることがわかるであろ
う。
第１図において、トランシーバ29と33は電源線を介して
通信する。トランシーバは数えきれないほどの媒体を介
して、かつ任意のボー速度で、無数のやり方で相互に通
信できる。たとえば、トランシーバはアンテナを介して
無線周波数信号またはマイクロ波信号をおのおの送信
し、受信できる。トランシーバは通常のより線または光
フアイバケーブルのような通信線を介して接続でき、そ
れにより電力線とは独立に相互に通信する。トランシー
バの間には、赤外線通信または超音波通信のような他の
知られている通信媒体を採用できる。典型的な通信速度
は電力線の場合には１秒間当り10Kビツト（KBPS）であ
る。無線周波数、赤外線媒体、より線、光フアイバリン
クおよびその他の媒体の場合にはより高い伝送速度が可
能である。
セル27はスイツチ22の開放または閉成を検出し、それか
ら、スイツチ22の状態を開始するメツセージを含むパケ
ツトを用意する。そのパケツトはトランシーバ29と、線
24、25を介してセル28へ送られる。セル28はパケツトを
セル27へ送り返えすことによりメツセージに対する確認
応答を行い、ソレノイド制御電源スイツチ32を動作させ
ることにより電灯23を点灯または消灯することによつ
て、それが受けたメツセージに対して働きかけることも
行う。
各セルは独特の48ビツト識別番号（ID番号）を有する。
その識別番号はセルアドレスとも呼ばれる。現在の好適
な実施例においては、各セルは製造法の一部としてその
永久的な独特のID番号を受ける。（以後の製造において
はそれを変更することはできない。）約248個の可能なI
D番号で、実用的な目的のためにネツトワークがどれだ
け大きくなつても、またはどれだけ多くのネツトワーク
が相互に接続されても、各セルは独特のID番号を持つこ
とがわかるであろう。それから、群化装置が個々のセル
IDをアクセスし、システムIDを各セルに割当てる。ま
た、群化装置はセルを群にまとめて群に関連する諸機能
を行う。
第１図に示されているものについては、セル27の主な機
能が「アナウンスする」ことである、すなわち、ネツト
ワーク通信線24と25および34と35におけるスイツチ22の
状態を送ることであることを示すために「Ａ」として示
されている。一方、セル28の第１図における主な機能が
ネツトワークを「聴く」ことであり、とくにセル27から
のメツセージを聴くことであるから、セル28は文字
「Ｌ」で示されている。後の図においては、装置20のよ
うなアナウンサー装置と、装置21のようなリスナー装置
を示すために、とくに多数のセルの群形成に関連して
「Ａ」と「Ｌ」指示が用いられる。説明のために、セル
自体を、トランシーバが参照することなしにデータを送
信または受信するものということが時にある。（ある場
合には、トランシーバは単なる受動ネツトワークまたは
単なるワイヤとすることができる。それらのネツトワー
クやワイヤはセルの入力端子／出力端子を線へ結合す
る。セルのI/O部はより線等を駆動できる出力信号を提
供できることがわかるであろう。したがつて、セル自体
はある媒体のためのトランシーバとして機能できる。） 次に説明するように、セル27と28はマルチプロセツサの
属性を有するプロセツサである。それらのセルを設置す
る前または設置した後で、アナウンサーまたはリスナー
のようなセルの求められている機能を実行するため、お
よび群化組合わせのためにそれらのセルをプログラムで
きる。
II ネツトワーク編成および定義 A.定義 セル：セルというのは、遠隔制御、遠隔検出、遠隔通信
の少くとも１つを行う、知能を持つたプログラム可能な
素子または複数の素子であつて、他の同様な素子へ相互
に接続されると、知能が分布されている通信ネツトワー
クすなわち通信装置、制御ネツトワークすなわち制御装
置、および検出ネツトワークすなわち検出装置を形成す
る。
アナウンサー：アナウンサーは群メツセージの発信元で
ある。
リスナー：リスナーは群メツセージを受けるものであ
る。
（アナウンサーはある場合にはリスナーから状態情報を
求めることがある。） レピータ：レピータというのは、他の機能に加えて媒体
からパケツトを読取り、それらのパケツトを放送するセ
ルである。
群：共通の機能（たとえば、１組の電灯を制御するスイ
ツチ）のために一緒に動作する１組のセルが「群」と呼
ばれる。
第２図において、群37はアナウンサー37aと、リスナー3
7b、37cと、リスナー40とを有する。群38はアナウンサ
ー38aと、リスナー38b、38cと、リスナー40とを含む。
第２図は１つのセル（セル40）を２つの群におけるリス
ナーとすることができることを示す。アナウンサー37a
が電灯スイツチ機能を持つものとすると、それはセル37
b、37c、40を介して電灯を制御できる。同様に、アナウ
ンサー38aに組合わされているスイツチがセル37c、37
b、40を介して電灯を制御できる。
第３図において、群42はアナウンサー44、45とリスナー
46、47を含む。群43はセル44を群42と共用するが、セル
44は群43に対してはリスナーである。群41はセル47を群
42と共用するが、セル47は群41に対してはアナウンサー
であり、たとえば群41のリスナー48へアナウンスでき
る。セル47は群42に対してリスナーとしても動作する。
１つのセルを図示のように１つの群に対してアナウンサ
ーとし、別の群に対してリスナーとすることができる
（セルはそれらの機能を実行するためにプログラムでき
る。それについては後で説明する）。しかし、ここで意
図しているように、１つのセルは２つ以上の群に対して
アナウンサーとなることはできない。
（現在の好適な実施例においては、各セルは三対の入力
／出力線対と選択線を有する。各対は共通の資源セツト
を共用する。求められている共用資源が衝突しない場合
には線をいくつかの機能に対して独立して使用できる。
別の機能においては、線は対として使用される。この例
においては、セル27からの一対のリードが電灯のスイツ
チへ結合され、別の対がアナウンサー、セル27、からの
通信のために用いられる。） 副チヤネル：第４図には、より線50のような共通媒体を
介して通信している第１の複数のセルが示されている
（セルは「Ｃ」として、アナウンサーは「Ａ」として、
リスナーは「Ｌ」として示されている）。これ（たとえ
ばより線50）は副チヤネル、すなわち、全てのセルが同
じ媒体を介して相互に直接通信する１組のセルである。
セル49のような副チヤネルの任意の部材による放送がよ
り線50を介してその副チヤネルの全ての部材により聴か
れる。
チヤネル：チヤネルは全てのセルが同じ媒体を用いて通
信する２つまたはそれ以上の副チヤネルを有する。第４
図には、より線52へ結合されて別の副チヤネルを形成す
る別の複数のチヤネルが示されている。セル56と57がよ
り線72を介して相互間で通信すると仮定する。それらは
更に別の副チヤネルを形成する。より線50、52、72に組
合わされているセルは１つのチヤネルを構成する。より
線50、52、72が１つの連続したより線とし、１つの副チ
ヤネル50が第２の副チヤネル52から非常に離れているた
めに副チヤネルの間の唯一の通信が、セル56と57の間に
引かれているより線72の部分を通じて行われるようにす
ることが可能である。この場合にはセル56と57が他のど
のような機能（たとえばアナウンサーまたはリスナー）
も果すことができることに加えて、それらのセルは「レ
ピータ」となることを割当てられる。
第４図には群55が示されている。この群は２種類の副チ
ヤネルにアナウンサーとリスナーを有する。別の群75が
示されている。この群は１つの副チヤネル51と副チヤネ
ル52にアナウンサーを有する。それらの副チヤネルは異
なる媒体を使用するから、それらの副チヤネルは同じチ
ヤネルの一部ではない。
ゲートウエイ：ゲートウエイは２種類の媒体からパケツ
トを読出して、それらのパケツトを再放送する。セルを
ゲートウエイとすることができる。チヤネルの間の通信
がゲートウエイ54を介して行われる。
第４図において、セル58を含んでいる付加副チヤネルが
別の媒体、たとえば共通電力線へ結合されている。セル
58はチヤネルゲートウエイ54へ接続されている状態が示
されている。そのチヤネルゲートウエイはより線52と通
信する。ゲートウエイ54はアナウンサー機能またはリス
ナー機能を必ずしも行わず、むしろ、図示の実施例で
は、２種類の媒体の間で通信を行うことによりチヤネル
機能を行う。
副ネツトワーク：副ネツトワークは同じシステム識別番
号（システムID）を有する全てのセルを含む。たとえ
ば、１つの家庭内の全てのセルは同じシステムIDを持つ
ことができる。したがつて、第４図のチヤネルを同じシ
ステムIDを共用している同じ副チヤネルの部分とするこ
とができる。
全ネツトワーク：全ネツトワークはおのおの異なるシス
テムIDを有する複数の副チヤネルを含むことができる。
副ネツトワークの間でパケツトを交換するために通信プ
ロセツサが用いられる。通信プロセツサは、自分のシス
テムIDと、アドレツシングと、その他の情報を交換する
パケツトを翻訳する。工場の建物は自身のシステムIDを
おのおの有することができるが、システムIDを交換する
ことにより２つの間の制御が用いられる。（この出願に
おいては「ネツトワーク」という語はそれのより一般的
な意味で用いられるから、この節で定義する「全ネツト
ワーク」以外のものを指す。） 後で用いる他の用語は次の通りである。
プローブ・パケツト：あふれさせることにより送られる
パケツトである。このパケツトは、それがネツトワーク
を通つて移動するにつれてルート情報を累積する。
群化装置：セルの間の経路の決定を制御し、セルを群へ
割当て、機能を群の部材へ割当てる装置である。
競合:2つまたはそれ以上のセルが同じ副チヤネルで同時
に放送しようとしており、かつそれの信号が干渉する時
に存在する状態のことである。
B.群形成 1. 設置後群化装置により群へ割当てられるセル。
第５図に示されている複数のセルは通信のために家庭内
の電力線を介して全て接続され、かつ同じチヤネルの部
分であると仮定する。更に、１つのセル、アナウンサー
60、をリスナー65とともに群にされるものと仮定する。
線59のような、セルの間の線を用いて、どのセルが相互
に直接通信できることを示す。たとえばアナウンサー60
とセル61が相互に通信できる。（セル61、62、63、64、
66はもちろん他の群のアナウンサーまたはリスナーとす
ることができるが、説明のために第５図では「Ｃ」とし
て示されている。）アナウンサー60とセル61、62、63は
相互に全て通信するから、それらのセルは同じ副チヤネ
ルにある。同様に、セル62、64、65、66は別の副チヤネ
ルにある。（第５図には別の副チヤネルがある。）しか
し、重要なことは、アナウンサー60とリスナー65は第５
図のチヤネルの異る副チヤネルにあり、アナウンサー60
からリスナー65へメツセージを送ることができる経路が
無数にあり、たとえばセル61と64を通る経路またはセル
62と64を通る経路等がある。
全てのセルは家屋の同じ配電装置上にあるが、それらの
セルは相互に直接通信しないことがあることに注目され
たい。たとえば、家屋の長さに沿う長いワイヤと、遮断
器パネルの低インピーダンスとを通つてリスナー65へ結
合されているだけである１つの回路にアナウンサー60が
設けられることがある。セルが互いに物理的に近接して
いても、それらのセルの間の直接通信を阻止するため
に、高周波通信メツセージがその経路を通つている間に
減衰させられることがある。
以下の説明においては、各セルは他のセルの放送を妨害
することなしに放送できると仮定する。すなわち、メツ
セージは互いに干渉し合わない。ある競合が起る場合に
ついてはこの出願のプロトコル部において取扱うことに
する。
一実施例においては、アナウンサー60とリスナー65の群
は第28図に示されている群化装置を用いて形成される。
この群が形成される前は、アナウンサー60とリスナー65
は通常のセルであり、アナウンサーまたはリスナーと示
されているわけではないことに注目されたい。各群化装
置には製造時に独特の48ビツトシステムID（現在の好適
な実施例においては48ビツトの番号が用いられる）を割
当てることができる。現在の好適な実施例においては、
各群化装置にセルが含まれる。セルのIDがシステムIDと
なる。これにより各装置は独特のシステムIDを確実に持
つようにされる。たとえば、各家庭はそれ自体の「群
化」装置を有するから、家庭内で用いられるそれ自体の
システムIDを有する。このシステムIDはネツトワーク用
のセルパケツトにおいて用いられる。この例において
は、群化装置はセル60と65のセルIDを利用できる。（セ
ルIDを得る種々の方法については後で説明する。） セルの三対の入力／出力（I/O）線（または選択ピン）
の一対を介して通信することにより群化装置はセル60へ
接続され、その群化装置はセル60の48ビツトのID番号を
読取る。（セルのIDを決定する種々の方法については次
の節で説明する。）次に群化装置はランダムビツト２進
数を発生する。現在の好適な実施例においてはその２進
数は10ビツトである。この数は、アナウンサー60とリス
ナー65を有する群の群識別番号（群アドレスとも呼ばれ
る）としても機能する。群IDが既に用いられたかどうか
を判定するために既に割当てられた他の群IDに対して、
群化装置はその数を検査する。（たとえば、１つの群化
装置が、１つの家庭に割当てられている全ての群IDを見
失わずにいる。）群化装置はセル60をプログラムして、
そのセル60をアナウンサーとして指定する。
群化装置はアナウンサー60に特殊なパケツト内の群番号
を放送させる。そのパケツトは、ネツトワーク内の全て
のセルがこの群の構成要素であるとして指定されたとす
ると、それらのセルにメツセージを確認応答させる。
群化装置はいまはセル65のID番号を決定する。これは、
セルが設置される前でも群化装置をセル65へ直接接続す
ることにより、または次の節で説明する他の方法により
行うことができる。（セルと群にASCII名、たとえば
「玄関灯」（セル名）および「外灯」（群名）を割当て
ることができる。）これは、ASCII名をアクセスするこ
とによつてセルIDまたは群IDを選択できるようにするた
めに用いられる。
さて、群化装置はアナウンサー60にプローブパケツトを
送らせる。プローブパケツトはセル65のIDを含む。その
パケツトは、そのパケツトを受ける全てのセルにそれを
繰返えすことを指令し、セル65にそのパケツトに対して
確認応答することを指令する。プローブパケツトを受け
る各セルはそれを繰返えし、繰返えされたパケツトにそ
れ自体のID番号を加える。各セルはパケツトを１回繰返
えすだけである（プローブパケツト２回以上繰返えされ
ることを阻止するメカニズムについては後で説明す
る）。
セル65は、図において最も直接であるようにみえるもの
（セル62を経由する）と、より長いもの、たとえばセル
61と64を経由するものを含めて、無数の経路を通つてパ
ケツトを受ける。セル65に最初に到達するプローブパケ
ツトは最も直接の経路を通り、したがつて好ましい経路
を通るものと仮定する。（これはセル62を通ると仮定す
る。）セル65は、プローブパケツトがセル60により送ら
れ、セル62により繰返えされ、セル６のために意図した
ものであることを示すパケツトをセル65が受ける。この
最初のパケツトの後でセル65により受けられる他のパケ
ツトはセル65により捨てられる。
いまはセル65は確認応答をアナウンサー60へ送り返え
す。このパケツトはプローブパケツトの経路指定を含む
（たとえばセル62により繰返えされる）。そのパケツト
は、そのパケツトを受けたことを確認するためにパケツ
トを繰返えすことをセル62に指令する。
セル65に対する確認応答パケツトをアナウンサー60が受
けた後で、セル62がレピータでなければならないことを
それは決定する。群化装置は、セル62の独特なID番号
と、群番号と、セル62にその群のレピータの機能が割当
てられたことをセル62に知らせるメツセージとを含むレ
ピータ割当てパケツトをアナウンサー60に送らせる。こ
れはセル62に、アナウンサーセル60と65を含む群に対す
るそれらのパケツトの全てを繰返えさせる。セル62によ
り繰返えされる群化装置の制御の下に別のメツセージが
アナウンサー60から送られ、セル65をリスナーとして指
定し、そのセルをその群のためのメツセージに作用させ
る（セル65は群の構成要素になる）。群化装置は、構成
要素のセルに格納されている構成要素番号を構成要素へ
割当てる。
上記した群形成が第８図にステツプすなわちブロツク68
〜72により示されている。ブロツク68はプローブパケツ
トの放送を示す（たとえば、セル60は最初のプローブパ
ケツトを全てのセルへ送る）。そのパケツトは宛先セル
のアドレスを含む。パケツトがネツトワーク内を進むに
つれて、パケツトおよびそれらのセルのID番号を累積し
てパケツトを繰返えす（ブロツク69）。ブロツク70は宛
先アドレスセル（たとえばセル65）からのプローブパケ
ツトに対する確認応答（応答）を示す。このパケツトは
最初に受けたプローブパケツトに含まれているレピータ
のID番号を戻す。レピータ割当てパケツトがアナウンサ
ーにより送り出されて各レピータに群に対するパケツト
を再放送させる。これがブロツク71により示されてい
る。最後に、ブロツク72により示されているように、セ
ル65のような宛先セルがリスナーとして指定されてい
る。
2. 設置前群化装置により群に割当てられたセル。
いくつかの種類の設置前群化装置があることがある。た
とえば、使用できることがある装置についてはたとえば
第28図を参照されたい。１つの種類は、セルを群へ予め
割当てるために製造者が用いる装置である。別の種類の
設置前群化装置は、小売商その他のセル売手が設置前に
セルを群へ割当てるために使用できるものである。
群化装置はセルを群へ割当て、セルの機能をその群へ割
当てる。群化装置はシステムIDをセルへ割当てることも
できる。設置前群化装置により割当てられたシステムID
は必ずしも独特のシステムIDではない。（設置後群化装
置は独特のシステムIDを各システムへ割当てる。） システムIDを発生するために設置前群化装置により使用
できる１つの方法は、ある範囲の48ビツトアドレスと、
設置前システムIDとして使用するために別にされたシス
テムID番号とからシステムIDを選択することである。群
IDおよび群アドレスとして使用するために別にされてい
る１〜1023の範囲内のセルIDと同様に、1024〜2047の範
囲内のセルIDは設置前システムIDとして使用するために
別にできる。
群化装置と、その他のネツトワーク制御装置が、設置後
システムIDとは反対に、設置前システムIDを識別できる
ことが望ましい。セルIDをコピーすることにより設置後
システムIDが発生されるから、設置前システムIDのため
にとつておかれた範囲にはセルIDを割当ててはならな
い。したがつて、その範囲内のID番号はセルへはセルID
としては割当てられない。
製造者により群に予め割当てられたセツトとしてセルを
販売することがある。製造者により用いられる設置前群
化装置の種類は、セルの不揮発性メモリに適切な符号を
書込むことによりセルを群へ割当てる。使用者はそのよ
うな１組のセルを設置でき、その１組のセルが１つの副
チヤネルを介して通信できるのであれば、設置後群化装
置による割当てなしにその１組のセルは動作するであろ
う。
セルが購入された時、または設置前の任意の時に使用者
はセルを群へ割当てることができる。前に説明したケー
スとは異つて、それらのセルは製造者により群へ割当て
られず、割当てられないセルと呼ばれる。割当てられな
いセルは全て同じシステムIDと、割当てられたセルによ
つてだけ使用するためにとつておかれたシステムID番号
とを有する。
使用者は、製造者により使用された設置前群化装置とは
異なることがある設置前群化装置を用いることにより、
１組のセルを群へ割当てる。
典型的には、それらの群化装置は１度に１つのセルに対
して動作する。オペレータは新しい群IDとシステムIDを
発生することを群化装置に指令し、それから各セルは装
置へ接続される。セルが群化装置へ接続されている間に
セルを群へ割当てることをオペレータは群化装置へ指令
する。新しい群IDとシステムIDを発生することをオペレ
ータにより指令されるまで、群化装置はセルに同じ群ID
とシステムIDをセルへ割当てる。
使用者はそのような１組のセルを設置でき、その１組の
セルが１つの副チヤネルを介して通信できるのであれ
ば、設置後群化装置を使用することなしにそれは動作す
る。
3. 割当てられていないセルの群化と設置後の自己割当
て。
割当てられないセルは群を構成でき、設置後に次のよう
にして群へ自身で割当てることができる。
第１のアナウンサーのセンサ入力部（たとえば電灯スイ
ツチ）を介して刺激される第１のアナウンサーは群形成
過程を制御する。設置前群化装置のためにとつておかれ
たシステムID番号の範囲からそれはシステムIDを無作為
に選択する。それは群ID番号を無作為に選択する。それ
から、その群の構成要素である任意のセルからの応答を
求める群ID番号をそれはパケツトで放送する。送つてい
るセルが任意のそのような応答を受けるとすると、それ
は別の群IDの無作為に選択する。セルは、それが動作し
ている装置において使用されていない群IDをそれが見つ
けるまで、無作為な群IDを選択し、かつその群IDが既に
使用されているかどうかを調べるために試験する過程を
続ける。
工場においてプログラムされた割当てられていないセル
のデフオールト構成情報がそれの機能をリスナーまたは
アナウンサーとして識別する。割当てられていないセル
がアナウンサーであるとすると、それはそれの検出入力
が刺激されることを待ち、それが刺激されるとセルはア
ドレスされたパケツトを群へ送る。
割当られていないセルがリスナーであるとすると、その
リスナーは電源投入後にパケツトを聴く。そのセルはそ
れが受ける第１のパケツトから群IDを取り、それ自身を
その群へ割当てる。それからそのセルは応答をアナウン
サーセルへ送る。この応答はパケツトだけの確認応答で
はない。それはそのセルを群中のリスナーとして識別す
るパケツトであり、そのパケツトはアナウンサーにより
確認応答せねばならない。これにより、全てのリスナー
識別パケツトが、過程中で競合と衝突が存在したとして
も、全てのリスナー識別パケツトがアナウンサーに確実
に到達するようにされる。
群アナウンスメントを送つたセルは、各応答が来るにつ
れて群の構成要素のリストを構成する。それからそれは
パケツトを各リスナーへ送つて群の構成要素の番号をそ
のリスナーへ割当てる。
4. 設備後に既存の群を結合する割当てられていないセ
ル。
割当てられていないセルを既存の装置へ加えることがで
き、上の第３章において説明した上の方法に類似するや
り方で群へ割当てられる。リスナーは装置と群を上の第
３章におけるのと同じ方法により結合する。
上の例においては、アナウンサーはそれのセンサ入力を
介して刺激されることを待つ。割当てられていないアナ
ウンサーはそれの最初のセンサ入力刺激またはそれの最
初に受けたパケツトを待つ。それら２つの事象のうち、
最初に起きた事象がアナウンサーセルの次の動作を決定
する。
そのセルが最初に刺激されたとすると、そのセルは上記
の例と全く同様に群形成過程を制御する。アナウンサー
セルが群パケツトを最初に受けたとすると、それはその
群をアナウンサーとして結合する。それから、それは、
群についての構成情報（群の寸法、アナウンサーの数
等）と、群の構成要素の番号の割当てとを求めるパケツ
トを群のアナウンサーへ送る。
C.群化のためのセルを識別する方法 群を形成するため、またはセルを群へ加えるために必要
なステツプを群化装置に行わせるためには、群へ加える
セルのIDを知らねばならない。それから群化装置はそれ
らのセルIDを用いて、群化過程中にセルへの指令をアド
レスする。群化装置を有する使用者がセルIDを得るため
に用いる方法を後で表にして示す。下記の例においてセ
ルと通信する群化装置またはその他の制御装置の性能
は、安全手続きを用いるならば、その安全手続により制
限できる。安全手続きと、通信の制限と、安全レベルと
は本発明にとつては重要ではない。下記の例は安全手続
きをとらないと仮定している。とくに、群化装置が装置
の鍵（システムIDと暗号化の鍵）を有するのでなけれ
ば、群化装置が設置されているセルと通信することが不
可能なことがある。
1. セルへの直接接続。
群化装置はセルパツケージのI/O線へ接続でき、それか
らセルのIDを要求しているそのセルへメツセージを送
る。セルが設置される前または設置された後でセルのID
を見つけるために物理的な接続を使用できる。システム
の安全を保護するために、設置されているセルにおいて
この機能を使用者が不能にできるようにするために、知
られている手段（たとえばヒユーズまたはプログラムさ
れ不能化指令）を使用できる。
2. 特殊ピンの使用によるセルの選択 選択機能を行うことを指定されたセル入力ピンを刺激す
ることによつてセルを物理的に選択するために、使用者
は群化装置または他のある選択装置を使用できる。群化
装置は通常の通信チヤネルを介してセルと通信し、選択
された全てのセルがそれのIDで応答することを求める放
送メツセージを送る。ただ１つのセルが選択されるか
ら、そのセルだけが要求に対して応答する。セルが設置
される前、または設置された後でセルのIDを見つけるた
めに物理的選択を使用できる。また、システムの安全を
守るために、使用者がこの機能を不能にできるようにす
る手段が設られる。
3. 以前に群化されたセルの全ての名称の質問 この例においては、ASCII「群」名と「セル」名がセル
へ既に割当てられていると仮定する。この方法によれ
ば、システム中の全てのセルの群名とセル名（ASCII
名）を知らせることを群化装置はそれらのセルに質問す
る。使用者は群化装置を用いることにより群名のリスト
をスクロールする。目標セルを含んでいると信ぜられる
群名を使用者は選択する。群中の全てのセルの名と、そ
れらのセルに割当てられたタスク（アナウンサー、リス
ナー、レピータ）とを群化装置は表示する。目標セルで
あると信ぜられるセルの名称を使用者は選択する。
選択したセルがアナウンサーであれば、そのアナウンサ
ーの入力を刺激することにより、そのアナウンサーを起
動することを群化装置は使用者に教える。たとえば、セ
ルが電灯スイツチに取付けられているとすると、使用者
は電灯を点滅する。セルは発表パケツトを群へ送る。群
化装置は通信チヤネルを聴き、群番号と構成要素の番
号、または起動されたアナウンサーの他の符号を発見す
る。
選択されたセルがリスナーセルであるとすると、そのセ
ルの出力をトグルすることをそのセルに指令するパケツ
トを群化装置は（アドレツシングのために群番号と構成
要素の番号を用いて）そのセルへ送る。たとえば、セル
が電灯を制御するものとすると、電灯は点滅する。これ
により、使用者が正しいセルを選択したことを使用者は
確認できる。
目標セルがそれのセルIDを戻すことを指令するパケツト
を群化装置は目標セルへ送る。そうすると、群化装置は
目標IDをいまは知り、群割当て過程を続行できる。
セルの設置前または設置後にセルのIDを見つける前に質
問名が用いられる。
4. 群刺激 この方法は、群とセルのASCII名が割当てられているネ
ツトワークにおいて用いられる。使用者は次の群発表を
待つことを使用者は群化装置に指令する。それから使用
者は対象とする群中のアナウンサーを刺激する。たとえ
ば、アナウンサーが電灯スイツチであるとすると、使用
者はスイツチを投ずる。群化装置は発表パケツトを聴い
て、それから群IDを取出す。
使用者は、全ての群リスナーの出力をトグルすることを
指令するパケツトをそれらのリスナーへ群化装置に送ら
せることにより、その群IDが希望の群に対するものであ
ることを確認できる。使用者は、リスナーセルの動作を
観察することにより、それが希望の群であることを確認
する（たとえば、群が照明制御器で構成されるものとす
ると、電灯は点灯する）。
さて、その群IDを用いると、各セルがそれのセル名で応
答することを要求するパケツトを、対象とするセルが見
つかるまで群化装置は放送する。使用者はその名称を選
択し、群化装置は、そのセルのIDを知つて、群割当て過
程を続行できる。
使用者が選択するものとすると、群化手続きを続行する
前にセルのIDを確認できる。以下の手続きはそのIDが目
標セルに対するものであることを確認するために用いら
れる。
選択されたセルがアナウンサーであるとすると、群化装
置はアナウンサーの入力を刺激することにより、そのア
ナウンサーを起動することを使用者に教える。たとえ
ば、セルが電灯スイツチへ取付けられるとすると、使用
者はスイツチを点滅する。それから群化装置は群アドレ
スとセルの構成要素番号を見つけることができる。
選択されたセルがリスナーであれば、セルの出力をトグ
ルすることをセルに指令するパケツトを群化装置は（ア
ドレツシングのために、群番号と構成要素番号を用い
て）そのセルへ送る。たとえば、セルが電灯を制御する
ものとすると、電灯は点滅する。これにより、使用者が
正しいセルを選択したことを使用者は確認できる。
5. アナウンサを刺激 この方法は、群またはセルのASCII名が割当てられてい
ないが、アナウンサーとリスナーが割当てられているネ
ツトワークにおいて用いられる。次にアナウンサーが刺
激された時にそのアナウンサのIDを含んでいるパケツト
を放送することを各アナウンサーに指令するパケツト
を、群化装置はネツトワーク内の全てのセルへ送る。そ
れから、それの検出した装置を起動することによりアナ
ウンサーを刺激すること、たとえば、電灯スイツチアナ
ウンサに対しては電灯スイツチを入れること、を群化装
置は使用者に教える。使用者はただ１つのアナウンサー
を刺激するから、群化装置はセルIDを有するただ１つの
パケツトを受ける。
別のアナウンサーセルが同時に刺激される機会が存在す
る。おそらく他のだれかが電灯スイツチを入れ、または
温度センサが温度変化を検出する。受けたIDが正しいセ
ルに対するものであることを確認することを使用者は望
むことがある。セルIDが正しいものであることを確認す
るために、使用者は２回目のアナウンサー刺激を行い、
同じ結果が起ることを確認する。
6. リスナーをトグルする この方法は、群名またはセル名が割当てられていないネ
ツトワークにおいて用いられる。自身のIDで応答するリ
スナーであるセルに質問するパケツトを群化装置は放送
する。群化装置は応答するセルの数を制限する必要があ
るから、応答を可能なセルIDのサブセツトに制限するた
めのIDビツトマスクをパケツトは含む。群化装置がリス
ナーIDのリストを発生すると、それは使用者が各リスナ
ーをトグルすることを許して、リスナーセルにそれの出
力をオンおよびオフさせる。目標セルがそれの出力をト
グルしていることを使用者が観察するまで、使用者はリ
スナーセルのリストを続行する。それから使用者はセル
を群化装置に対して識別し、その群化装置は群化動作を
続行できる。
D.パケツトフオーマツト セルにより送られるパケツトは数多くのフイールドを含
む。たとえば、群発表のために用いられるフオーマツト
が第６図に示されている。他のパケツトフオーマツトは
付録Ａにおいて述べる。各パケツトは、受けるセルの入
力回路を同期させる（ビツト同期）ために用いられるプ
リアンブルで始まる。この好適な実施例において用いら
れるプリアンブル符号は六者択三組合わせ符号の部分と
して説明する（第９図）。６ビツトのフラツグフイール
ドが各パケツトを開始し、終らせる。フラツグフイール
ド符号も第９図に示されている。
ここで好適なことであるが、各セルはパケツト全体を読
込み、競合タイマフイールドを除いてパケツトについて
周期的冗長符号（CRC）の計算を行い、その結果を受け
たパケツトのCRCフイールドと比較する。第12図のALU10
2は、パケツトCRCを計算するためのハードウエアと、中
間結果を格納するためのCRCレジスタ130とを有する。パ
ケツトCRCを入来パケツトについて確認できないとする
と、そのパケツトは捨てられる。パケツトCRCは計算さ
れたように16ビツトであり、それから六者択三符号で伝
送するために、第９図の符号化を用いて24ビツトフイー
ルドへ変換される。（この節においては、パケツトフイ
ールドの説明の残りに対しては、第９図の六者択三組合
わせ符号で符号化する前にフイールド長について説明す
る。）この好適な実施例においては、CRCは、CCITT標準
アルゴリズム（X16＋X12＋X5＋１）である。
システムIDは32ビツトフイールドであることがいまは好
ましい。48ビツトシステムIDの他の16ビツトがCRC計算
に含まれるが、部分ｆパケツト（第29図）として送られ
ることはない。
リンクアドレスフイールドは48ビツトフイールドであ
る。このフイールドが全部ゼロであると、全てのセルに
より働きかけられるシステム全体の放送としてパケツト
は解釈される。たとえば、プローブパケツトはリンクア
ドレスに対して全部ゼロのフイールドを有する。群アド
レスはリンクアドレス内に含まれる。群アドレスでは初
めの38ビツトはゼロで、残りの10ビツトは群アドレスを
含む。（前記した、工場において割当てられたセルID番
号は1024から248の範囲に及ぶ。その理由は、210のアド
レスが群のために留保されるからである。）ある場合に
はリンクアドレスは個々のセルのアドレスである。（た
とえば、セルにレピータまたはリスナーのタスクが割当
てられている時。） 競合タイマは10ビツトフイールドであつて、タイマフイ
ールドの10ビツトを確認するために用いられるCRCフイ
ールド（または他の検査合計）のための付加６ビツトを
有する。パケツトを繰返えす各セルは、そのパケツトを
送るためにセルが待たねばならないとすると、このフイ
ールドに対して作用する。他のセルによりパケツトが送
られているものとすると、あるセルはそれのパケツトを
送ることを待たなければならない。それが待つ時間は競
合タイマフイールドをカウントダウンすることにより指
示される。このフイールドをカウントダウンする速さは
セルにおいてプログラムでき、その速さはネツトワーク
の種類の関数である。そのフイールドは、ネツトワーク
の種類により選択できる定数でスタートする。パケツト
を繰返えしている各セルは、パケツトを受けた時に、フ
イールド中の数からカウントダウンする。したがつて、
あるパケツトを４回繰返えし、含まれている４個のセル
のおのおのが伝送を待つているものとすると、競合フイ
ールド中の数は、待つている回数の和を定数（たとえば
全部ゼロ）から差し引いたものを反映する。競合タイマ
フイールドが全部ゼロに達すると、パケツトの伝送を待
つているセルは、そのパケツトを送るよりはそれを捨て
る。これはより古いパケツトが到達することを阻止し、
新しいパケツトであると解釈される。
述べたように、競合タイマはそれ自身の６ビツトCRCフ
イールドを有する。パケツトCRCに競合タイマフイール
ドが含まれるものとすると、パケツトを実際に送ること
ができるまでパケツトCRCを計算することはできない。
これは伝送前の最後の数マイクロ秒に多くの計算を要す
る。この問題を避けるために、競合タイマフイールドの
ために別々のCRCフイールドが用いられる。競合タイマ
フイールドをそれの６ビツトCRCにより検査できないと
すると、そのパケツトは捨てられる。
ホツプカウントフイールドは、パケツトがそれの宛先に
達する前にとるホツプの数または再伝送の数を記録す
る。この４ビツトフイールドは、特定のパケツトに対し
て許された再伝送の最大数であつて、パケツトを繰返え
す各セルにより減少させられる数でスタートする。たと
えば、群アナウンサーにより始められたパケツトにおい
ては、スタート「ホツプ」カウントは、群中の全てのセ
ルに達するためにパケツトが行わねばならない再伝送の
最大数である。したがつて、16のホツプすなわち再伝送
は現在実現されるものの限度である。
リンク制御フイールドはリンクプロトコルを供給し、８
ビツトで構成される。このフイールドについては、プロ
トコルの他の層をカバーする以後の節において説明す
る。
乱数フイールド／擬似乱数フイールドは、パケツトを最
初に送るセルにより各パケツトごとに発生される８ビツ
ト乱数を含む。パケツトが繰返えされる時にはその数は
再発生されない。プローブパケツトの再放送を制限する
ために、その数は第８図に関連して説明するようにして
用いられる。それは、パケツト全体を暗号化する暗号化
に関連して使用することもできる。
ネツトワーク制御フイールド（４ビツト）は経路指定の
種類またはパケツトの種類、たとえば、ネツトワーク制
御、群メツセージ、プローブメツセージ等、を示す。
出所アドレスフイールド（可変サイズ）は、たとえば、
パケツトを生ずるセルの48ビツトID番号を含む。プロー
ブパケツトの場合には、このフイールドはアナウンサー
のID番号を含む。確認応答に対してはフイールドはリス
ナーのIDを含む。群に対してアドレスされるパケツトに
対しては、このフイールドはソースセルの群の構成要素
の番号を含む。
宛先リストについては第７図を参照して説明する。
メツセージフイールドは可変長であつて、パケツトによ
り送られる特定のメツセージを含む。典型的なメツセー
ジが付録Ｂに含まれている。プローブパケツトの場合に
は、フイールドは経路指定を含む。すなわち、繰返えし
ている各セルはこのフイールドに対するそれのID番号を
含む。群がひとたび形成されると、メツセージは、たと
えば、電灯を点灯すること等をリスナー65へ告げるため
にアナウンサー60により用いられる。
暗号フイールドは、用いられると、暗号化されたパケツ
トの真正なことを確認するために用いられる16ビツトを
含む。パケツトのこの部分は、典型的には、パケツトが
繰返えされる時は変えられない。周知の暗号化技術を使
用できる。
第６図のブラケツト99は、パケツトのうち、パケツトが
繰返えされる時に変更されないままである部分を表す。
第８図を参照して説明するように、それらのフイールド
は繰返えしを制限するために用いられる。
第６図のパケツトの宛先リストフイールドが第７図に示
されている。パケツト中のメツセージを受けることを指
示された群中の構成要素の数を示す４ビツトフイールド
で宛先フイールドが始まる。したがつて、パケツトを群
の16個までの構成要素へ向けることができる。それか
ら、その群内の各構成要素の数が次の８ビツトフイール
ドへ送られる。リンクアドレスに含まれている群番号
と、宛先リストに含まれている構成要素の番号とは、群
がひとたび形成されるとメツセージを運ぶために用いら
れる。宛先番号がゼロであるものとすると、パケツトは
群の全ての構成要素へアドレスされる。いくつかのパケ
ツトの種類に対しては、このフイールドは受けるセルの
IDを含む（付録Ａ参照）。
E.あるパケツトの再放送を阻止するメカニズム 前記のように、パケツトが放送された後で、プローブパ
ケツトは各セルにより１回だけ繰返えされる。各セルに
プログラムされている特殊なメカニズムにより、セルは
最近繰返えされたパケツトを認識できるようにされる。
第１に、各セルがパケツトを送り、または再び送ると、
終りフラツグに先行するパケツトCRCフイールドを計算
することを思い出すべきである。繰返えされるパケツト
の場合には、少くともホツプカウントが変化して、その
パケツトに対して新しいパケツトCRCフイールドを必要
とするから、新しいCRCが必要とされる。このCRCフイー
ルドは次の項で説明するCRCフイールドとは異なる。
繰返えしを求めている各パケツトが受けられると、第６
図のブラケツト99により示されているように、リンク制
御の始まりから宛先リストの終りまで延びているフイー
ルドに対してレピータのCRC番号が計算される。セルが
パケツトを放送するにつれて、同じ番号が既に格納され
ていなければ、それは16ビツトCRC結果をそのような構
成要素の円形リストに格納する。しかし、フイールド99
について計算されたレピータCRC結果を円形リストが含
んでいない場合だけ、パケツトは繰返えされる。
したがつて、繰返えしを求めている各パケツトが受けら
れると、CRCはフイールド99について計算される。これ
が第８図のブロツク73aにより示されている。この番号
は、ブロツク73bにより示されているようにセル内に含
まれているRAMに格納されている８つの番号のリストと
比較される。格納されている番号中にその番号が見つけ
られないとすると、ブロツク73cにより示されているよ
うに新しいレピータCRC結果が格納され、パケツトは繰
返えされる。一方、番号が見つけられたとすると、パケ
ツトは繰返えされない。ここで実現されているように、
円形リストに８個の番号が格納される。すなわち、新し
い番号が計算されるにつれて最も古い番号が捨てられ
る。
フイールド99に関連するレピータCRCの計算の使用と、
円形リストの使用とによつて、以前に再放送されたパケ
ツトの繰返えしが阻止される。たとえば、電灯の連続点
滅で起るように、アナウンサーが同じメツセージ列を絶
えず再放送するものとしても、レピータとして指定され
ているセルは同じメツセージを再放送する。その理由
は、メツセージを含んでいるパケツトが異なるようにみ
えるからである。これは本当である。というのは、各同
一メツセージで送られる乱数がおそらく異なるからであ
る。しかし、同じフイールド99に含まれている同じメツ
セージ（同じ乱数）を受ける場合には、パケツトおよび
それのメツセージは再放送されない。このことはプロー
ブパケツトについてはとくにそうである。したがつて、
上記の群の設定については、放送プローブパケツトはネ
ツトワークにおいて急速に「死に絶える」。他の場合に
は、ある時間だけそれらは反響して、ネツトワーク中に
不必要なトラフイツクをひき起す。
F.六者択三組合わせ符号化 デジタルデータの同期伝送を用いる多くのネツトワーク
においては、タイミング情報をデータ流中に埋込むため
に符号化が用いられる。広く用いられている１つの符号
化法はマンチエスター符号化である。マンチエスターま
たはその他の符号化は上記パケツトを符号化するために
用いられるが、下記の符号化がいまは好ましい。
この好ましい実施例においてはデータの伝送に六者択三
組合わせ符号化が用いられる。全てのデータが４ビツト
ニブルにまとめられ、そのような各ニブルに対して６ビ
ツトが送られる。それらの６ビツトは３個の１と３個の
０を有する。あらゆる６ビツト中のある組合わせにおけ
る３個の１と３個の０と伝送することにより、セルの入
力回路を迅速に同期させ（ビツト同期）、かつバイト同
期されるようになることができるようにされる。これに
ついてはI/O部に関連して後で説明する。また、ひとた
び同期されると（あき選択モードから）、入来ビツト流
中の遷移を用いて同期を維持する。
第９図の右側の欄は６ビツトパターンの可能な20の組合
わせを示すものであつて、ビツトのうちの３つが１であ
り、３つが０である。左側の欄には三者択一パターンに
割当てられる対応する４ビツトパターンが示されてい
る。たとえば、セルがニブル0111を送るものとすると、
それは送られる前にビツトセグメント010011へ変換され
る。同様に、0000は送られる前に011010へ変換される。
セルが６ビツトパターンを受けると、それはそれらを対
応する４ビツトパターンへ変換して戻す。
20個の六者択三パターンと、16個だけの可能な４ビツト
の組合わせがある。したがつて、４つの六者択三パター
ンは対応する４ビツトパターン割当てを持たない。六者
択三パターン010101は全てのパケツトに対するプリアン
ブルとして用いられる。プリアンブルパターンとフラツ
グパターンは基本的なデータ速度で遷移を繰返えすか
ら、それらのパターンは、データ同期を行うために入力
回路により使用するのにとくに良い。割当てられていな
い２つの六者択三パターンを特殊条件と特殊命令のため
に使用できる。
したがつて、セルがパケツトを一般に整数バイトで用意
し、伝送前に各ニブルは６ビツトパターンが割当てられ
る。それからプリアンブルとフラツグが加えられる。４
ビツトパターンから６ビツトパターンへ変換するため、
および逆に６ビツトパターンから４ビツトパターンへ変
換するための回路が第14図と第15図に示されている。
III 通信および制御セル A.セルの概観 第10図を参照して、各セルはマルチプロセツサ100と、
入力／出力部107〜110と、メモリ115と、タイミング発
生器111とを含む。また、メモリ115に用いられる電圧ポ
ンプ116も示されている。このセルは通常の集積回路で
実現される。たとえば、米国特許第4,642,487号に記載
されているような、ゲートアレイ技術を用いてマルチプ
ロセツサ100を製造できる。セルの好適な実施例はCMOS
技術の使用を含む。第10図の全体のセルは集積回路とし
て１枚のシリコン基板の上に製造される。（マルチプロ
セツサ100は時には単数で呼ばれるが、後で説明するよ
うに、それは多数のプロセツサであつて、とくに４個の
プロセツサである。） マルチプロセツサ100はスタツク向きのプロセツサであ
つて、４組のレジスタ101を有し、算術論理装置（ALU）
102へ入力を供給する。ALU102は、この好適な実施例に
おいては２つの別々のALUを有する。
メモリ115は、この好適な実施例においては全部で64KB
の記憶装置を供給する。もつとも、この特定のサイズは
重要ではない。メモリの１つの部分が命令を格納するた
めに用いられる（ROM符号115a）。メモリの次の部分は
ランダムアクセスメモリ115bであつて、通常のスタチツ
クメモリセル（ダイナミツクセルを使用できる）を複数
個有する。メモリの第３の部分は、電気的に消去可能
で、電気的にプログラム可能な読出し専用メモリ（EEPR
OM）115cを有する。この好適な実施例においては、EEPR
OM115cは浮動ゲートを有する記憶装置を採用する。それ
らの装置は、プログラミングと消去のためにより高い電
圧（正常な動作電圧より高い）を必要とする。「オンチ
ツプ」電圧ポンプ116からより高い電圧が供給される。
メモリ115の全アドレス空間は、ALU102の１つの部分で
あるALU102aを介してアドレスされる。
ROM115aは、この出願において論ずるプロトコルの種々
の層を実現するために用いられるルーチンを格納する。
このROMはEPROM115cをプログラミングするために必要な
ルーチンも格納する。セルのためのアプリケーシヨンプ
ログラムがROM115aに格納される。そのルーチンは、一
般に、EEPROM115cとRAM115b内の変数により駆動される
「状態マシン」として作用するルーチンである。RAM115
bは通信変数と、メツセージと、アプリケーシヨン変数
と、「状態マシン」記述子とを格納する。セルIDと、シ
ステムIDと、通信パラメータと、アプリケーシヨンパラ
メータ（たとえば、群番号、構成要素番号、アナウンサ
ー／リスナー／レピータ割当て）とがEEPROM115cに格納
される。EEPROM115cのうちセルIDを格納する部分には
「書込み保護される」、すなわち、セルIDでひとたびプ
ログラムされると、それを再びプログラムすることがで
きない。
セルの入力／出力部は４つの副部107,108,109,110を有
する。それらの副部のうちの３つ107,108,109は、ネツ
トワークと、セルへ接続されている制御装置および検出
装置の少くとも１つと交信するためのリード103,104,10
5をそれぞれ有する。残りの副部110は１本の選択ピン10
6を有する。この選択ピンは、セルのIDを決定するため
に用いられるような指令を読込むために使用できる。現
在実現されるように、副部110はタイミングとカウント
のために主として用いられる。入力／出力部は専用のア
ドレス空間を通じてプロセツサによりアドレスされ、し
たがつて実際にはプロセツサにとつてはメモリ空間に見
える。各I/O副部は各サブプロセツサへ結合できる。こ
の特徴は、プロセツサ100のマルチプロセツサアーキテ
クチヤとともに、プロセツサを連続（中断させられな
い）動作させる。I/O部は周知の回路から製造できる。
現在の好適な実施例が第17〜23図に示されている。
第10図のセルは発振器112とタイミング発生器111も含
む。後者は、第13図に示されているパイプライニングを
行うためにとくに必要なタイミング信号を供給する。第
13図の位相１〜４のための16m Hzでの動作が現在は好ま
しく、したがつて4m Hzの低い命令サイクルレートを供
給する。第10図のセルに関連する他の周知の線（たとえ
ば電力）は示されていない。
第10図に関連する全てのセル素子が、好適な実施例にお
いては、述べたように、１枚の半導体チツプ上に組込ま
れる。
B.プロセツサ プロセツサ100の現在の好適な実施例が第12図に示され
ており、２つのALU102aと102bと通信する複数のレジス
タを含む。（「レジスタ」をベースとする装置を有する
もの、および他のALUとメモリ装置のような他のプロセ
ツサアーキテクチヤを使用できる。）アドレスALU102a
はメモリ115へアドレスを供給し、I/O副部をアクセスす
る。データALU102bはデータをメモリとI/O部へ供給す
る。メモリ出力端子はレジスタ146とDBUS223を介してプ
ロセツサレジスタへ結合される。
16ビツトABUS220は１つの入力をアドレスALU102aへ供給
する。ベースポイントレジスタ118と、実効アドレスレ
ジスタ119と、命令ポインタレジスタ120とがこのバスへ
結合される。（それらのレジスタを示すために用いられ
る記号の右下隅には「X4」という記号で矢印が示されて
いる。これは、たとえば、ベースポインタレジスタの深
さが４である、更に詳しくいえば、ベースポインタレジ
スタは４つの16ビツトレジスタを有する。各プロセツサ
に１つの16ビツトレジスタが設けられる。このことは、
実効アドレスレジスタと命令ポインタレジスタに対して
も本当である。）BBUS221は12ビツトまでの入力をALU10
2aへ供給し、または８ビツトまでの入力をレジスタ142
を介してデータALU102bへ供給する。深さが４のスタツ
クのトツプレジスタ122と、スタツクポインタレジスタ1
23と、戻りポインタレジスタ124と、命令レジスタ125と
がBBUSへ結合される。
CBUS222は他の８ビツト入力をレジスタ143を介してALU1
02へ供給する。CBUSは命令ポインタレジスタ120と、深
さが４のスタツクのトツプレジスタ122と、４つの桁上
げフラツグ129と、深さが４のCRCレジスタ130と、深さ
が４の次のレジスタ131とへ結合される。
メモリの出力端子へ結合されているMBUSはALU102bの出
力端子からレジスタ145bを介して、またはメモリあるい
はI/O部（107〜110）からデータを受けることができ
る。このバスはレジスタ146とDBUS223を介して入力をレ
ジスタ118,119,120,122,123,124,125,130,131と桁上げ
フラツグ129へ供給する。
アドレスALU102aの出力端子からレジスタ120まで16ビツ
トの経路がある。ALU102bはCRC計算を行う回路を含む。
この回路は双方向線133を介してCRCレジスタ130へ直結
される。スタツクのトツプレジスタ130は線138を介して
次のレジスタ131へ接続される。それら線によりレジス
タ122の内容をレジスタ131へ動かすことができ、または
レジスタ131の内容をレジスタ122へ動かすことができ
る。現在実現されているように、それらのレジスタの間
のデータの双方向、（同時）交換は実現されない。メモ
リの出力端子からのデータの４ビツトを命令ポインタレ
ジスタ120へ直接、または線139を介して命令レジスタ12
5へ直接戻すことができる。
レジスタと、ALUと、メモリおよびそれらのそれぞれの
バスとの間のデータとアドレスのパイプライニング（レ
ジスタ141,142,143,145,146）を第13図を参照して説明
する。
スタツクポインタレジスタ123のいずれか１つ内のデー
タ、または戻りポインタレジスタ124のいずれか１つの
内のデータを回路127を介して直接増加または減少でき
る。
ALU102aと102bはそれの入力をそれの出力端子へ送るこ
とができ、増加でき、かつそれの入力を加え合わせるこ
とができる。また、ALU102bは加算に加えて、減算、桁
送り、桁上げフラツグ124のセツト（適切であれば）、
アンド操作、オア操作、排他的オア操作、および１の補
数算術を行う。ALU102bは次のレジスタ131の内容とCRC
レジスタの内容を（経路222と133を介して）１つの過程
で組合わせることもでき、スタツクのトツプレジスタ12
2の１つの内容にそれを組合わせて、CRC計算に用いられ
る次の数を供給する。また、ALU102bは標準の桁送りを
行つて、低い４ビツトを高い４ビツトへ桁送りし、高い
４ビツトを低い４ビツトへ桁送りすることを行えるよう
にする特殊なニブル特徴を提供する。また、ALU102bは
節Ｆにおいて述べた六者択三符号化または復号を行う。
１つのセルに１枚の半導体チツプがある好適な実施例に
おいては、電力と接地のためのダイの上に基本的な接点
パツドと、全てのI/OピンＡ、Ｂと、「読出し専用」ピ
ン106とがある（副部分107、108、109、110、第12
図）。それらの接点パツドは基本的な安いパツケージ用
のパツケージピンへ取付けるために用いられる。
基本的な接点パツドに加えて、この好適な実施例におい
ては、付加パツドが第12図のADBUS224とMBUS225へ接続
するために設けられる。１つの制御接点パツドを設けて
内部メモリを不能にする。制御接点を起動することによ
り内部メモリが不能にされ、ADBUSとMBUS上のデータが
プロセツサにより用いられる。これにより、セルの外部
のメモリを使用できる。セルが安いパツケージに納めら
れている時は、付加接点パツドは利用できないことがあ
る。それらの付加接点はウエハープローブ接点により、
または最小数よりも多くのピンを有するパツケージ内の
ピンからアクセスできる。
製造されたセルは初期化プログラムを必要とする。ウエ
ハープローブ時刻に、いくつかの目的のために外部メモ
リが用いられる。１つまたはセルをテストすることであ
る。別の用途は、製造過程中にセルIDをEEPROMへ書込む
プログラムを供給することである。後でセルが使用され
る時にパワーアツプブートを許すために必要なEEPROM命
令をこの時に付加できる。初期化プログラムとテストプ
ログラムはこの技術において周知である。
C.プロセツサオペレーシヨン 一般に、ALU102aがメモリアドレスを供給する時にメモ
リのフエツチが起る。メモリアドレスは、レジスタ118
と、実効アドレスレジスタ119と、または命令ポインタ
レジスタ120との１つからのABUS上におけるベースアド
レス等であるのが典型的なものであつて、スタツクポイ
ンタレジスタ123と、戻りポインタレジスタ124と、スタ
ツクのトツプレジスタ122と、または命令レジスタ125と
からのBBUSにおけるオフセツトに組合わされたものであ
る。
ALU102bにおける計算は、スタツクのトツプレジスタ122
（BBUS）と次のレジスタ131（CBUS）の１つ、または命
令レジスタ125の１つからの命令の部分であることがあ
るデータを最も典型的に含む。
この好適な実施例においては、レジスタ146を介してDBU
Sへ結合されているメモリの出力でプロセツサが動作す
るが、ALU102bへ直結されているデータでプロセツサを
実現することもできる。また、実効アドレスレジスタ11
9のような、いくつかの他のレジスタにより行われる機
能は他のレジスタで実効できる。しかし、実効アドレス
レジスタと、かつたとえばCRCレジスタを使用するとプ
ロセツサの動作が改善される。
一般に、メモリのアドレツシングのために、ベースポイ
ンタがレジスタ118,119または120の１つにより供給さ
れ、レジスタ122,123,124または125の１つからオフセツ
トが供給される。アドレスALU120aはそれらのアドレス
を供給する。また、一般に、ALU120bはスタツクのトツ
プレジスタと次のレジスタとの内容に対して働きかけ
る。例外があり、たとえば命令レジスタは中間入力をAL
U120bへ供給できる。特定のアドレツシングおよびその
他の命令について以下に説明する。
D.マルチプロセツサの動作 プロセツサは実効的にはマルチプロセツサ（４個のプロ
セツサ）である。その理由は、多数のレジスタとパイプ
ライニングを用いるからである。それらについては第13
図を参照して説明する。説明したように、このマルチプ
ロセツサの動作の１つの利点は割込みを必要としないこ
と、とくに入力信号と出力信号の取扱いに割込みを必要
としないことである。各プロセツサに別々のALUを用い
ることなしにマルチプロセツサの動作が行われる。この
好適な実施例においては、２つのALU、（102aと102
b）、を用いることにより設計の経済化が達成される
が、与えられた任意の時刻にはただ１つのALUが動作す
る。（BBUSは入力を両方のALUへ供給することに注目さ
れたい。）したがつて、本発明のマルチプロセツサ動作
を１つのALUを用いて行わせることができる。
この処理装置は、アドレスALUと、データALUと、メモリ
とを共用する４つのプロセツサを有する。基本的な小さ
いサイクルが各プロセツサに対して４つのクロツクサイ
クルをとる。各プロセツサに対する小さいサイクルが１
クロツクサイクルによりオフセツトされて、各プロセツ
サがメモリとALUを各基本的な小サイクルごとに１回ア
クセスできるようにする。各プロセツサはそれ自身のレ
ジスタをセツトするから、それはそれの正常な速度で独
立に実行できる。したがつて、この装置は４つのプロセ
ツサを並列にパイプラインする。
第12図の各レジスタに４つのレジスタ群の１つが組合わ
される。各群はマルチプロセツサの動作を容易にし、そ
れに第13図のプロセツサ（１〜４）が組合わされる。４
つの各群は１つのベースポインタレジスタと、実効アド
レスレジスタと、命令ポインタレジスタと、スタツクの
トツプレジスタと、スタツクポインタレジスタと、戻り
ポインタレジスタと、命令レジスタと、CRCレジスタ
と、次のレジスタと、桁上げフラツクとを含む。関連す
る各レジスタ群は４つのプロセツサの１つに対応する。
各プロセツサは命令を小サイクルで実行する。各小サイ
クルは４つのクロツクサイクルより成る。第１のクロツ
クサイクル中は、プロセツサはABUS、BBUSおよびCBUSへ
の適切なレジスタをゲートする。次のクロツクサイクル
においては、ALUは動作して、ABUS,BBUS,CBUSのALUの入
力からデータを発生する。第３のクロツクサイクル中は
メモリまたはI/Oが動作し、アドレスからALU102aから送
られ、データがメモリまたはALU102bにより送られる。
第４のクロツクサイクルと最後のサイクルは、メモリま
たはALU102bからDBUSを介して適切なレジスタへ供給さ
れる結果をゲートする。
プロセツサは、上記シーケンスを通じて伝わるデータの
波とみることができる。各ステツプにおいて、中間結果
が１組のパイプラインレジスタにクロツクされる。それ
らのパイプラインレジスタを用いることにより、シーケ
ンス中の個々のステツプを分離することが可能であり、
したがつて同時に実行する４つのステツプを有すること
が可能である。４つのプロセツサは、ALUと、メモリ
と、I/Oと、多くの制御回路を共用しているにもかかわ
らず、互いに妨害し合うことなしに動作できる。
パイプライニングを含むプロセツサの制御は第11図から
最もよく理解される。各プロセツサに３ビツトカウンタ
と命令レジスタがある。それらが第11図にカウンタ137a
〜137dとして示されている。各カウンタには命令レジス
タ125a〜125dの１つがそれぞれ組合わされる。各命令レ
ジスタへはDBUSを介してロードされる。命令レジスタに
ロードされると、命令がPLA212へ結合される。このPLA
は、命令を実行するために必要とされる小サイクルの数
を命令から決定し、それから、ロードされている命令レ
ジスタ125a、または125b、または125cあるいは125dに組
合わされているカウンタ113aまたは113bまたは113cある
いは113dへ３ビツトの２進数がロードされる。たとえ
ば、命令レジスタ125cにロードされるCALL命令の場合に
は、２進数010（３つの小サイクルを示す）がカウンタ1
37cにロードされる。（与えられた命令に対して８つの
小サイクルを使用できるが、この好適な実施例において
は、任意の命令に対して６つまでだけの小サイクルが用
いられる。）新しい命令をフエツチされるためにカウン
ト値「000」が用いられる。
カウンタ中のカウント（たとえば、３ビツト）と、それ
に組合わされている命令レジスタ中の命令（たとえば、
12ビツト）とは、PLA136への15ビツト入力からである。
４組のカウントレジスタと４組の命令レジスタのおのお
のからの15ビツト入力がPLA136へ順次結合される。これ
については後で説明する。PLAの出力はプロセツサの動
作を制御する。更に具体的にいえば、線213は、ABUS,BB
US,CBUSにおけるデータの流れを制御し、線214はALU102
を制御し、線215はメモリを制御し、（および、後で説
明するように副部107,108,109,220のI/O動作）および線
216はDBUSにおけるデータの流れを制御する。与えられ
た命令に対してPLA136により供給される特定の出力が命
令セツトから最もよく理解される。各命令を実行するた
めにプロセツサにより行われる動作は命令セツトにより
述べられる。
PLAから線213へ供給される出力は、ABUS,BBUS,CBUS上の
データの流れを制御する装置へ直結される。ALUを結合
する信号は、線214を介して結合される前に、１クロツ
ク位相遅延レジスタ217を介して結合される。全てのレ
ジスタは同じレートでクロツクされるから、後で述べる
ようにレジスタ217は遅延機能を行う。メモリ制御のた
めに用いられるPLA136からの信号が、メモリへ結合され
る前に、遅延レジスタ217の２つの段を介して結合さ
れ、したがつて線215上の信号が、線213上の信号より２
クロツク位相だけ遅延させられる。DBUSに対する制御信
号は、PLA136を出た後で３組の遅延レジスタ217を介し
てから線216へ結合されるから、線213上の信号より３ク
ロツク位相遅らされる。レジスタ217は6m Hzのレートで
クロツクされるから、与えられた命令（たとえば、命令
レジスタ125aの内容）に対してPLA136は出力制御信号を
供給する。それらの制御信号は、第１のクロツク位相中
に線213へ結合され、第２のクロツク位相中に線214へ結
合され、第３のクロツク位相中に、線215へ結合され、
第４のクロツク位相中に線216へ結合される。各命令サ
イクルの第１のクロツク位相中に、カウンタ137aの内容
と命令レジスタ125aの内容がPLA136へ結合される。第２
のクロツクサイクル中は、カウンタ137bの内容と命令レ
ジスタ125bの内容がPLA136へ結合され、および第３のク
ロツク位相と第４のクロツク位相に対して同様に行われ
る。
ここで、命令が命令レジスタ125a〜125dへロードされ、
カウンタ137a〜137dへ、各命令を実行するために必要な
小サイクルの間対応する２進カウントがロードされると
仮定する。たとえば、レジスタ125aにCALL命令がロード
され、010がカウンタ137aへロードされたと仮定する。
第１の命令小サイクルに010と、CALLに対する12ビツト
命令がPLA136へ結合される。この15ビツト入力からPLA1
36はそれの出力端子へ、ABUS,BBUS,CBUS,ALU,メモリお
よびDBUSに対するCALL命令の第１の小サイクル（たとえ
ば、４つのクロツク位相）を終了させるために必要な全
ての制御信号を供給する。この装置はパイプライニング
多重処理を用いるから、ALUへの入力であるCALL命令の
第１のクロツク位相を実行するために線213上の制御信
号が用いられる。（この第１のクロツク位相中は、パイ
プライン中の種々の命令に対して、他の制御線はALU
と、メモリと、他のプロセツサのDBUSとを制御する。）
位相２の間は、137bに対するカウンタ内のカウントと、
レジスタ125b中の命令がPLA136へ結合される。位相２の
間は、線213上の信号は、第２のプロセツサに対するALU
へのABUS入力と、BBUS入力と、CBUS入力とをいま制御し
て、レジスタ125bに含まれている命令を実行する。この
第２のクロツク位相中に、線214上の信号が第１のプロ
セツサとALUを制御して、レジスタ125aに含まれているC
ALL命令の第２のクロツク位相を実行するために必要な
機能を実行する。（１位相に等しい遅延がレジスタ217
により加えられたことに注目すべきである。）同様に、
第３の位相中は、線213上の信号は第３のプロセツサに
対するABUS,BBUS,CBUSを制御して、レジスタ125cに含ま
れている命令を実行する。線214上の信号はALUを制御し
て、レジスタ125bに含まれている命令を実行し、線215
上の信号はメモリ制御して、第１のプロセツサに対する
レジスタ125a中の命令を実行する。そして、最後に、第
４のクロツクサイクル中は、レジスタ125dからの命令
が、カウンタ137d中のカウントとともにPLA136へ結合さ
れる。線213上の信号がABUS,BBUS,CBUSを制御して、第
４のプロセツサのためのレジスタ125dに含まれている命
令を実行し、線214上の信号がALUを制御して、第３のプ
ロセツサのためのレジスタ125c中の命令を実行し、線21
5上の信号がメモリを制御して、第２のプロセツサのた
めのレジスタ125b中の命令を実行し、線216上の信号がD
BUSを制御して、第１のプロセツサのためのレジスタ125
a中の命令を実行する。
16m Hzクロツクの４サイクル後にレジスタ137a中のカウ
ントが001まで減少する。各クロツクサイクルは、PLA13
6により含まれているカウンタの内容の使用に続くクロ
ツクサイクルで各レジスタは減少させられる。したがつ
て、PLA136への入力は、レジスタ125a内の命令が同じで
あつても変化する。これにより、CALL命令の第２の小サ
イクルのために必要な新しい信号を供給できるようにさ
れる。上記のように、それらの制御信号は制御線213、2
14、215、216を介する制御によつてリツプルされる。カ
ウント内のカウントが000に達すると、これはそれに関
連するプロセツサに対する命令フエツチとして解釈され
る。
したがつて、４つのプロセツサは、おのおの異なるサイ
クル数を有する命令をおのおの同時に実行できる。与え
られた任意のクロツクサイクルに対して仮想線に達する
制御信号は４種類の制御信号と４種類のプロセツサに対
する制御信号を表す。たとえば、第１のプロセツサに関
連する制御信号は、第１のサイクル中は線213に現わ
れ、第２のサイクル中は線214に現われ、第３のサイク
ル中は線215に現われ、第４のサイクル中は線216に現わ
れる。第２のプロセツサにより必要とされる制御信号は
後に続く。第３のプロセツサと第４のプロセツサにより
必要とされる制御信号は第２のプロセツサにより用いら
れるものの後に続く。
信号のパイプライニングが第13図に示されている。第10
図のプロセツサ100のマルチプロセツサ動作が４つのプ
ロセツサ、すなわち、プロセツサ１、２、３、４として
第13図に示されている。レジスタ群の各１つには１つの
プロセツサが組合わされる。１つの命令サイクルの４つ
の位相が第13図の１番上に示されている。第13図におい
て、命令により呼出された特定のレジスタからの内容が
ABUS、BBUS、CBUSに置かれることを示すためにレジスタ
101が用いられる。それらのレジスタは、ABUSにおいて
は118と119であり、BBUSにおいては122、123、124、125
であり、CBUSにおいては120、122、129、130、131であ
る。
第１の位相中は、群１のレジスタに以前に格納されてい
る信号（たとえばそれらのうちの２つ）がそれらのレジ
スタからABUS、BBUS、CBUSへゲートされる。これが起き
ている間に、群２レジスタに関連する信号がレジスタ14
1、142、143からALU102aと102bへゲートされる。これが
第13図に第１の位相欄の下にプロセツサ２として示され
ている。プロセツサ３に対する群３のためのメモリ中へ
同時信号がレジスタ145aと145bからゲートされる。そし
て、最後に、この第１の位相中に、群４のレジスタに関
連する信号がレジスタ146からDBUSへゲートされる。第
２の位相中は、群１のレジスタに関連する信号はALUか
らレジスタ145へ結合される。群１のレジスタに関連す
る信号はALUからレジスタ145へ結合される。群２のレジ
スタに関連するデータはメモリへ結合される。群３のレ
ジスタに関連するデータはレジスタ146からDBUSへ結合
される。群１のレジスタに関連するそれらはABUSとBBUS
およびCBUSへゲートされる。および、同様に、各命令サ
イクルの第３の位相と第４の位相の間に、このパイプラ
イニングは第13図に示すように続けられて、４つのプロ
セツサを実効的に供給する。
E.プロセツサ命令 この節においては、プロセツサの各命令を特定のレジス
タの動作および特定のメモリ動作とともに説明する。レ
ジスタの内容を示すために以下においては小文字を用い
る。たとえば、命令レジスタの内容が「ip」として示さ
れる。レジスタおよびそれのフラツグを、第12図へのそ
れらのレジスタおよびフラツグの相関関係とともに述べ
る。
戻りスタツクの１番上の素子はRAM内に物理的に配置さ
れてはいるが、それらはレジスタとしてアドレス可能で
もある。
各命令に対して、オペレーシヨン、符号化およびタイミ
ングが下に標準のＣ言語記法で述べられている。
CALL 呼出し手続き オペレーシヨン：＊ rp＋＋＝lowbyte（ip）；＊ rp＋＋＝hibyte（ip）； ip＝dest; 符号化： intra−segment: 1aaa aaaa aaaa dest＝ip＋ａ＋1; ／＊displacement a is always negative＊／ inter−segment: 0000 LLLL LLLL 0000 HHHH HHHH dest＝H:L;/＊16bit absolute address＊／ library: 0000 aaaa aaaa dest＝0x8000＋＊（0x8001＋ａ）； ／＊teble lookup call＊／ オペレーシヨン： ip＝dest; 符号化： 0010 1aaa aaaa dest＝ip＋ａ＋1; ／＊displacement a is sign extended＊／ オペレーシヨン： if（CF）ip＝dest; else ip＋＋； 符号化： 0010 01aa aaaa dest＝ip＋ａ＋1;/＊a is sign extended＊／ オペレーシヨン： if（tos＝＝0,tos＝next,next＝＊（＋＋sp））ip＝des
t; else＋＋ip; 符号化： 0010 00aa aaaa dest＝ip＋ａ＋1; ／＊displacement a is sign extended＊／ オペレーシヨン：＊ （sp−−）＝next; if（reg）｛next＝tos;tos＝reg） else｛next＝bp＋TOS or next＝（bp＋2p）＋TOS｝ 符号化： 0101 0100 rrrr reg＝r/＊see table＊／ オペレーシヨン： if（reg）｛reg＝tos;tos＝next;｝ else｛bp＋TOS＝next or（bp＋2p）＋TOS＝next｝ next＝＊（＋＋sp）； 符号化： 0101 0101 rrrr reg＝r/＊see table＊／ レジスタ割当て 0000 Flags CFx ID1 ID0 0001 CRC low byte（high byte in TOS） 0010 lowbyte（bp）／＊write＊／ next（“OVER"instruction）／＊read＊／ 0011 ＊/write＊／ ＊/read＊／ 0100 sp 0101 rp 0110 see RPOP,RPUSH 0111 ＊（bp＋TOS）／＊indexed fetch,store＊／ 1000 ＊（＊（bp＋０）＋TOS）／＊indexed indirect
＊／ 1001 ＊（＊（bp＋２）＋TOS）／＊indexed indirect
＊／ 1010 ＊（＊（bp＋４）＋TOS）／＊indexed indirect
＊／ 1011 ＊（＊（bp＋６）＋TOS）／＊indexed indirect
＊／ RPOP popリターンスタツク オペレーシヨン：＊ （sp−−）＝next; next＝tos; tos＝＊rp−−； 符号化： 0101 0100 1110 RPUSH tosを戻りスタツクへ押す オペレーシヨン：＊ （＋＋rp）＝tos; tos＝next; next＝＊（＋＋sp）； 符号化： 0101 0101 1110 オペレーシヨン：＊ （sp−−）＝next; next＝tos; tos＝reg; 符号化： 0100 00rr rrrr オペレーシヨン： reg＝tos; tos＝next; next＝＊（＋＋sp）； 符号化： 0100 01rr rrrr オペレーシヨン：＊ sp−−＝next; next＝tos; tos＝constant; 符号化： 0101 111H bbbb if（Ｈ＝＝０）constant＝0000:bbbb; else constant＝bbbb:0000 オペレーシヨン：＊ sp−−＝next next＝tos tos＝＊（bp＋source）； 符号化： 0100 10aa aaaa source＝aa aaaa オペレーシヨン：＊ sp−−＝next; next＝tos tos＝＊（＊（bp＋2p）＋offset）； 符号化： 011p p0aa aaaa offset＝aa aaaa オペレーシヨン：＊ （bp＋dest）＝tos tos＝next; next＝＊（＋＋sp） 符号化： 0100 11aa aaaa dest＝aa aaaa オペレーシヨン：＊ （＊（bp＋2p）＋offset）＝tos; tos＝next; next＝＊（＋＋sp） 符号化： 011p plaa aaaa offset＝aa aaaa 〔ALU群〕 オペレーシヨン： if（ｒ＝＝１）｛ hibyte（ip）＝＊rp−−； lobyte（ip＝＊rp−−； ｝ pipe＝tos;/＊internal processor pipeline＊／ tos＝tos op next; switch（ｓ）｛ case0:next＝next;/＊typical unary op＊／ case1:next＝＊（＋＋sp）;/＊typical binary op＊／ ｝ 符号化： 0101 00rf ffff op＝fffff/＊s equal to high order f bit＊／ ｓ＝（１＝＝unary op），（０＝＝binary op） SWAP 特殊な場合 TOSとNEXTの交換は、TOSとNEXTの間の直接データ経路を
用いるALU opsの特殊なケースである。NEXTレジスタ
は、TOSにNEXTの内容をロードする前に、TOSのccをパイ
プラインレジスタを介して受ける（非同時転送）。
NOP 動作： ＋＋ip; 符号化： 短 0010 1000 0000 長 0101 0001 1101 動作： hibyte（ip）＝＊rp−− lobyte（ip）＝＊rp−− ＋＋ip; 符号化： 0101 0011 1101 〔LITERAL Group〕 動作： tos＝tos op constant; 符号化： 0101 1ffH cccc op＝ff if（Ｈ＝＝０）constant＝0000:cccc else constant＝cccc:0000 Op表： 符号 動 作 桁上げ状態 00 tos＋constant arith桁上げ 01 tos−constant arith借り 00 tos AND constant 11 constant（see LDC） F.六者択三回路 前記したように、伝送のために４ビツトニブルを６ビツ
ト語へ符号化する手段（第14図の符号器）と、６ビツト
語を４ビツトニブルへ復号する手段（第15図の復号器と
をALU102bは含む。符号器と復号器は、変換を両方向に
非常に迅速に行えるようにするハードワイヤド論理を用
いる。更に、セルにより受けられた６ビツト語が実際に
は六者択三符号である、すなわち、３つが０で、３つが
１である（第９図）ことを確認するための回路が第16図
に示されている。
第14図を参照して、レジスタ142が示されている。レジ
スタの４ビツトがデータD0〜D3を含んでいる。このデー
タを符号化するためにALUが指令されたとすると、結果
としての６ビツトがラツチレジスタ145bへ結合される。
第９図に示されている変換を行うために、D0ビツトがレ
ジスタ145bの初段へ直結されてE0、すなわち、符号化さ
れたビツト、になる。また、ビツトD3がレジスタへ直結
されてE5になる。残りの各ビツトE1〜E4が論理回路153
〜150によりそれぞれ供給される。それらの各論理回路
はD0、D1、D2、D3を受けるために結合される。各論理回
路は通常のゲートを含む。それらのゲートはそれのそれ
ぞれのブロツク内に示されている式を実現する。それら
の式が標準的な「Ｃ」言語（「＆」＝論理アンド、
「！」＝論理ノツト、「｜」＝論理オア）で示されてい
る。それらの式は通常のゲートで実現できる。
第15図の復号器が同様のフオーマツトで示されている。
この時には符号化されたデータの６ビツトがレジスタ14
2の中に示されている。データの復号された４ビツトが
レジスタ145の中に示されている。第19図に示されてい
るパターン割当てを実現するために、E0ビツトがレジス
タ145へ直結されてD0となる。E5ビツトがレジスタ145へ
直結されてD3となる。論理回路154と155がビツトD2とD1
をそれぞれ供給する。回路154はビツトE0、E3、E4、E5
を受けるために結合され、回路155はE0、E1、E3、E5を
受ける（D0〜D3ビツトを供給するためにはE2は用いられ
ない）。６ビツトパターンのあるものは用いられず、他
のものは同期のために用いられるから、データニブルへ
の変換は不要である。）回路154と155は通常の論理ゲー
トから構成され、示されている式を実現する。記号
「＾」は式中の排他的オア機能を表す。
第16図の回路は、述べたように、受けた６ビツト語が３
つの０と３つの１を含んでいることを確認する。符号化
された語はスタツクのトツプレジスタ122から２つの全
加算器157と158へ結合されているのが示されている。そ
れらの加算器段はALU102bに含まれている。各加算器は
Ｘ、Ｙと桁上げ入力を受け、和と桁上げ出力を供給す
る。それらの通常の加算器段は、図示のように、符号化
された語の１ビツトを受けるためにおのおの結合され
る。（各ビツトのアドレス157と158のいずれかの入力端
子へのどの結合も使用できる。）加算器157と158の桁上
げ出力端子が排他的オアゲート159へ結合される。加算
器157と158の和出力端子が排他的オアゲート160へ結合
される。ゲート159と160の出力端子がアンドゲート161
の入力端子へ結合される。このアンドゲートの出力がそ
れの高い状態にあるとすると、レジスタ102内の語が３
つの１と３つの０を含む。他の場合には、ゲート161の
出力はそれの低い状態（アポート状態）にある。各６ビ
ツト語が有効であるかどうかを判定するために入来パケ
ツトが検査される。その間にそれは４ビツトニブルに復
号される。
IV 入力／出力部 A.総括 I/O部は、ランプ発生器、カウンタ、比較器等のような
複数の回路素子を含む。それらの回路素子はソフトウエ
ア制御の下に種々の構成で相互に接続される。これの例
が、アナログ−デジタル（Ａ〜Ｄ）とデジタル−アナロ
グ（Ｄ−Ａ）動作について下に示されている。それらの
素子と、それらの素子のソフトウエアで構成可能な相互
接続がセルに大きな融通性を持たせ、セルが多くのタス
クを行えるようにする。全体のI/O部はプロセツサを含
んでいるのと同じ「チツプ」の上に製造することが好ま
しい。
B.バツフア部 第10図に示すように、および先に述べたように、各セル
は４つの入力／出力副部を含む。副部のうちの３つ10
7、108、109は、ピンＡおよびピンＢとして示されてい
る一対のリードをおのおの有する。第４の副部110は１
本の「読出し専用」ピン106を有する。４つの副部のい
ずれも４つの副プロセツサのいずれとも通信できる。第
12図に示すように、アドレスバス（ADBUS）とメモリバ
ス（MBUS）を４つのI/O副部へ接続することにより容易
に実現できる。レジスタ146を介してDBUSへMBUSを使用
することによりI/O副部がプロセツサレジスタと通信で
きるようにされる。
各ピンＡとＢはTTLレベル信号を受け、供給でき、かつ
三状態にされる。現在の好適な実施例においては、各ピ
ンは約40ミリアンペアを受け、かつ供給できる（ピン10
6を除く）。全てのピンＡをアナログ出力信号を供給す
るためにプログラムでき、ピンＢへアナログ出力を供給
するために３つのI/O副部107、108、109にデジタル−ア
ナログ変換器が含まれる。任意のピンＢにおけるアナロ
グ入力信号をデジタルカウントへ変換できる。その理由
は、３つのI/O副部が、それらのピンへ結合されたＡ−
Ｄ変換器を含むからである。各ピン対（ピンＡとピン
Ｂ）は入力信号のための差動増幅器と、差動受信器と、
差動送信器と、差動電圧比較器として動作できる。簡単
なスイツチングから、たとえば、ステツピングモータの
巻線を駆動するために結合された二対のピンを有するま
での、多くの異なる機能を実行するためにI/O副部を使
用できる。
第17〜23図に示されている回路が副部107、108、109に
おいて繰返えされている。ピンＡとピンＢに組合わされ
ている回路（第17図のバツフア部のような）はI/O副部1
10には完全には含まれていない。データをピン106で読
出すことを許すために十分なバツフアリングだけを必要
とする。
第17図のI/Oバツフア部を参照して、出データがバツフ
ア163を介してピンＡへ結合される。同様に、データがI
/O制御スイツチ165を通つた後で、出データがバツフア1
64を介してピンＢへ結合される。この出データは、たと
えば、第23図のレジスタ206から第19図のゲート208を介
してピンＡへ結合される。イネイブルＡ（EN.A）が高い
（線166）時に、バツフア163を介してピンＡへの出力を
可能にするために制御スイツチ165が用いられる。更
に、そのスイツチは、イネイブルＢ（EN.B）が高い（線
167）時にピンＢへの出力を可能にし、イネイブルRS−4
85が高い時に（線168A）、両方のピンへの出力を可能に
する（ピンＢへの出力が反転されている）。イネイブル
アナログ出力信号が高い時にスイツチ175を介してピン
Ａへの出アナログ信号が供給される。
ピンＡへの入来信号が差動増幅器169の１つの入力端子
へ結合される。この信号の他の端子が基準電位（たとえ
ば2.5ボルト）を受ける。この増幅器は、ノイズの検出
を阻止するために一般的に用いられるヒステリシスモー
ドも含む。増幅器169へ結合されているイネイブルヒス
テリシス（ピンＡ）信号が高い時にそのモードは起動さ
れる。増幅器169の出力端子が遷移検出回路171へ結合さ
れる。その遷移検出回路は各遷移、すなわち、０から１
へ、または１から０へ、を単に検出する。
ピンＢへの入力が差動増幅器170の１つの端子へ結合さ
れる。その差動増幅器は増幅器169と同じにできる。増
幅器170はイネイブルヒステリシス（ピンＢ）信号を受
ける。増幅器170への他の入力（線176）はいくつかの信
号のうちの１つを受けるために結合できる。それは、電
圧比較のために使用されるDC信号と、後で説明するラン
プと、差検出のためのピンＡ上の信号と、または基準電
位（たとえば2.5ボルト）とを受けることができる。あ
る動作モードに対して、増幅器170の出力を排他的オア
ゲート177を介して反転できる。０から１へまたは１か
ら０への遷移を再び検出するために、遷移検出器172に
ピンＢの入力が組合わされる。
C.I/Oカウンテイング／タイミング 各セルは16m Hzの信号を供給するためにタイミング発生
器（RC発振器）を含む。この信号は、I/O部に含まれて
いるレートマルチプライヤ178へ結合される。このマル
チプライヤ178は出力周波数を各I/O副部へ供給する。こ
のマルチプライヤ178は出力周波数を各I/O副部へ供給す
る。このマルチプライヤは に等しい周波数f0を供給する。ロードされた値はレート
マルチプライヤ178へレジスタへロードされた16ビツト
語である。レートマルチプライヤは４つの16ビツトレジ
スタと１つの16ビツトカウンタチエーンを有する。４つ
の論理回路により４種類の出力信号を、各副部に１つず
つ、選択できるようにされる。２つのバスサイクル（各
８ビツト）を用いて16ビツト語をレートマルチプライヤ
178のレジスタへロードさせるために用いられる。上の
式からわかるように、比較的広い範囲の周波数を発生で
きる。後で説明するように、ビツト同期を含めた多種類
の機能のためにそれらの周波数は用いられる。
各副部におけるマルチプライヤ178の出力が８ピンカウ
ンタ179へ結合される。そのカウンタへはプロセツサの
データバスからのカウンタロードレジスタ180から最初
にロードできる。このレジスタは、たとえば、プログラ
ムからデータを受けることができる。カウンタ内のカウ
ントはレジスタ181と比較器182へ結合される。このレジ
スタの内容はプロセツサのデータバスからもロードされ
る。カウンタの内容とレジスタ183の内容が一致するこ
とが比較器182により検出されると；その比較器は事象
信号を第19図の状態マシン19へ供給する（マルチプレク
サ190と191への入力）。その状態マシンからの信号（第
19図の実行レジスタ198の出力）を受けた時に、カウン
タ179の内容をレジスタ181へ保持させることができる。
同じ実行レジスタ198はカウンタ179にレジスタ180から
ロードさせることができる。そのカウンタがフルカウン
ト（終端カウント）に達すると、第19図の状態マシン
（マルチプレクサ190と191への入力）へ信号が結合され
る。
D.I/O制御および状態マシン 第19図を参照して、プロセツサMBUSはレジスタ185、186
と通信する。両方のレジスタはマスキング機能を実行す
る。レジスタ185の３ビツトが、マルチプレクサ190へ結
合されている５本の線の１本の選択を制御する。同様
に、レジスタ186の３ビツトが、マルチプレクサ191へ結
合されている５本の線の１本の選択を制御する。マスキ
ングレジスタ185と186の出力端子がマルチプレクサ187
へ結合される。マルチプレクサ187からの５ビツトがレ
ジスタ198へ結合される。それらの各ビツトが、状態マ
シンにより実際に実行される異なる機能を定める。とく
に、それらのビツトがロードカウンタと、ラツチカウン
トと、イネイブルランプスイツチと、パルスピンＡと、
パルスピンＢとを制御する。
マルチプレクサ190と191は第18図のカウンタ179から終
端カウント信号と、比較器182からの比較信号と、第20
図のランプ発生器200からのランプスタート信号と、第1
7図の遷移検出器171と172からのそれぞれの遷移Ａ信号
と遷移Ｂ信号とを受ける。各マルチプレクサ190と191か
らの１ビツト出力がオアゲート188へ結合される。両方
のマルチプレクサ190と191からの出力が同時に生じた時
に優先度がマルチプレクサ190の出力がマルチプレクサ1
87を「どの事象」として示されている信号で制御する。
この信号は３×３先入れ、先出し（FIFO）バツフア199
にも格納される。この信号はMUX190と191のどれが事象
を受けたかを示し、このデータはピンＡとピンＢ（第17
図）への入力とともにFIFO199に格納される。
各I/O副部のための状態マシンは、第19図に破線189の内
側に示されているように直列接続された４つのＤ形フリ
ツプフロツプを有する。フリツプフロツプ194と196は8m
Hz信号を受け、フリツプフロツプ193と195はこのタイ
ミング信号の補数を受ける。クロツキング信号（CLK）
がフリツプフロツプ194のＱ出力端子から得られ、レジ
スタ198とFIFOへ結合される。フリツプフロツプ196のＱ
端子から受けたクリヤ信号がレジスタ198へ結合され
る。
動作時には、マスキングレジスタ185と186はソフトウエ
ア制御の下にロードされる。たとえば、レジスタ185か
らのビツトが、マルチプレクサ190への入力線、たとえ
ば終端カウント、の１本を選択させる。それから第19図
の回路信号終端カウントを待つ。信号終端カウントが生
ずると、状態マシンは動作を開始し、レジスタ185から
のデータの５ビツトがマルチプレクサ187を介してレジ
スタ198へ接続される。状態マシンはレジスタ198からの
線の１本上に出力を生じさせて、たとえばピンＡにパル
スを生じさせる。同様に、レジスタ186中の語を用い
て、再びたとえば、カウンタにロードさせる。
フリツプフロツプ203と204はレジスタ198の出力により
クロツクされる。それらのフリツプフロツプにより出力
信号を制御できる。オアゲート208により第23図のシフ
トレジスタ206からのデータをピンＡへ結合できる。こ
のレジスタについては後で説明する。
ADBUSの下位６ビツトが第12図のI/O副部107、108、10
9、110内の復号器へ入力される。特定のI/O素子を選択
するためにそのビツトの２つが用いられ、残りは動作を
制御するために復号される。第11図のPLA136は一般化さ
れた出力端子215を有する。この出力端子は、I/O副部の
動作を制御するためにデータを使用するためにABUSクロ
ツクサイクルを線秋するために全てのI/O副部107、10
8、109、110へ並列に接続される。
E.アナログ−デジタルおよびデジタル−アナログ変換 まず第20図を参照して、I/O副部は、周期が知られてい
るランプを連続して発生するランプ発生器200を含む。
このランプ発生器の出力はバツフア201を介してバツフ
アされ、スイツチ202により選択される。後で説明する
ように、スイツチは各ランプのスタートに続いてあるカ
ウント（時刻）において選択され、それにより同じ電位
をコンデンサ203へ結合する。このコンデンサは充電さ
れ、スイツチ175が閉じられた時に電位はバツフア204を
介してピンＡへ結合される。（スイツチ175は第17図に
示されている。）スイツチ202と、コンデンサ203と、バ
ツフア204とはサンプルおよびホールド手段として作用
する。
デジタル−アナログ変換をどのようにして行うかを説明
し、種々の機能を行わせるために第19図のI/O制御器お
よび状態マシンによりソフトウエアを利用してI/O副部
の回路素子をどのように再構成できるかを示すために、
第21図には前記したいくつかの回路素子が再び描かれて
いる。
アナログ−デジタル変換のために、第18図のレート増幅
器178またはカウンタ179から適切な周波数（f0）が選択
される。それはランプ発生器200（第21図）により発生
されるランプの周期に対応する。希望の出力アナログ値
に対応するデジタル値がレジスタ183にロードされる。
ランプが始まるとランプスタート信号が第19図の状態マ
シン189を介して（たとえば、マルチプレクサ190とフリ
ツプフロツプ）結合される。それからf0信号がカウンタ
179内でカウントされる。それから比較器182がカウンタ
179の内容をレジスタ183の内容と比較する。２つの語が
同じであると、比較信号がマルチプレクサ191を介して
加えられて、「SM1」により示されているように状態マ
シンを再び起動させてサンプルおよびホールド手段の18
9とスイツチ202を閉じさせる。ランプ発生器により発生
された各ランプに対してランプスイツチ202が閉じられ
て（たとえば500ナノ秒の間）、レジスタ183に置かれて
いるデジタル数に対応するDC電圧までコンデンサ203を
充電させる。
Ａ−Ｄ変換を行うことができる１つのやり方が第22図に
示されている。入力アナログ信号が差動増幅器170の１
つの入力端子へ加えられる。ランプが増幅器170の他の
端子へ加えられる。最初に、ランプがスタートさせられ
ると、状態マシン189はレジスタ180からカウンタ179へ
ロードさせる（たとえば全部０）。カウンタはランプの
周期に適当な周波数（f0）でクロツクされる。ピンＢに
おける電位とランプが同じ電位を持つていることを遷移
検出172が検出すると、状態マシン189がカウンタ179内
のカウントをラツチ181に保持させる。ラツチ181内のデ
ジタル語はピンＢにおけるDC電位に対応し、それにより
アナログ−デジタル変換を行う。
F.I/O通信 たとえば第１図を参照して先に説明したように、各セル
はデータを通信線またはその他のリンクを介して送るこ
とができる。副チヤネル内のセルが、採用されている通
信リンクにより典型的に決定されるのと同じレート、た
とえば、電力線に対するようなノイズの多い環境におい
ては10K BPS、でデータを送る。現在の好適な実施例に
おいては、セルは水晶発振器を持たず、RC発振器を利用
する。後者は特に安定ではなく、温度変動と処理の変動
の結果として周波数変動が起る。更に、セルの間で同期
が行われず、したがつてデータを適切に読出すために各
セルは入来データに同期せねばならない。全てのセルの
１つの特徴は、それらのセルが入来データの周波数を検
出および格納し、パケツトを確認応答した時に、それら
のセルは元のパケツトが送られた周波数でそれらを送る
ことができる。これは、セルが確認応答パケツトを受け
る時に同期させるためにセルにかかる負担を減少させ
る。
第23図を参照して、狩りモード中はI/O副部はデータを
狩る。このモード中は、レート増倍器は周波数（f0）を
カウンタ179へ供給し、MBUSからある数がレジスタ183へ
ロードされる。一致が生じ、予測される入来データレー
トに対応する周波数で比較器182により検出される。と
くに、カウンタ179の終端カウントが遷移に同期させら
れる。破線で示されているように、プロセツサは第17図
の遷移検出器171と172から遷移を絶えず探す。遷移が起
ると、終端カウントの前と後のいずれに遷移が生じたか
をプロセツサは判定し、それから、遷移が検出されたの
と同時に終端カウントが検出されるまで周波数（f0）を
調節する。この周波数はシフトレジスタ206の桁送り速
度である。（プロセツサにより実行される過程が第23図
にブロツク210と211により示されている。）レジスタ18
3へロードされる数は、遷移が起る時刻と、レジスタ206
内でデータを桁送りするために理想的な時刻との間で位
相を推移させる。これは遷移中のデータの桁送りを阻止
する。カウンタ179が終端カウントに達するたびにカウ
ンタ179は再びロードされる（たとえば全部０）ことに
注目されたい。
ビツト同期が行われると、同期のために必要なレート
（16ビツト語）がプロセツサメモリに格納され、そのレ
ートの発生対象であるパケツトを確認応答する時に伝送
周波数を設定するために用いられる。この格納されてい
るビツトレートは、後で説明するように、スロツト期間
（Ｍ）を最後に受けたビツトレートに一致させることが
できるようにする競合バツクオフアルゴリズムで用いら
れる。
比較器の出力が６シフトレジスタ206のための桁送り速
度として用いられる。狩りモード中は、ピンＢからのデ
ータがレジスタ206内で絶えず桁送りされる。第９図に
示すように、パケツトのプリアンブル（010101−ビツト
同期）がシフトレジスタ206に沿つて桁送りされ、同期
がとられるように桁送りが調節される。パケツト開始フ
ラツグが現われると（ニブル同期−101010）、レジスタ
206の最後の２段が１を含み、これはアンドゲートによ
り検出される。ゲート207の出力端子における２進１が
狩りモードを終らせ、ニブル同期を行わせる。これが起
ると、データがシフトレジスタ（６ビツト）からデータ
ラツチ235へクロツク入力され、そこからデータをプロ
セツサへクロツク入力させることができ、４ビツトニブ
ルへ変換させられる。シフトレジスタ206内の全部０を
検出するために別の回路手段が設けられる。これが起る
と、プロセツサとシフトレジスタが狩りモードへ戻る。
レジスタ183へロードされた数は、遷移が起る時刻と、
レジスタ206内でデータを桁送りするために理想的な時
刻との間で位相を推移させる。これは遷移中のデータの
桁送りを阻止する。
伝送すべきデータはデータレジスタ205へ転送される。
（４ビツトニブルを表す６ビツトだけがデータレジスタ
205へ転送されることに注目されたい。）それからそれ
らの６ビツトはシフトレジスタ206へ転送され、桁送り
速度で桁送りされて出力される。前記のように、桁送り
により出力されたパケツトが確認応答を表すものとする
と、桁送り速度は入来データのレートに対応する。他
方、出力されるパケツトがいくつかのセルへ送られるも
のとすると、桁送り速度はセルを伝送するための公称桁
送り速度である。
（第23図には、レジスタを出るデータがピンＡだけへ送
られる様子が示されていることに注目されたい。差動モ
ードの場合には、ピンＡの補数がピンＢへ駆動される。
および他の変形が可能である。） G.I/Oレジスタおよび資源共用 各I/O副部は、MBUSへ双方向接続されるいくつかのレジ
スタを有する。それらのレジスタは第12図のI/O副部10
7、108、109、110にある。プロセツサプログラムの制御
の下でそれらのレジスタを読出し、書込むことにより、
正しい動作のためにI/O副部が構成される。第12図は４
つのI/O副部107、108、109、110を示し、かつ、MBUSの
下位８ビツトと、ADBUSの下位６ビツトへの接続を示
す。２つのADBUSビツトが４つのI/Oユニツトの１つを選
択し、その副部のI/O制御レジスタおよび状態レジスタ
（後述する）の１つを選択するために残りの４ビツトが
復号される。I/O副部の動作を制御するために第11図のP
LA136から２本の線がある。一方の線は「読出し」であ
り、他方の線は「書込み」である。適切な場合にはそれ
らの線はクロツクサイクルの位相３において活動状態に
ある。
I/Oレジスタと、機能と、ビツトの定義とを以下に記
す。
書込みレジスタ：（「書込み」線により制御される）。
事象０構成レジスタ：レジスタ、マスキング、185 第19図： ビツト0:事象が起るとピンＡをトグルする ビツト1:事象が起るとピンＢをトグルする ビツト2:事象が起ると８ビツトカウントをラツチする ビツト3:事象が起るとランプスイツチを閉じる（一時的
にオン） ビツト4:事象が起ると８ビツトカウントをロードする ビツト５〜7:入力マルチプレクサ:MUX190、第19図。
000 ピンＡにおける遷移 001 ピンＢにおける遷移 010 終端カウント事象 011 カウント比較事象 100 ランプスタート事象 101 ピンＢ比較事象 事象１構成レジスタ：マスキングレジスタ186、第19
図： ビツト0:事象が起るとピンＡをトグルする ビツト1:事象が起るとピンＢをトグルする ビツト2:事象が起ると８ビツトカウントをラツチする ビツト3:事象が起るとランプスイツチを閉じる（一時的
にオン） ビツト4:事象が起ると８ビツトカウントをロードする ビツト５〜7:入力マルチプレクサ:MUX191、第19図。
000 ピンＡにおける遷移 001 ピンＢにおける遷移 010 終端カウント事象 011 カウント比較事象 100 ランプスタート事象 101 ピンＢ比較事象 I/Oレジスタおよび資源共用 ８ビツトカウンタロードレジスタ：カウンタロード レジスタ180;第18図 ビツト０〜７＝カウント 書込み通信データ出力レジスタ：データレジスタ205、
第23図； ビツト０〜７＝データ 書込み通信構成レジスタ：（図示せず）（MBUSからロー
ドされる） 送信機能と受信機能のために通信副部を構成するために
用いられる。
ビツト0:0＝受信、１＝送信 ビツト1:NOP ビツト2:NOP ビツト3:シフトレジスタイネイブル ビツト4:狩りモードに入る ビツト5:NOP ビツト6:NOP ビツト7:NOP 出力構成レジスタ0:（図示せず）（MBUSからロードされ
る） アナログピン設定とデジタルピン設定に用いられる。
ビツト0:イネイブルピンＡアナログ出力 ビツト1:イネイブルピンＡデジタル出力 ビツト2:イネイブルピンＡ引上げ ビツト3:イネイブルピンＡ引下げ ビツト4:イネイブルピンＢ反転 ビツト5:イネイブルピンＢデジタル出力 ビツト6:イネイブルピンＢ引上げ ビツト7:イネイブルピンＢ引下げ 出力構成レジスタ1:（いまは示されている）（MBUSから
ロードされる） イネイブル機能と比較機能に用いられる。
ビツト0:8ビツトカウンタイネイブル ビツト1:ピンＢとTTL基準を比較 ビツト2:ピンＢを調節可能なD.C基準と比較 ビツト3:ピンＢとランプ電圧を比較 ビツト4:ピンＢとピンＡを比較 ビツト5:RS−485ドライバをイネイブルにする ビツト6:ピンＡにおける入力ヒステリシスをイネイブル
にする ビツト7:ピンＢにおける入力ヒステリシスをイネイブル
にする 出力構成レジスタ2:（図示せず）（MBUSからロードされ
る） ピン論理レベルの設定に用いられる。
ビツト0:実行、８ビツトカウンタロードレジスタ内の値
を８ビツトカウンタにロードする ビツト1:ピンＡを論理レベル１に設定 ビツト2:ピンＡを論理レベル０に設定 ビツト3:ピンＢを論理レベル１に設定 ビツト4:ピンＢを論理レベル０に設定 レート増倍器の下半分：レート増倍器178、第18図 レート増倍器の下側バイト レート増倍器の上半分：レート増倍器178、第18図 ８ビツト比較ロードレジスタ：ロードレジスタ183比
較、第18図 比較のためのバイト 読出しレジスタ：（「読出し」線により制御される）； 事象読出しFIFO:FIFO199、第19図 ビツト0:0＝事象１発生 １＝事情０発生 ビツト1:事象発生中のピンＡレベル ビツト2:事象発生中のピンＢレベル I/O条件レジスタ読出し： I/O状態： ビツト0:入力ピンＡ ビツト1:入力ピンＢ ビツト2:1＝ランプ比較 ビツト3:NOP ビツト4:NOP ビツト5:1＝FIFOがデータを有する ０−FIFO空 ８ビツトカウンタランプ：レジスタ181、第18図 カウントバイト 通信データ：データレジスタ235、第23図 テータバイト 通信状態：（図示せず）（MBUSへ読込み） ビツト0:受信モード:1＝シフトレジスタ中でデータを利
用可能 送信モード:0＝送信レジスタレデイ ビツト1:第23から狩りモードにある 資源共用： 現在の好適な実施例においてはプロセツサ間で共用され
る５つの資源がある。それらはEEPROMと４つのI/O副部
である。ハードウエア「信号（Semaphore）レジスタ」
（SR）とRAM中の５語が資源共用を制御するために用い
られる。第30図はマルチプロセツサが共通資源をどのよ
うにして共用するかを示す。第12図のSR95はMBUSのビツ
ト０を読出し、書込む。
各RAM語は１つの状態：アイドル、Proc.＃１、Proc.＃
２、Proc.＃３、またはProc.＃４、を含む。プロセツサ
は、ある資源が使用中かどうかを調べるために、資源の
割当ての前にRAM場所を質問できる。資源が割当てられ
ていないとすると、下記のようにそれは信号レジスタを
アクセスする。（あるいは、プロセツサは最初のRAM質
問を飛越し、信号レジスタをアクセスした後でRAM場所
を調べる。）資源が既に使用中であるならばプロセツサ
は信号レジスタを「０」にクリヤして再試行を待つ。資
源が「アイドル」であれば、プロセツサはRAMレジスタ
の状態を「アイドル」から「Proc.＃ｘ」へ変えること
により資源を割当て、それから信号レジスタを「０」へ
クリヤする。プログラムが資源を終ると、RAM場所を
「アイドル」へクリヤする。
SRは１ビツトのハードウエアレジスタである。それのそ
れぞれのサイクルの位相３の間に、要求があると、各プ
ロセツサはSRをアクセスできる。時間系列においては、
これは、連続する４つのクロツクサイクル（たとえば位
相）の１つでプロセツサがSR295を１回アクセスできる
ことを意味する。SR295は通常は「０」にセツトされ
る。第30図において、プロセツサ＃１と＃３はSR295の
使用を求めていない。サイクルの開始時にそれが「０」
を受けるものとすると、現在は何も割当てられず、また
はクリヤされないことを知り、適切なRAM場所を設定
し、それが「アイドル」を含んでいるとすると、プロセ
ツサはそれのProc.＃を挿入して資源を割当て、それか
らSRを「０」へ「クリヤする」。別のプロセツサが共用
資源を用いていることをプロセツサが発見したとする
と、それはそれのProc.＃を割当てず、それからSRを
「０」へ「クリヤする」。この事象においてはそれは待
つて、再試行せねばならない。
EEPROMにおける動作のようなある動作が多くのクロツク
サイクルを占めることがあるから、プログラムはRAMレ
ジスタを「割当て」なければならず、しかし共用資源を
使用中にSR295を解放せねばならない。割当てられたRAM
場所を用いてプロセツサがそれの動作を行つている時
は、「０」を発見するまでそれはSRを再びアクセスす
る。それからそれはRAM場所を「アイドル」に「クリ
ヤ」し、SR295を「０」に「クリヤ」する。プログラム
がSR295をアクセスし、「１」を発見した時は、それはS
R295を常に「１」状態のままにして、再試行を待たなけ
ればならない。
第30図に示されている例においては、共用資源を必要と
しているものとしてProc.＃４が示されている。SRが自
由であるかどうかを調べるためにそれはSRに質問する。
プロセツサは「試験およびセツト」動作を用い、SR295
は既に「１」であるから、試験およびセツト動作はレジ
スタに「１」を残す。それはいまは待つて、再試行せね
ばならない。それはSR295をアクセスするまで試行を続
け、RAM語中の資源が「アイドル」であることを発見す
る。
Ｖ プロトコル A.競合一般 典型的な用途においては、セルの間の通信ネツトワーク
に負荷が軽くかけられ、セルは競合遅延をほとんど、ま
たは全く経験しない。重いトラフイツクの場合には、ネ
ツトワークは飽和することがある。重い負荷は衝突を起
すことがあり、したがつて再送信する必要がある。再送
信が衝突を続けるものとすると、ネツトワークはおそら
く飽和することがある。このネツトワークにおいて用い
られる競合バツクオフアルゴリズムがトラフイツクをよ
り長い時間間隔にわたつて迅速に拡張して、システムが
飽和から回復できるようにする。トラフイツクが長い時
間間隔にわたつて拡張しないとすると、システムは飽和
せず、飽和から回復しない。
競合状態の下における副チヤネルのアクセスは２つの機
構、すなわち、延期とバツクオフにより調整される。延
期は衝突回避技術であつて、群確認応答において用いら
れる。バツクオフはトラフイツクすなわち負荷を平準化
する技術である。
延期は自由なスロツトをカウントすることで構成され
る。セルが見た自由なスロツト数が延期カウントに等し
いと、セルはそれのパケツトを次に利用可能なスロツト
で送る。
バツクオフする時は、衝突したパケツトを再送信するま
での待ち時間をセルは増す。その増加の長さは衝突また
は再送信の回数の関数である。この機能を実現するアル
ゴリズムはバツクオフアルゴリズムまたは競合アルゴリ
ズムと呼ばれる。
このネツトワークは、通信チヤネルに対する競合一般を
解決するキヤリヤ検出多重アクセス法を用いる。セルが
送信できるようになつたら、そのセルはまず通信チヤネ
ルを聴取する。別のセルが送信していることを聴いた
ら、そのセルは空きチヤネルを待つ。空きチヤネルを検
出すると、セルが送信前に遅れることがある。その遅れ
を決定する方法は競合アルゴリズムにより決定される。
チヤネルにおける時間はスロツトで測定される。各スロ
ツトは最近検出された受信ボー速度（すなわち、桁送り
速度）におけるＭビツトである。送信前にセルが遅れる
と、スロツトの整数倍だけそれは待つ。セルが空きチヤ
ネルを検出すると、それは遅れることがあり、それか
ら、送信できるようになると、それはスロツト境界での
送信を試みる。衝突したあるパケツトをあるセルが送信
しているものとすると、それはバツクオフアルゴリズム
により決定される時間間隔だけそれは遅れる。バツクオ
フ遅れはＮ個のスロツトにわたつて一様にランダムにさ
れる。Ｎはバツクオフアルゴリズムにより調節される。
それの最小値は２であつて、パケツトの各再送信の前に
バツクオフアルゴリズムにより上方へ調節される。それ
の最大値は210である。
B.群確認応答パケツト競合 群アナウンサーから１組の群リスナーへのパケツトがそ
れらの各リスナーに確認応答をアナウンサーへ送らせ
る。それらの確認応答の間の競合一般を仲裁する方法が
ないと、それらの確認応答は常に衝突する。この問題を
避けるために、群確認応答のための組込まれた予約装置
が用いられる。リスナーセルがそれの確認応答のために
どのスロツトを用いるかを判定するために、リスナーセ
ルはそれの群構成要素番号を用いる。群構成要素５は、
元のパケツトの受信に続いて５番目の自由なスロツトで
それの確認応答を送信する。その結果として、群構成要
素１が元のパケツトに続く最初のスロツトでそれの確認
応答を送信することである。群構成要素２は、最初の群
構成要素に続く最初のスロツトでそれの確認応答を送信
する。この過程は、最後の群構成要素が元のパケツトに
応答するまで続けられる。群構成要素が応答せず、した
がつてそれの応答スロツトを空のままにしておくと、次
の群構成要素が次のスロツトで応答する。
競合およびI/O状態図が第24図に示されている。次の表
は状態およびそれの説明を示すものである。
C.衝突検出 現在の好適な実施例においては衝突検出は用いられな
い。IEEE802.3に述べられているように、セルが応答し
ている時に、この特徴を供給するために通常の回路を使
用できる。衝突を検出すると、チヤネル上の全てのセル
が衝突を確実に検出するように、セルは１スロツト時間
の間ジヤミング信号を送信できる。それからそれは送信
を止め、バツクオフアルゴリズムを実行できる。バツク
オフアルゴリズムは競合ランダム化間隔を調節する。IE
EE802.3、バツクオフ間隔を計算するために、パケツト
が経験した衝突の回数を用いる。セルネツトワークは衝
突検出を必ずしも常に行うわけではないから、バツクオ
フ間隔を計算するためにセルのバツクオフアルゴリズム
はプロトコルが推測した衝突を使用できる。セルが衝突
を検出するとすれば、それはそれが起きたスロツトと同
じスロツト内の衝突を検出し、送信を再び試みる（バツ
クオフ間隔の後で）。
衝突が起るのに衝突を検出しないセルの場合には、プロ
トコルの時間切れの期間が過ぎた時にセルはそれを発見
する。セルが多数の宛先へパケツトを送つているとする
と（正常な場合）、プロトコルの時間切れの期間が過ぎ
た時に、いずれの宛先からも応答がなければセルは衝突
を推測する。１つの応答を受けたとしても、送信点にお
いて衝突が無ければ、バツクオフにより遅延の増大なし
に再送信が行われる。それからセルは、衝突検出を行う
のと全く同様にして、推測した衝突カウントを用いてバ
ツクオフアルゴリズムを実行する。バツクオフ間隔の後
でセルはパケツトを送信する。
したがつて、衝突検出と衝突推測の違いは、衝突が起き
たことをセルが発見するために要する時間の長さにあ
る。
D.バツクオフアルゴリズム 現在の好適な実施例において用いられるバツクオフアル
ゴリズムがIEEE802.3規格に述べられており、切捨てら
れた２進指数バツクオフである。バツクオフ間隔は最後
に送信が成功して以後の衝突回数（詳しい、または推測
された）の指数関数である。指数バツクオフアルゴリズ
ムは、システムが飽和状態から回復するために必要とす
る安定性をシステムへ与える。飽和させられているシス
テムにおける負荷を指数的に拡げることにより、アルゴ
リズムはシステムが回復することを許す。Ｒ＝バツクオ
フ間隔全体に直線的に分布させられた乱数であるように
スロツト内のバツクオフ間隔＝Ｒである： ０＜Ｒ＜2EXP〔min（10,n）〕 ここにｎ＝衝突回数である。
セルに２つのトランシーバが取付けられていると、それ
はあらゆるパケツトを両方のトランシーバを介して送
る。トランシーバは種々の副チヤネルをアクセスするか
ら、それらは種々の負荷条件を経験する。各トランシー
バは別々の副チヤネルとして取扱われ、それ自身のバツ
クオフパラメータ（衝突カウントとバツクオフ間隔）を
有する。バツクオフパラメータは各送信ごとに１組ず
つ、セルにより「保持」される。
バツクオフアルゴリズムのための乱数が２つの方法のう
ちの１つで発生される。1.48ビツトのセルID（後で説明
するように独特であることが保証されている）により種
をまかれた擬似乱数発生によるもの、2.カウンタを動作
させ、外部事象が検出された時に下位ビツトを保持する
ことによる方法。
スロツトの持続時間は最後に受けたデータのビツトレー
トに等しい。注：各セルがそれの内部ビツトレートを使
用するものとすれば、スロツトの持続時間はセルごとに
異なるであろう。
E.競合タイマ 宛先まで多数の経路を有するパケツトは、１つの経路を
通る時はより長い競合遅延を経験し、別の経路を同時に
通る時はより短い遅延を経験する。その競合遅延が長す
ぎることを許されるものとすると、後のパケツトが宛先
の受信一連番号がパケツト内の同じ一連番号へ循環して
戻つた後で到達することがある。したがつて、あるパケ
ツトはARQプロトコルがそれを検出することなしにその
順序から到達できる。この種の誤りを避けるために、マ
ルチホツプ経路内の各ホツプにおける競合をパケツトが
待つたスロツトの数だけ減少させられる競合タイマフイ
ールド（第６図）を各パケツトは使用する。カウントが
０に達するとパケツトは捨てられる。
F.ARQプロトコル セルはスライデイングウインドウプロトコルを使用す
る。ウインドウの寸法は１で、モジユロ２一連番号付け
である（ストツプおよび待ちプロトコル）。リンク制御
機構はHDLC同期平衡モードに非常に類似する。主な違い
は、パケツトを確認応答する代りに１ビツト一連番号付
けにより、あらゆる情報パケツトが確認応答を待たなけ
ればならないということである。
ARQ機構が機能できる前に、２つの通信装置（セルまた
はネツトワーク制御装置）の間で接続を行わねばならな
い。接続過程はこの出願の後の「接続」の節で説明す
る。ARQ機構は、セルが接続状態にある時に動作するだ
けである。ARQ状態は接続状態の副状態と考えることが
できる。
セルがメツセージを送ると、そのセルは宛先からの応答
を待つ。セルが確認応答を所定の時間切れ期間中に受け
ないとすると、メツセージが失われたとそれは仮定し
て、そのメツセージを再送信する。
確認応答を運ぶために、確認応答のみパケツトまたは情
報パケツトの２種類のパケツトを使用できる。確認応答
はパケツトの受信一連番号で運ばれる。確認応答のみパ
ケツトはメツセージフイールドを待たず、リンク指令フ
イールド内のACK指令により識別される。情報パケツト
はメツセージフイールドを含み、リンク指令フイールド
内のINFO指令により識別される。
第25図はリンクレベルARQ状態図であつて、下の表とと
もに種々のARQ状態を定める。
セルはそれが通信する各アドレスに対して送信一連番号
を格納する。アドレスはセル、群、または制御装置とす
ることができる。受信のためには、それからそれが受け
る各出所の受信一連番号を保持せねばならない出所はセ
ル、群、または制御装置とすることができる。セルがメ
ツセージを受けると、それはメツセージについてのCRC
を検査する。CRCが有効でないとすると、セルはそのメ
ツセージに対して応答しない。これが複製されたパケツ
トであることをその一連番号が示したとすると、セルは
パケツトの受信を送信者へ確認応答するが、アプリケー
シヨンソフトウエアへはパケツトを送らない。
「これは送信者により再送信である」ということを意味
するビツトARQプロトコルが使用する。メツセージがそ
れの再送信ビツトを有しなければ、受信者は複製メツセ
ージに確認応答しない。最後に受けたメツセージに対し
てリスナーであるような各群に対するその最後に受けた
メツセージについての一連番号をセルは保持する。それ
は、セルアドレス（制御装置と通信する時に用いられ
る）でアドレスされたメツセージに対して、別々の１ビ
ツト送信一連番号と１ビツト受信一連番号を有する。
セル間の通信は群アドレスを介して行われる。それらの
場合にセルは群化装置またはネツトワーク制御器と通信
する。セルがただ１組のそれら一連番号を格納する用意
をしているから、ある与えられた時刻にはセルはセルア
ドレスを用いるただ１つの会話を持つことができる。
制御装置がセルと通信することを望むと、その制御装置
はリンク制御フイールド内に接続指令を有するパケツト
を送ることによりそれは通信を開始する。その指令は一
連番号を初期化する。その指令を受けた後では、セル
は、会話が終るまでは、別の制御装置によりそれに対し
て（セルアドレスを介して）アドレスされるメツセージ
は受けない。制御装置が切離し指令を送る時にその会話
は終る。
メツセージの確認応答をセルが待つ時間は用いる経路の
種類に依存する。一般に、セルは、パケツトがそれの宛
先に達するのに十分な時間に、宛先セルにおけるプロト
コル処理時間と、確認応答を運ぶ戻りパケツトの進む時
間とを加え合わせた時間を許す。
マルチホツプパケツトのためのプロトコル時間切れ期間
は衝突カウントにより影響も受ける。ノイズが非常に多
い環境においても、パケツトが時間中にそれの宛先に達
することができない理由は、伝送の誤りではなくて照合
であることが多い。パケツトが再試行されると、衝突カ
ウントがシステム負荷と、マルチホツプパケツトに対す
る予測された競合遅延を示すと仮定される。マルチホツ
プパケツトに対する遅延時間は衝突カウントの関数とし
て上方へ調節される。したがつて、時間切れ期間は伝送
ボー速度と、ホツプの数と、衝突カウントとの関数であ
る。
G.リンク制御指令 リンク制御指令はARQプロトコルの動作とリンク接続過
程を制御する（次節参照）。パケツトのリンク指令フイ
ールドはリンク指令を常に含む。
ARQプロトコル指令 INFO 情報パケツト（確認応答を求める） ACK 確認応答のみパケツト（確認応答を求めない） 接続制御指令 CONN 接続 DISC 切離し SI 初期化設定 XND ネツトワークデータ交換 接続制御指令への応答 CMDR 指令除去 RD 要求切離し RI 要求初期化 UA 番号をつけられていない確認応答 ACK指令とINFO指令を有するパケツトだけが一連番号付
けを用いる。INFOパケツトは２つの一連番号と、送信一
連番号と、最後に受けたパケツトの一連番号とを有す
る。ACKパケツトは両方の一連番号フイールドを有する
が、送信一連番号は宛先により無視される。
ACKまたはINFO以外の指令を有するパケツトは番号をつ
けられないパケツトと呼ばれる。番号をつけられないパ
ケツトはストツプで確認応答され、UA指令を介してフア
ツシヨンを待つ。番号をつけられないパケツトはメツセ
ージフイールドを含まない。
H.接続制御 制御装置がセルと通信できる前に、それはセルへ接続せ
ねばならない。接続を行うことは一連番号を初期化し、
制御装置とセルを既知状態に置くことで構成される。接
続を行う手続きと接続を維持する手続きはソフトウエア
により状態マシンの実現により支配される。
アナウンサーセルはそれの群内のリスナーセルへ接続せ
ねばならない。接続が行われた時だけアナウンサーはリ
スナーと通信できる。接続はリンク制御指令のサブセツ
トにより制御される。指令は主ステーシヨンにより出さ
れる。第２のステーシヨンが指令を受け、応答を主へ送
る。リスナーは第２である。ネツトワーク制御装置があ
るセルと通信する時は、制御装置は主で、そのセルは第
２である。リンク制御指令と、それに対する応答を下に
示す。INFO指令とACK指令はARQプロトコル指令であり、
残りは接続制御指令である。
第26図と第27図の接続状態図は主ステーシヨンと第２の
ステーシヨンを示す。主ステーシヨンは接続を制御す
る。接続状態が変化することを第２は要求できるが、主
ステーシヨンにより接続を変えることを指令されなけれ
ば第２はそうすることはできない。
注：再試行：応答はＮ回再試行できる。再試行をＮ＋１
回行わせる事象は致命的な誤りと定義され、初期化を行
わせる。セルは１再試行カウントを維持し、INFOまたは
ACK以外の任意の応答が再試行された時にそのカウント
は減少させられる。非再試行応答が主セルへ送られた時
には再試行カウントは常にクリヤされる。
I.アポートシーケンス パケツトを送つているセルは、パケツトを送り続ける代
りにアポートシーケンスを送ることにより、そのパケツ
トをアポートできる。アポートシーケンスは順次送られ
る少くとも12個のパケツトの群である受けるセルは第16
図の符号確認子からアポートを識別する。受けるパケツ
トは六者択三符号のどのような違反もアポートとして取
扱う。これの１つの結果がアポートとなるリンクアイド
ル条件である。ビツト時間以上のものに対してリンクが
アイドル（無遷移）であるとすると、結果は符号の違反
である。パケツトを受けるセルがアポートシーケンスを
検出すると、それはクロツクさせられたパケツトの部分
をそのセルは廃棄し、新しいパケツトプリアンブルの探
索を開始する。アポートシーケンスは衝突の検出後にジ
ヤミングするためにも用いられる。
J.システムID パケツト内で48ビツトシステムIDを用いる方法が示され
ている第29図を参照する。フイールド251として示され
ているシステムIDの32ビツトが、フイールド255により
示されているようにパケツトの中に直接置かれる。残り
の16ビツトがパケツトCRCの計算に用いられる。最初
は、CRC計算の開始時に、フイールド252により示されて
いるように全部１でCRCレジスタは始まる。それから、1
6ビツトフイールド253を供給するためにCRC計算におい
てシステムIDの16ビツトフイールド250が用いられる。
フイールド253はEEPROMに格納され、パケツトCRCが計算
されるたびにプリセツトCRCフイールドとして用いられ
る。
プリセツトフイールドがひとたび格納されてパケツトを
送る時には、格納されているCRCフイールドはCRCレジス
タに格納される。この現在のフイールドを用いて16ビツ
トパケツトCRCフイールドが計算され、パケツト中の別
のフイールドがパケツトCRCの計算に用いられる。（競
合タイマフイールドを除く全てのフイールドが用いられ
る。）システムIDの他の32ビツトがパケツト内で送られ
る。
パケツトが受けられると、プロセツサは、それのCRCレ
ジスタに格納されているCRCプリセツトフイールドをま
ず置くことにより、受けたパケツトに対するCRCを計算
する（再び、競合タイマフイールドは使用されない）。
新に計算されたCRCフイールドがパケツト内のフイール
ドに一致しないとすると、パケツトが不適切に送られた
か、送られたパケツトが、正しく受けられたとしても、
異なるシステムIDを有するものと見なされ、したがつて
捨てるべきである。
VI 群化装置 群化装置は種々の態様をとることができ、パーソナルコ
ンピユータのような市販のハードウエアで実現できる。
群化装置により実行される、この出願において説明した
各種の機能を実行するためにそれらのコンピユータを容
易にプログラムできる。たとえば、群化のためにセルと
通信するために必要なパケツトを得るためにそれらを容
易にプログラムできる。パケツトに使用される乱数の発
生のような他の機能を周知のプログラムで発生できる。
たとえば、アツプル（Apple）IIコンピユータを群化装
置として使用できる。48ビツトシステムIDをデイスクに
格納できる。またはアツプルIIコンピユータのスロツト
の１つに挿入されるプリント回路カードを設けることが
できる。第28図のセル232のようなセルから得られるシ
ステムIDをそのカードは含むことができる。群が形成さ
れると、割当てられた群番号、構成要素番号等をデイス
クに格納でき、またはカード上のEEPROMに格納できる。
第28図にはこの好適な群化装置の素子が示されている。
それらの素子の番号等にはCPU226が含まれる。そのCPU
は通常のマルチプレクサで構成できる。そのCPUはメモ
リと通信する。そのメモリにはRAM227と、ROM228と、シ
ステムIDを格納するための記憶装置229とを含めること
ができる。フロツピイデイスクが用いられる場合には、
システムIDとプログラム（ROM228に格納されているもの
以外の）はデイスクに格納され、そのプログラムは実行
のためにRAMへ転送される。
通常のモニタのような表示手段230がCPUへ結合されて使
用者へ表示する。たとえば、表示装置を用いて群のリス
トを、群のASCII名とともに表示できる。CPUへ指令を入
力できるようにするためにキーボード231が用いられ
る。
CPUはセル232へ結合されているのが示されている。その
セルはトランシーバ233を介してネツトワークへ結合さ
れる。セル232は群化装置の一部であつて、そのセルのI
Dは群化装置によりシステムIDとして用いられる。コン
ピユータによりセルへ送られる典型的なメツセージが付
録Ｂに示されている。たとえば、宛先セルを群中のアナ
ウンサーに割当てるメツセージは群化装置により発生さ
れるメツセージである。群化装置は、I/O副部へ結合さ
れている三対のリードのうちの一対を介してセルへ直結
され、またはCPU226からのメツセージを第４のI/O副部
へ読込むことができるようにする選択ピンを介してセル
へ結合される。
以上、分布された知能を有し、検出、通信および制御を
行うネツトワークを説明した。この出願においては、家
庭環境においてセルを使用する簡単な例について説明し
たが、開示した発明は他の数多くの用途に使用できるこ
とが当業者には明らかであろう。この出願の付録Ｃには
本発明を使用できる他のいくつかの用途の表が含まれて
いる。
付録 A.パケツトの例 パケツトの例のための経路指定の種類の例 1.完全にアドレスされるもの（Fully Adressed） 2.オープンフラツデイング（Open Flooding） 3.制約されたフラツデイング（Restricted Flooding） 4.群フラツデイング（Group Flooding） 注：パケツトサイズはセルメモリビツトである（六者択
三符号化前）。通信副チヤネル上のパケツトは、六者択
三符号化変換の後は50％大きい。
シングルホツプ パケツトフオーマツト： プリアンブル、16ビツト フラツグ、４ビツト 宛先セルアドレス、48ビツト 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（完全にアドレスされる
もの） 出所セルアドレス、48ビツト メツセージ、16〜512ビツト メツセージ種類、８ビツト メツセージ内容、８〜511ビツト 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト シングルホツプ 応答フオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 宛先セルアドレス、48ビツト 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（完全にアドレスされる
もの） 出所セルアドレス、48ビツト 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト マルチホツプフルアドレス パケツトフオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 次のセルアドレス、48ビツト 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（完全にアドレスされる
もの） セルアドレスリスト アドレスカウント、４ビツト アドレス、48〜768ビツト 出所セルアドレス、48ビツト メツセージ、16〜512ビツト メツセージ種類、８ビツト メツセージ内容、８〜511ビツト 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト マルチホツプフルアドレス 応答フオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 宛先セルアドレス、48ビツト 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（完全にアドレスされる
もの） セルアドレスリスト アドレスカウント、４ビツト アドレス、48〜768ビツト 出所セルアドレス、48ビツト 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト オープンフラツデイング パケツトフオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 放送アドレス、48ビツト＝全部０ 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（オープンフラツデイン
グ） 宛先セルアドレス、48ビツト 出所セルアドレス、48ビツト メツセージ、16〜512ビツト メツセージ種類、８ビツト メツセージ内容、８〜511ビツト 暗号化検査、16ビツト CRC、32ビツト フラツグ、４ビツト オープンフラツデイング 応答フオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 放送アドレス、48ビツト＝全部０ 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（完全にアドレスされる
もの） 宛先セルアドレス、48ビツト 出所セルアドレス、48ビツト 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト 制約されたフラツデイング パケツトフオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 放送アドレス、48ビツト＝全部０ 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（制御されたフラツデイ
ング） 宛先セルアドレス、48ビツト 出所セルアドレス、48ビツト メツセージ、16〜512ビツト メツセージ種類、８ビツト メツセージ内容、８〜511ビツト 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト 制約されたフラツデイング 応答フオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 放送アドレス、48ビツト＝全部０ 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（制約されたフラツデイ
ング） 宛先セルアドレス、48ビツト 出所セルアドレス、48ビツト 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト 群アナウンスメント パケツトフオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 群アドレス、48ビツト 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（群フラツデイング） 出所構成要素番号、８ビツト 宛先構成要素番号、８ビツト、（０＝放送） メツセージ、16〜512ビツト メツセージ種類、８ビツト メツセージ内容、８〜511ビツト 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト 群アナウンスメント 応答フオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 群アドレス、48ビツト 競合タイマ、16ビロト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（群フラツデイング） 出所構成要素番号、８ビツト 宛先構成要素番号、８ビツト、（０＝放送） 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト プローブ パケツトフオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 放送アドレス、48ビツト＝全部０ 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（制約されたフラツデイ
ング） 宛先セルアドレス、48ビツト 出所セルアドレス、48ビツト メツセージ、49〜769ビツト メツセージ種類、８ビツト メツセージ内容、48〜768ビツト（経路リスト） 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト プローブ 応答フオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 放送アドレス、48ビツト＝全部０ 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト XmtSeq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝１（制約されたフラツデイ
ング） 宛先セルアドレス、48ビツト 出所セルアドレス、48ビツト メツセージフイールド メツセージ種類８ビツト メツセージ内容、経路リスト 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト プローブ パケツトフオーマツト： プリアンブル、16ビツト フラツグ、４ビツト システムID、32ビツト 放送アドレス、48ビツト＝全部０ 競合タイマ、10ビツト 競合タイマ検査合計、６ビツト ホツプカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラツグ、１ビツト Rcv Seq、１ビツト Xmtseq、１ビツト 使用せず、１ビツト 指令、４ビツト ネツトワーク制御 経路指定の種類、４ビツト＝３（制約されたフラツデイ
ング） または２（オープンフラツデイング） 出所アドレス、48ビツト メツセージ種類、８ビツト メツセージ内容、８〜511ビツト 暗号化検査、16ビツト CRC、16ビツト フラツグ、４ビツト 放送指令 応答フオーマツト： 無応答 付録 B.メツセージの種類 プローブ 機能：アナウンサーからリスナーへの最適の経路を決定
する。
出所：群アナウンサー アドレスの種類：セル 経路指定法：制約されたフラツデイング メツセージの種類:2（８ビツトフイールドに対する番
号） メツセージの内容：アドレスカウント（１バイト）、
（プローブパケツト内のセルIDの数−これは再放送され
たパケツトの数である）アドレスリスト プローブ結果 機能：宛先セルにより受けられた第１プローブパケツト
内のアドレスリストを報告する。
出所：プローブメツセージにより以前にアドレスされた
セル。
アドレスの種類：セル 経路指定法：制約されたフラツデイング メツセージの種類:3（８ビツトフイールドに対する番
号） メツセージの内容：アドレスカウント（１バイト）、ア
ドレスリスト 群アナウンサー割当て 機能：宛先セルを指定された群内のアナウンサーである
ように割当てる。
出所：群化装置 宛先：セル アドレスの種類：セルまたは群の構成要素 経路指定法：制約されたフラツデイングまたは群フラツ
デイング メツセージの種類:4 メツセージの内容：群番号、構成要素番号 群アナウンサー割当て解除 機能：宛先セルを指定された群内のアナウンサーとして
機能することから解除する。
出所：群化装置 宛先：アナウンサーセル アドレスの種類：セルまたは群の構成要素 経路指定法：制約されたフラツデイングまたは群フラツ
デイング メツセージの種類:5 メツセージの内容：無し 群リスナー割当て 機能：宛先セルを指定された群内のリスナーであるよう
に割当てる。
出所：群化装置 宛先：セル アドレスの種類：セルまたは群の構成要素 経路指定法：制約されたフラツデイングまたは群フラツ
デイング メツセージの種類:6 メツセージの内容：群番号、構成要素番号 群リスナー割当て解除 機能：宛先セルを指定された群内のリスナーとして機能
することから解除する。
出所：群化装置 宛先：リスナーセル アドレスの種類：セルまたは群の構成要素 経路指定法：制約されたフラツデイングまたは群フラツ
デイング メツセージの種類:7 メツセージの内容：無し 群レピータ割当て 機能：宛先セルを指定された群内のレピータであるよう
に割当てる。
出所：群化装置 宛先：セル アドレスの種類：セルまたは群の構成要素 経路指定法：制約されたフラツデイングまたは群フラツ
デイング メツセージの種類:8 メツセージの内容：群番号、構成要素番号 群レピータ割当て解除 機能：宛先セルを指定された群内のレピータとして機能
することから解除する。
出所：群化装置 宛先：群レピータセル アドレスの種類：セルまたは群の構成要素 経路指定法：制約されたフラツデイングまたは群フラツ
デイング メツセージの種類:9 メツセージの内容：無し レピータ割当て 機能：セルをレピータとして機能するように割当てる。
レピータとなることを通常は許されないセル、すなわ
ち、非放射媒体上に１つのトランシーバを有するセル、
を割当てるために用いられる。
出所：制御装置 宛先：セル アドレスの種類：セル 経路指定法：完全にアドレスされるもの、オープンブラ
ツデイング、制約されたフラツデイング メツセージの種類:10 メツセージの内容：無し 閉鎖 機能：再開することを指令されるまで送信を停止するこ
とを全てのセルに告げるメツセージを放送する。
出所：制御装置 宛先：セル アドレスの種類：放送またはセル 経路指定法：オープンフラツデイング、制約されたフラ
ツデイング メツセージの種類:11 メツセージの内容：無し 貴方の入力を報告 機能：セルの入力を報告することをそのセルへ指令す
る。
出所：セルまたは制御装置 宛先：セル アドレスの種類：任意 経路指定法：任意 メツセージの種類:12 メツセージの内容：入力数（バイト） 貴方の出力を報告 機能：セルの出力を報告することをそのセルへ指令す
る。
出所：セルまたは制御装置 宛先：セル アドレスの種類：任意 経路指定法：任意 メツセージの種類:13 メツセージの内容：出力数（バイト） ダウンロード 機能：データまたは符号をダウンロードする。
出所：制御装置 宛先：セル アドレスの種類：任意 経路指定法：任意 メツセージの種類:14 メツセージの内容：アドレス、長さ、符号 通信パラメータ設定 機能：通信パラメータをセル中に設定する。
出所：制御装置 宛先：セル アドレスの種類：任意 経路指定法：任意 メツセージの種類:15 メツセージの内容：パラメータ数、値 アナウンスメント 機能：センサデータをアナウンス 出所：群 宛先：群 アドレスの種類：群、放送 経路指定法：群フラツデイング メツセージの種類:16 メツセージの内容:0〜255（１バイト）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エヴァン，シャブタイ アメリカ合衆国 95070 カリフォルニア 州・サラトガ・ウェストオーバー ドライ ブ・13648 (72)発明者 スミス，ステイーブン・ビイ アメリカ合衆国 95066 カリフォルニア 州・スコッツ ヴァレー・ナヴァーク ド ライブ・611 (72)発明者 トウイツテイ，ウイリアム・ビイ アメリカ合衆国 95065 カリフォルニア 州・サンタ クルズ・ランス コート・ 141

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】検出、通信、制御を行うネットワークであ
    って、 少なくとも１つのチャネルを備え； 複数のセルであって、チャネルの１つにそれぞれ接続さ
    れ、内部に設けられたメモリに格納されたプログラムの
    制御の下でデータを処理する処理手段をそれぞれ有して
    おり、各セルは、その製造時点で挿入されて永久的で固
    有のセル識別番号にして、２以上のセルが同一の識別番
    号を持たないよう付与されたセル識別番号を有してい
    る、複数のセルを備え； 各セルの上記処理手段は、少なくとも１つのチャネル上
    に放送するメッセージをアナウンサーとして作成し、ま
    たは、リスナー若しくはレピータとしてチャネルから受
    信したメッセージを解釈することができ、上記メモリに
    格納されたコンピュータ・プログラムを実行してネット
    ワーク内で検出、通信又は制御機能のうちの少なくとも
    １つを遂行するものであり、 群識別番号を生成して、群識別番号それぞれを、選択し
    たセルで各群を形成するよう、対応する群のセルに割当
    て、複数の群を１つのチャネルに接続し得るように群を
    形成し、かつ、所定の群タスクのそれぞれを各群に割り
    当てる群化手段を備え； 各群のセルは、自己のプログラムの制御下で共通の群タ
    スクの遂行に寄与するよう、共通の群タスクの遂行に要
    するプログラム上の知的機能を当該の群内のセルに分散
    させて、上記群化手段によって割り当てられたタスクに
    従ってプログラムされており、そして、各群のセルは検
    出、通信及び制御の機能を行い、各群のセルには各群毎
    に異なった群識別番号となるように群識別番号が上記群
    化手段によって割り当てられ、更に各群の各セルには群
    内における群構成要素番号が割り当てられ； 群内のセルが初期化されるとき、上記セル識別番号がセ
    ルの群の形成に用いられ； 各群内のセルは、初期化後、ネットワーク内で相互に、
    群識別番号及び群構成要素番号を用いて通信してそれぞ
    れのタスクを遂行し、各群のセルそれぞれは、その群に
    送られた１つのメッセージによって、そのメッセージ内
    のフィールドにコード化された少なくとも１つの群構成
    要素番号を用いて選択されること又は選択されないこと
    の動作が可能である ことを特徴とする検出、通信、制御を行うネットワー
    ク。
  2. 【請求項２】請求項１に記載の検出、通信、制御を行う
    ネットワークにおいて、１つのセルが複数の群に属して
    いる、ことを特徴とするネットワーク。
JP1500482A 1987-11-10 1988-07-14 検出，通信，制御を行うネットワーク Expired - Lifetime JPH0785557B2 (ja)

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US07/119,330 US4918690A (en) 1987-11-10 1987-11-10 Network and intelligent cell for providing sensing, bidirectional communications and control
US119,330 1987-11-10
PCT/US1988/002390 WO1989004578A1 (en) 1987-11-10 1988-07-14 Network and intelligent cell for providing sensing, bidirectional communications and control

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JPH03504066A JPH03504066A (ja) 1991-09-05
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EP (1) EP0388436B1 (ja)
JP (1) JPH0785557B2 (ja)
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AT (1) ATE130154T1 (ja)
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CA (1) CA1318719C (ja)
DE (1) DE3854670T2 (ja)
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RU (1) RU2090926C1 (ja)
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