JPH0785598A

JPH0785598A - データ再生装置

Info

Publication number: JPH0785598A
Application number: JP23305593A
Authority: JP
Inventors: Masaaki Hara; 雅明原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-09-20
Filing date: 1993-09-20
Publication date: 1995-03-31

Abstract

(57)【要約】【構成】パーシャル・レスポンスのクラス４（ＰＲ
４）を用いプリコード処理が施された後伝送路を介して
伝送された入力信号を、パーシャル・レスポンスのクラ
ス１（ＰＲ１）の等化基準に等化するための積分回路５
２，アナログ等化器５３と、ＰＲ１の等化基準に等化し
た信号に基づいて同期クロックを抽出するための３値識
別器５６，エッジ抽出回路５７，ＰＬＬ回路５８と、供
給された信号を同期クロックに基づいてＡ／Ｄ変換する
Ａ／Ｄ変換器５９と、そのディジタルデータをＰＲ４の
等化基準に等化するための１−Ｄ演算回路６０やディジ
タル等化器６１と、ＰＲ４の等化基準に等化した信号か
らデータ識別を行う２並列ビタビ復号器６２等とを有す
る。【効果】必要最小限の帯域幅で容易にクロックを抽出
でき、高速回路として実現が容易なビタビ復号器により
良好なエラーレートが得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばディジタル磁気
記録再生装置に用いられるデータ再生装置に関し、特に
等化を行う構成に関するものである。

【０００２】

【従来の技術】従来より、例えばディジタルＶＴＲ（デ
ィジタルビデオテープレコーダ）などのディジタル磁気
記録再生装置においては、再生信号の等化方式に主とし
て積分検出方式が用いられている。

【０００３】図９に、上記積分検出方式が用いられる再
生等化回路の概略的な構成を示す。なお、ここに言う再
生等化回路は、再生信号の等化と共にデータ再生（デー
タ識別）まで行うものであり、例えばディジタル磁気記
録再生装置内に設けられるデータ再生回路（或いはデー
タ再生装置）に対応するものである。

【０００４】この図９において、この再生等化回路（デ
ータ再生装置）は、入力端子１に供給される例えば磁気
記録媒体からの再生信号を、積分回路２及びアナログ等
化器３を介することで、ナイキストの第１基準を満たす
ように等化して符号間干渉を無くし、端子４からのある
閾値と上記アナログ等化器３からの出力とを２値識別器
５としてのコンパレータを用いて大小比較し、この比較
によって１と０のディジタルデータを復元するものであ
る。

【０００５】また、上記２値識別器５の後段には、ラッ
チ回路８と共に、エッジ抽出回路６及びＰＬＬ（フェー
ズ・ロック・ループ）回路７が付加されている。

【０００６】上記２値識別器５の出力はエッジ抽出回路
６に送られ、このエッジ抽出回路６においては、上記２
値識別器５の出力をゲート遅延によって微分した後、排
他的論理和（ＥＸ−ＯＲ）を取って、１から０に変化し
たエッジと０から１に変化したエッジを加える（すなわ
ちエッジを抽出する）。次のＰＬＬ回路７では、上記エ
ッジ抽出回路６によって得られるタイミングパルスに同
期したクロックを出力し、このＰＬＬ回路７からの同期
クロックがラッチ回路８のクロック入力端子に送られ
る。

【０００７】当該ラッチ回路８のデータ入力端子には、
上記２値識別器５の出力が送られる。したがって、当該
ラッチ回路８では上記２値識別器５（コンパレータ）の
出力をＰＬＬ回路７の同期クロックによってラッチする
ことによって、再生データが得られるようになる。この
再生データは出力端子９から取り出される。

【０００８】ここで、上記ナイキストの第１基準を満た
す単位パルス応答は、図１０の（ａ）に示すような波形
であり、したがって、当該単位パルスを記録再生した時
にこのような出力が得られるように等化器（上記アナロ
グ等化器３）を調整する必要がある。

【０００９】また、このときの周波数特性は、図１０の
（ｂ）のようになる。ここで、ロールオフ係数は０〜１
であり、ロールオフ係数が０の時に必要な周波数帯域は
一番狭くなる。しかしながら、この図１０の（ｂ）に示
すようにナイキスト周波数までが直線的に１であり、こ
れ以上で０になるような理想的なローパスフィルタをハ
ードウェアで実現することは不可能である。また、ロー
ルオフ係数が１の周波数特性は、実現しやすいものであ
るが、このとき必要な帯域が広くなって磁気記録再生系
で劣化した高域成分を強調することになるので、Ｓ／Ｎ
が劣化してしまうようになる。したがって、一般的には
ロールオフ係数としては０．５前後の値が用いられてい
る。

【００１０】さらにこのときのアイパターンは、図１０
の（ｃ）に示すようなものが得られる。このように振幅
が１と０に規格化されていた場合は、上記２値識別器５
においては０．５を閾値にして２値化する。

【００１１】

【発明が解決しようとする課題】ところで、最近は、パ
ーシャル・レスポンスのクラス４（以下ＰＲ４とする）
を等化基準として用いたディジタルＶＴＲが盛んに研究
されている。

【００１２】上記ＰＲ４では、単位パルスに対する応答
が図１１の（ａ）に示すように（１，０，−１）と３ビ
ットに渡って波及するように等化される。

【００１３】ここで、上記ＰＲ４の等化基準を満たす周
波数特性は、図１１の（ｂ）に示すような直流とナイキ
スト周波数で０（ヌル点）となるような特性である。こ
の図１１の（ｂ）において、最小帯域幅になるロールオ
フ係数０の特性は、ナイキスト周波数の半分のところで
ピークとなりナイキスト周波数以上では０となるような
特性である。

【００１４】また、このときのアイパターンは、図１１
の（ｃ）に示すようなものとなる。上記ＰＲ４では、検
出誤りの伝播を避けるために、プリコーダ（Precoder)
によってインターリーブドＮＲＺＩ（Interleaved Non
Return to Zero Inverse) と呼ばれる符号に変換してか
ら記録する。閾値検出する場合は、±０．５を閾値にし
て１，０，−１に３値化し、±１を１に、０を０とする
ことによって、復号される。

【００１５】このインターリーブドＮＲＺＩとＰＲ４の
組み合わせが注目されている理由としては、以下のよう
なメリットがあるからである。

【００１６】（１）最小帯域幅の周波数特性が実現可能
な特性であるために、狭い帯域幅で記録再生可能にな
る。（２）磁気記録再生系の特性と等化基準の周波数特性が
良く似ているので、等化が簡単でノイズの強調が少な
い。（３）ＮＲＺＩ用の簡単な２状態ビタビ復号器を２並列
で用いることで、良好なエラーレートが得られる。

【００１７】これに対して、上記ＰＲ４の一番大きな問
題点は、同期クロックの抽出が困難であることである。

【００１８】すなわち、図１１の（ｃ）のアイパターン
からもわかるように、ＰＲ４では、波形が振幅の＋１か
ら０になる場合と＋１から−１になる場合の２種類で閾
値の＋０．５を横切る。同様に、波形が振幅の−１から
０になる場合と−１から＋１になる場合の２種類で閾値
の−０．５を横切る。したがって、３値化する時の閾値
である±０．５のところからタイミング成分を抽出して
も位相方向のジッタが非常に大きくなってしまう。すな
わち、ＰＲ４の等化基準を満たした再生信号からは、直
接クロックを抽出することができない。

【００１９】このため、従来のＰＲ４を用いたディジタ
ル磁気記録再生装置では、再生等化回路が図１２又は図
１３に示すような構成になっている。

【００２０】これら図１２，図１３のいずれの構成も、
予めナイキストの第１基準に積分等化を行ってから２値
化してクロックを抽出し、このクロックを用いて等化前
（図１２）又は等化後（図１３）の再生信号をアナログ
／ディジタル（Ａ／Ｄ）変換器１０によってＡ／Ｄ変換
する方法である。なお、この図１２，図１３において前
記図９と同様の構成要素には同一の指示符号を付してい
る。また、図１２，図１３においてそれぞれ同一の構成
要素にもそれぞれ同一の指示符号を付している。

【００２１】先ず、図１２の構成において、入力端子１
からの再生信号は、Ａ／Ｄ変換器１０に送られる。当該
Ａ／Ｄ変換器１０は、上記ＰＬＬ回路７からの同期クロ
ックを用いて上記再生信号（アナログ信号）をディジタ
ル信号に変換する。このＡ／Ｄ変換器１０からのディジ
タル信号は、１符号周期遅延信号を現在の信号に加える
１＋Ｄ演算回路１１を介し、ディジタル等化器１２でＰ
Ｒ４の等化基準に等化され、その後２状態のビタビ復号
器を２並列化した２並列ビタビ復号器１３で復号（デー
タ識別）されて出力端子１４から再生データとして取り
出される。なお、上記１＋Ｄ演算回路１１における
「Ｄ」は、１ビットの遅延演算子を示している。

【００２２】また、図１３の構成において、Ａ／Ｄ変換
器１０にはアナログ等化器３からの出力が供給され、当
該Ａ／Ｄ変換器１０からのディジタル信号は、１符号周
期遅延信号を現在の信号から減算する１−Ｄ演算回路１
５及び、１＋Ｄ演算回路１１を介し、ディジタル等化器
１２でＰＲ４の等化基準に等化され、その後２並列ビタ
ビ復号器１３で復号されて出力端子１４から再生データ
として取り出される。上記１−Ｄ演算回路１５における
「Ｄ」も１ビットの遅延演算子を示している。

【００２３】上述のように、図１２の構成には１＋Ｄ演
算回路１１が、図１３の構成には１−Ｄ演算回路１５及
び１＋Ｄ演算回路１１が含まれている。

【００２４】ここで、ＰＲ４の伝送特性は、（１＋Ｄ）
×（１−Ｄ）と表すことができるものであるが、図１１
の（ｂ）で示したようにナイキスト周波数でヌル点にな
ることが要求される。１ビット遅延させた再生信号を現
在の再生信号に加える「１＋Ｄ」という演算によって、
このヌル点を厳密に作ることができる。図１２の場合
は、磁気記録再生の微分特性と上記ディジタル等化器１
２によって「１−Ｄ」という演算を代用させている。こ
れに対し、図１３の構成では、積分がなされているので
「１−Ｄ」の演算も必要になる。ただし、この図１３の
構成においては、（1 ＋Ｄ）×（１−Ｄ）の演算だけで
ディジタル等化器１２は無くても良いことになる。な
お、図１２における１＋Ｄ演算回路１１を省略してその
機能をディジタル等化器１２に受け持たせたものや、デ
ィジタル等化器１２が固定型であるか適応型であるかな
どによる組み合わせによって構成方法は何通りも考えら
れるが、これらは従来技術に属する。

【００２５】しかし、上述したように、再生等化回路に
ＰＲ４を用いたディジタル磁気記録再生装置でも、クロ
ックを抽出するためにナイキストの第１基準に積分等化
を行った場合には、やはりロールオフは０．５前後にせ
ざるを得ないので、図１０に示したように、ナイキスト
周波数以上の帯域が必要になる。したがって、必要な帯
域が狭いというＰＲ４のメリットの一つを生かせないこ
とになり、テープヘッド系に対する要求も厳しくなり、
その分だけコストアップや信頼性の低下を招くことにな
る。

【００２６】これらのこらから、クロックを抽出するこ
とが容易であり、なおかつ必要な帯域幅も狭いような方
法として、パーシャル・レスポンスのクラス１（以下Ｐ
Ｒ１とする）を等化基準として用いる方法が知られてい
る。当該ＰＲ１では、単位パルスに対する応答が図１４
の（ａ）に示すように、（１，１）と２ビットに渡って
波及するように等化される。

【００２７】これはナイキストの第２基準と等価であ
り、ＰＲ１の等化基準を満たす最小帯域幅の周波数特性
は図１４の（ｂ）に示すようにナイキスト周波数で０に
なる。この周波数特性は実現可能なものなので、必要な
帯域幅はＰＲ４と同じになり、ナイキストの第１基準に
比べれば狭くて済むことになる。

【００２８】また、このＰＲ１でのアイパターンは、図
１４の（ｃ）のようになる。したがって、閾値検出する
場合は、交差している＋１．７と＋０．３のところに２
つの閾値をおいて、±１と０に３値識別する。この閾値
での交差は、それぞれ２と１との遷移と０と１との遷移
だけであるから、ＰＲ４に比べると位相方向のジッタは
非常に小さくなる。したがって、ＰＲ１であれば、等化
後の再生信号から直接クロックを抽出することができ
る。

【００２９】上記ＰＲ１を用いた再生等化回路の構成例
を図１５に示す。この図１５において、この再生等化回
路は、入力端子２１に供給される磁気記録媒体からの再
生信号を、積分回路２２及びアナログ等化器２３を介す
ることで、ＰＲ１の等化基準を満たすように等化する。
このアナログ等化器２３の出力は、３値識別器２５とＡ
／Ｄ変換器２８に送られる。

【００３０】上記３値識別器２５は、コンパレータによ
る２値識別器を２つ用いればよく、閾値（＋）との比較
で＋１を検出し、閾値（−）との比較で−１を検出す
る。次のエッジ抽出回路２６では、上記３値識別器２５
を構成する２つの２値識別器の出力のＯＲ（論理和）を
取ることでエッジ抽出を行う。このエッジ抽出回路２６
から得られるタイミングパルスによってＰＬＬ回路２７
で同期クロックを抽出し、この同期クロックがＡ／Ｄ変
換器２８のクロック入力端子に送られる。

【００３１】当該Ａ／Ｄ変換器２８の信号入力端子には
上記アナログ等化器２３からの出力が供給され、当該Ａ
／Ｄ変換器２８では上記アナログ等化器２３による等化
後の再生信号をＡ／Ｄ変換する。このＡ／Ｄ変換器２８
からのディジタル信号は、ビタビ復号器２９で復号され
て出力端子３０から再生データとして取り出される。

【００３２】なお、この図１５の構成では、ディジタル
等化器を設けてはいないが、より厳密に等化するために
設けることも可能である。

【００３３】ここで、上記ＰＲ１は２状態の状態遷移を
するので、ＮＲＺＩと同様に簡単な回路構成でビタビ復
号器を実現することが可能である。しかしながら、ＰＲ
４の場合は２状態のＮＲＺＩ用のビタビ復号器を２並列
で用いれば良いのに対して、ＰＲ１ではこのような単純
な並列化はできない。したがって、高速なデータレート
の記録再生を行うディジタルＶＴＲでは、ビタビ復号器
を実現することが困難になるという問題点がある。

【００３４】また、ＰＲ１の場合は、直流成分を必要と
するので、量子化帰還などの直流再生方式を採用する
か、記録変調符号を工夫して直流成分を無くす必要があ
るという点でも、直流成分を必要としないＰＲ４に比べ
ると不利になる。

【００３５】そこで、本発明は、上述したようなことに
鑑み、必要最小限の帯域幅で容易にクロックを抽出で
き、高速回路として実現が容易なビタビ復号器により良
好なエラーレートが得られ、したがって、例えばディジ
タルＶＴＲに適用すればそのテープヘッド系に対する要
求を緩和できてコストの低減又は信頼性の向上を図るこ
とができ、また同じ磁気記録再生系であればより高密度
なディジタル記録再生が可能となるようなデータ再生装
置を提供することを目的としている。

【００３６】

【課題を解決するための手段】本発明のデータ再生装置
は、上述の目的を達成するために提案されたものであ
り、所定のパーシャル・レスポンス方式を用いプリコー
ド処理が施された後伝送路を介して伝送された入力信号
を、パーシャル・レスポンスのクラス１の等化基準に等
化する第１の等化手段と、上記パーシャル・レスポンス
のクラス１の等化基準に等化した信号に基づいて同期ク
ロックを抽出する同期クロック抽出手段と、供給された
信号を上記同期クロックに基づいてディジタルデータに
変換する変換手段と、上記ディジタルデータに変換した
信号を上記所定のパーシャル・レスポンス方式に対応す
る等化基準に等化する第２の等化手段と、上記所定のパ
ーシャル・レスポンス方式に対応する等化基準に等化し
た信号からデータ識別を行うデータ識別手段とを有する
ことを特徴とするものである。

【００３７】より具体的にいうと、本発明の第１のデー
タ再生装置は、上記所定のパーシャル・レスポンス方式
としてパーシャル・レスポンスのクラス４を用いプリコ
ード処理が施された後伝送路を介して伝送された入力信
号を積分する積分回路と、当該積分した信号をパーシャ
ル・レスポンスのクラス１の等化基準に等化するアナロ
グ等化器と、上記パーシャル・レスポンスのクラス１に
等化した信号を３値識別してタイミング成分を抽出する
タイミング成分抽出回路と、当該抽出したタイミング成
分と同期したクロックを発生するクロック発生回路と、
上記パーシャル・レスポンスのクラス１に等化した信号
を上記同期クロックに基づいてディジタルデータに変換
するＡ／Ｄ変換器（変換手段）と、上記ディジタルデー
タに変換した信号の１符号周期遅延信号を現在の信号か
ら減算する１−Ｄ演算回路及び上記パーシャル・レスポ
ンスのクラス４の等化基準に等化するためのディジタル
等化器とを有してなるものである。

【００３８】また、本発明の第２のデータ再生装置は、
上記所定のパーシャル・レスポンス方式としてパーシャ
ル・レスポンスのクラス４を用いプリコード処理が施さ
れた後伝送路を介して伝送された入力信号を積分する積
分手段と、当該積分した信号をパーシャル・レスポンス
のクラス１の等化基準に等化するアナログ等化器と、上
記パーシャル・レスポンスのクラス１に等化した信号を
３値識別してタイミング成分を抽出するタイミング成分
抽出回路と、当該抽出したタイミング成分と同期したク
ロックを発生するクロック発生回路と、上記入力信号を
上記同期クロックに基づいてディジタルデータに変換す
るＡ／Ｄ変換器（変換手段）と、上記ディジタルデータ
に変換した信号を上記パーシャル・レスポンスのクラス
４の等化基準に等化するディジタル等化器とを有してな
るものである。

【００３９】すなわち、この第１，第２の等化回路で
は、上記積分回路及びアナログ等化器により上記第１の
等化手段が構成され、上記タイミング成分抽出回路及び
クロック発生回路により上記同期クロック抽出手段が構
成されている。

【００４０】ここで、上記タイミング成分抽出回路は、
所定の固定の閾値を発生する固定閾値発生器を有し、当
該固定の閾値を用いて上記パーシャル・レスポンスのク
ラス１に等化された信号の３値識別を行う３値識別器か
らなるものである。また、上記タイミング成分抽出回路
は、上記パーシャル・レスポンスのクラス１に等化した
信号の上側と下側のエンベロープをそれぞれ検波するエ
ンベロープ検波回路を有し、当該上側と下側のそれぞれ
のエンベロープ検波出力に基づく閾値を用いて上記パー
シャル・レスポンスのクラス１に等化された信号の３値
識別を行う３値識別器からなるものとすることもでき
る。或いは、上記タイミング成分抽出回路は、上記パー
シャル・レスポンスのクラス１に等化された信号のゲイ
ンを自動制御する自動利得制御回路と、所定の固定の閾
値を発生する固定閾値発生器とを有し、当該固定の閾値
を用いて上記自動利得制御後の上記パーシャル・レスポ
ンスのクラス１に等化された信号の３値識別を行う３値
識別器からなるものとすることもできる。

【００４１】また、上記ディジタル等化器は、固定のフ
ィルタ係数を用いるディジタルフィルタや、所定のアル
ゴリズムによる適応フィルタ係数を用いるディジタルフ
ィルタである。

【００４２】上記同期クロック抽出回路での上記３値識
別以前には１符号周期遅延信号を現在の信号に加算する
１＋Ｄ演算回路を挿入することができ、また、上記１＋
Ｄ演算回路は上記Ａ／Ｄ変換器以降に挿入することもで
きる。

【００４３】さらに、上記データ識別手段は、２状態の
ビタビ復号器を２並列化してなるもの、或いは、４状態
のビタビ復号器からなるもの、３値識別器からなるもの
を用いることができる。

【００４４】次に、本発明の第３のデータ再生装置は、
上記第１の等化手段において、上記所定のパーシャル・
レスポンス方式としてエクステンディッド・パーシャル
・レスポンス（Extended Partisl Response ）を用いプ
リコード処理が施された後伝送路を介して伝送された入
力信号を、パーシャル・レスポンスのクラス１の等化基
準に等化し、上記第２の等化手段において、上記ディジ
タルデータに変換した信号を上記エクステンディッド・
パーシャル・レスポンスの等化基準に等化する。

【００４５】

【作用】本発明によれば、所定のパーシャル・レスポン
ス方式（パーシャル・レスポンスのクラス４やエクステ
ンディッド・パーシャル・レスポンス）を用いプリコー
ド処理が施された後伝送路を介して伝送された入力信号
に対して、パーシャル・レスポンスのクラス１の等化基
準による予備等化を行い、さらに３値識別によってタイ
ミング成分の抽出することで同期クロックを抽出する。
この同期クロックによって入力信号もしくはパーシャル
・レスポンスのクラス１の等化基準に等化された信号を
ディジタルデータに変換し、その後、このディジタルデ
ータに変換された信号を所定のパーシャル・レスポンス
方式に対応する等化基準（パーシャル・レスポンスのク
ラス４やエクステンディッド・パーシャル・レスポンス
の等化基準）に等化し、その等化した信号からデータ識
別を行うようにしている。

【００４６】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。

【００４７】本発明実施例のデータ再生装置は、後述す
る図１，図２，図６〜図８に示すように、所定のパーシ
ャル・レスポンス方式（パーシャル・レスポンスのクラ
ス４やエクステンディッド・パーシャル・レスポンス）
を用いプリコード処理が施された後伝送路を介して入力
端子５１に伝送された入力信号を、パーシャル・レスポ
ンスのクラス１の等化基準に等化する第１の等化手段
（積分回路５２，アナログ等化器５３）と、上記パーシ
ャル・レスポンスのクラス１の等化基準に等化した信号
に基づいて同期クロックを抽出する同期クロック抽出手
段（３値識別器５６，エッジ抽出回路５７，ＰＬＬ回路
５８）と、供給された信号を上記同期クロックに基づい
てディジタルデータに変換するＡ／Ｄ変換器５９と、上
記ディジタルデータに変換した信号を上記所定のパーシ
ャル・レスポンス方式に対応する等化基準に等化する第
２の等化手段（１−Ｄ演算回路６０やディジタル等化器
６１）と、上記所定のパーシャル・レスポンス方式に対
応する等化基準に等化した信号からデータ識別を行うデ
ータ識別手段（２並列ビタビ復号器６２等）とを有する
ことを特徴とするものである。

【００４８】図１には、例えばディジタル磁気記録再生
装置に適用される本発明の第１の実施例のデータ再生装
置（広義の再生等化回路）の概略的な構成を示す。

【００４９】すなわち、この図１に示す本発明の第１の
実施例のデータ再生装置は、所定のパーシャル・レスポ
ンス方式としてパーシャル・レスポンスのクラス４を用
いプリコード処理が施された後、磁気テープ等の磁気記
録媒体からなる伝送路を介して入力端子５１に伝送され
た再生信号を積分する積分回路５２と、当該積分した信
号をパーシャル・レスポンスのクラス１の等化基準に等
化するアナログ等化器５３と、上記パーシャル・レスポ
ンスのクラス１に等化した信号を３値識別する３値識別
器５６と、当該３値識別器５６の出力からエッジを抽出
するエッジ抽出回路５７と、当該エッジ抽出回路５７か
ら得られるタイミングパルスに同期したクロックを抽出
するＰＬＬ回路５８と、上記パーシャル・レスポンスの
クラス１に等化した信号を上記同期クロックに基づいて
ディジタルデータに変換するＡ／Ｄ変換器５９と、上記
ディジタルデータに変換した信号を上記パーシャル・レ
スポンスのクラス４の等化基準に等化するための１−Ｄ
演算回路６０及びディジタル等化器６１と、上記パーシ
ャル・レスポンスのクラス４の等化基準に等化した信号
からデータ識別を行うデータ識別手段としての２並列ビ
タビ復号器６２とを有するものである。

【００５０】すなわち、この第１の実施例のデータ再生
装置では、上記積分回路５２及びアナログ等化器５３に
より上記第１の等化手段が構成されている。また、上記
３値識別器５６及びエッジ抽出回路５７により上記タイ
ミング成分抽出回路が構成され、上記ＰＬＬ回路５８に
よりクロック発生回路が構成されると共に、これらタイ
ミング成分抽出回路とクロック発生回路により上記同期
クロック抽出手段が構成されている。

【００５１】この図１において、入力端子５１に供給さ
れる磁気記録媒体からの再生信号は、積分回路５２によ
って積分された後、アナログ等化器５３に入力され、当
該アナログ等化器５３でＰＲ１の等化基準に等化され
る。このアナログ等化器５３によってＰＲ１の等化基準
に等化された再生信号は、３値識別器５６とＡ／Ｄ変換
器５９に送られる。

【００５２】上記３値識別器５６は、コンパレータによ
る２値識別器を２つ用いたもので、閾値（＋）との比較
で＋１を検出し、閾値（−）との比較で−１を検出す
る。次のエッジ抽出回路５７では、上記３値識別器５６
を構成する２つの２値識別器の出力のＯＲ（論理和）を
取ることでエッジ抽出を行う。このエッジ抽出回路５６
から得られるタイミングパルスによってＰＬＬ回路５８
で同期クロックを抽出し、この同期クロックがＡ／Ｄ変
換器５９のクロック入力端子に送られる。

【００５３】当該Ａ／Ｄ変換器５９の信号入力端子には
上記アナログ等化器５３からの出力が供給され、当該Ａ
／Ｄ変換器５９では上記アナログ等化器５３による等化
後の再生信号をＡ／Ｄ変換する。

【００５４】ここで、上記Ａ／Ｄ変換器５９からの再生
信号データは積分されているので、１−Ｄ演算回路６０
によって差分する必要がある。当該１−Ｄ演算回路６０
によって差分されたデータは、ディジタル等化器６１に
よって特性を補正することによって、厳密にＰＲ４の等
化基準に調整され、ＮＲＺＩ用のビタビ復号器を２並列
にした２並列ビタビ復号回路６２によって再生データが
得られ、この再生データが出力端子６３から取り出され
ることになる。

【００５５】上記図１に示す第１の実施例では、Ａ／Ｄ
変換器５９によって等化後の再生信号をＡ／Ｄ変換して
いるが、本発明の第２の実施例の構成として、図２に示
すように等化前の再生信号をＡ／Ｄ変換する構成も考え
られる。なお、この図２において、図１と同様の構成要
素には同一の指示符号を付している。

【００５６】すなわち、この第２の実施例のデータ再生
装置（再生等化回路）は、図１同様の積分回路５２及び
アナログ等化器５３と、同じく３値識別器５６，エッジ
抽出回路５７，ＰＬＬ回路５８と、上記入力端子５１か
らの再生信号を上記同期クロックに基づいてディジタル
データに変換するＡ／Ｄ変換器５９と、上記ディジタル
データに変換した信号を上記パーシャル・レスポンスの
クラス４の等化基準に等化するディジタル等化器６１
と、図１同様の２並列ビタビ復号器６２とを有するもの
である。

【００５７】この図２に示す第２の実施例において、入
力端子５１に供給された再生信号は、上記積分回路５２
に送られると共に、Ａ／Ｄ変換器５９の信号入力端子に
も送られる。当該Ａ／Ｄ変換器５９は、上記ＰＬＬ回路
５８からの同期クロックを用いて上記再生信号（アナロ
グ信号）をディジタル信号に変換する。このＡ／Ｄ変換
器５９からのディジタル信号は、１＋Ｄ演算回路６４を
介し、ディジタル等化器６１でＰＲ４の等化基準に等化
され、その後２並列ビタビ復号回路６２で復号されて出
力端子６３から再生データとして取り出される。

【００５８】なお、上記第１及び第２の実施例におい
て、図１に示す第１の実施例の構成は前記従来例の図１
３の構成に対応して示しており、また図２に示す第２の
実施例の構成は前記従来例の図１２の構成に対応して示
している。これら図１と図１３、図２と図１２では、一
見すると構成は良く似ているが、従来例においてアナロ
グ等化器による等化がナイキストの第１基準となってい
るのに対して本実施例の構成ではＰＲ１の等化基準に基
づくという点が異なり、また、タイミングパルスの抽出
が従来例では２値識別となっているのに対して本実施例
では３値識別になっている点で異なっている。

【００５９】上述した本発明の第１，第２の実施例の構
成に対する変形例としては、各構成要素の組み合わせや
作り方によって多く考えられる。以下にそれらの変形例
の構成方法を説明する。

【００６０】先ず、上記３値識別器５６の構成について
は、図３〜図５に示すような構成を挙げることができ
る。

【００６１】すなわち、上記図１，図２で用いた３値識
別器５６としては、閾値（＋）と閾値（−）として例え
ば固定の電圧を与える構成とすることができる。これ
は、図３に示すように、可変抵抗ＶＲ１，ＶＲ２のみに
よって、２つの閾値を設定することで実現されるもので
ある。

【００６２】この図３において、端子８０にはアナログ
等化器５３からのＰＲ１の等化基準に等化された再生信
号が供給される。この信号は、２値識別器としてのコン
パレータ８１及び８２に送られる。当該コンパレータ８
１，８２は、それぞれ対応する可変抵抗ＶＲ１，ＶＲ２
によって上記閾値（＋）と閾値（−）として固定の電圧
が与えられ、上記等化された再生信号とこれら閾値
（＋）又は閾値（−）との比較を行う。上記コンパレー
タ８１では上記閾値（＋）との比較で＋１（上エッジ）
を検出し、上記コンパレータ８２では上記閾値（−）と
の比較で−１（下エッジ）を検出する。これらコンパレ
ータ８１，８２の検出出力がそれぞさ対応する端子８
３，８４を介して、後段のエッジ抽出回路５８に送られ
る。

【００６３】上記図３の構成に対して、図４に示すよう
に、等化された再生信号の振幅の変化に応じた最適な閾
値によって、３値識別を行う構成も考えられる。この図
４に示す３値識別器は、等化された再生信号の上側と下
側のエンベロープを検波して、それぞれの電圧とグラン
ドレベルとの比を閾値にするものである。

【００６４】すなわちこの図４において、端子８０に供
給されたアナログ等化器５３からの等化された再生信号
は、上側エンベロープ検波回路８６と下側エンベロープ
検波回路８７に送られると共に、コンパレータ８１及び
８２に送られる。上記コンパレータ８１では、可変抵抗
ＶＲ５による上記上側エンベロープ検波回路８６での上
側エンベロープ検波電圧とグランドレベルとの比が閾値
（＋）となされる。また、上記コンパレータ８２では、
可変抵抗ＶＲ６による上記下側エンベロープ検波回路８
７での下側エンベロープ検波電圧とグランドレベルとの
比が閾値（−）となされる。これにより、コンパレータ
８１，８２には、等化された再生信号の振幅の変化に応
じた最適な閾値が与えられることになる。これらコンパ
レータ８１，８２の検出出力がそれぞれ対応する端子８
３，８４を介して、後段のエッジ抽出回路５８に送られ
る。

【００６５】また、上記３値識別器５６としては、図５
に示すような構成とすることもできる。この図５の構成
は、等化後の再生信号をＡＧＣ（automatic gain contr
ol:自動利得制御）アンプを通してゲインをコントロー
ルしてから３値識別することによって、閾値自体は可変
抵抗のみによって与えられる固定値であっても再生信号
の振幅の変化に追従できる（再生信号の振幅に影響され
ない）ようにした構成である。

【００６６】すなわちこの図５において、端子８０に供
給されたアナログ等化器５３からの等化された再生信号
は、ＡＧＣ回路８５で利得制御がなされた後、コンパレ
ータ８１，８２に送られる。当該コンパレータ８１，８
２は、それぞれ対応する可変抵抗ＶＲ３，ＶＲ４によっ
て閾値（＋）と閾値（−）として固定の電圧が与えられ
る。この構成により、閾値自体は可変抵抗のみによって
与えられる固定値であっても、再生信号の振幅の変化に
追従できる（再生信号の振幅に影響されない）３値識別
が可能となる。なお、この図５の例の場合、図１の構成
においては、ＡＧＣ回路８５の出力をＡ／Ｄ変換器５９
に入力するようにしても良い。

【００６７】次に、図１，図２に構成のディジタル等化
器６１としては、固定型のトランスバーサルフィルタを
用いることができる。すなわちディジタル等化器６１は
固定等化器とすることができる。

【００６８】また、このトランスバーサルフィルタをＬ
ＭＳ（least mean square ）アルゴリズムなどを用いて
適応等化器にしたものとすることも可能である。すなわ
ち、ディジタル等化器６１を適応等化器とすることがで
きる。

【００６９】さらに、図１の構成に限ってであるが、ア
ナログ等化器５３が厳密なものであれば、ディジタル等
化器６１を省略することも可能である。

【００７０】次に、図１と図２のそれぞれの構成におい
て、積分回路５２とアナログ等化器５３との間に、アナ
ログディレイラインによる１＋Ｄ演算回路を挿入するこ
とができる。このアナログ１＋Ｄ演算回路を入れること
によって、回路構成は多少複雑になるが、ナイキスト周
波数におけるヌル点を厳密に作ることができるようにな
る。なお、このアナログ１＋Ｄ演算回路は、積分回路５
２の前や、アナログ等化器の後に挿入することもでき
る。

【００７１】また、図２の構成においては、ヌル点を厳
密につくるために、Ａ／Ｄ変換器５９とディジタル等化
器６１との間に、ディジタルの１＋Ｄ演算回路６４が挿
入されているが、当該１＋Ｄ演算回路６４を省略するこ
とも可能である。さらに、図２の構成からディジタル１
＋Ｄ演算回路６４を省略した構成においても、上記アナ
ログ１＋Ｄ演算回路を積分回路５２とアナログ等化器５
３との間に挿入する構成も考えられる。

【００７２】なお、図１の構成の場合も、ヌル点を厳密
につくるために、Ａ／Ｄ変換器５９の後にディジタルの
１＋Ｄ演算回路を挿入することができる。

【００７３】次に、上述した本実施例の各構成は、再生
データの識別器としては、ＮＲＺＩ用の２状態のビタビ
復号器（ビタビデコーダ）を２並列（２並列ビタビ復号
回路６２）に用いることを前提にしているが、回路の動
作速度に余裕があれば、ＰＲ４用の４状態のビタビ復号
器（ビタビデコーダ）を１つだけ用いるようにすること
も可能である。

【００７４】また、多少のエラーレートを犠牲にしても
よいのであれば、回路を簡単にするためにビタビデコー
ダの代わりに閾値検出を行う３値識別器を用いても良
い。

【００７５】図６には、図１の構成をもとにして上述の
種々の変形例の構成要素を組み合わせた構成を示す。

【００７６】すなわち、この図６には、図１の構成をも
とにして、上記積分回路５２とアナログ等化器５３との
間にアナログ１＋Ｄ演算回路７０を挿入する場合と挿入
しない場合（有，無）、３値識別器を上記図３〜図５の
ように固定の閾値やエンベロープ検波電圧に基づく閾値
或いはＡＧＣ回路を有する３値識別器７１の構成とする
場合、ディジタル等化器７２として上記固定等化器や適
応等化器を用いたり或いは省略する場合、再生データ識
別器７３を図１の２並列ビタビ復号回路６２（２状態ビ
タビ復号器を２並列）や４状態ビタビ復号器或いは３値
識別器とした場合等の種々の変形例の構成要素を組み合
わせた構成を示している。

【００７７】この図６の構成によれば、アナログ１＋Ｄ
演算回路７０での有り／無しの場合の２通りと、３値識
別器７１での固定閾値／エンベロープ検波電圧に基づく
閾値／ＡＧＣ回路付加の場合の３通りと、ディジタル等
化器７２での固定等化器／適応等化器／省略の場合の３
通りと、再生データ識別器７３での２状態ビタビ復号器
の２並列／４状態ビタビ復号器／３値識別器の場合の３
通りから、合計５４通り（＝２×３×３×３）の変形例
の構成が考えられる。

【００７８】また、図７には、図２の構成をもとにして
上述の種々の変形例の構成要素を組み合わせた構成を示
す。

【００７９】すなわち、この図７でも、図２の構成をも
とにして、図６同様に、上記アナログ１＋Ｄ演算回路７
０を挿入する場合と挿入しない場合（有，無）、３値識
別器を上記３値識別器７１の構成とする場合、さらに、
Ａ／Ｄ変換器５９の後に１＋Ｄ演算回路７４を挿入する
場合と挿入しない場合（有，無）、ディジタル等化器７
５として上記固定等化器や適応等化器を用いる場合、上
記ディジタル等化器７２とする場合、上記再生データ識
別器７３とする場合等の種々の変形例の構成要素を組み
合わせた構成を示している。

【００８０】この図７の構成によれば、アナログ１＋Ｄ
演算回路７０での上記２通りと、３値識別器での上記３
通りと、１＋Ｄ演算回路７４を挿入する場合と挿入しな
い場合（有，無）の２通りと、ディジタル等化器７５で
の固定等化器／適応等化器の場合の２通りと、再生デー
タ識別器７３での上記３通りから、合計７２通り（＝２
×３×２×２×３）の変形例の構成が考えられる。

【００８１】なお、上記図６及び図７から、本実施例で
は合計７２＋５４＝１２６通りの変形例の構成が考えら
れることになる。

【００８２】次に、本発明の第３の実施例について説明
する。上述した等化基準よりもさらに必要な帯域が狭い
等化基準として、いわゆるエクステンディッド・パーシ
ャル・レスポンス（Extended Partisl Response 、以下
ＥＰＲとする）と呼ばれているものがある。ここで、ｎ
ビットに渡って符号間干渉があるものがＥＰＲｎであ
り、単位パルスに対する応答は以下のようになる。

【００８３】ＥＰＲ４：（１，１，−１，−１）ＥＰＲ５：（１，２，０，−２，−１）ＥＰＲ６：（１，３，２，−２，−３，−１）

【００８４】これを前記１ビットの遅延演算子の「Ｄ」
を使って表すと、以下のようになる。ＥＰＲ４：（１−Ｄ）×（１＋Ｄ）² ＥＰＲ５：（１−Ｄ）×（１＋Ｄ）³ ＥＰＲ６：（１−Ｄ）×（１＋Ｄ）⁴

【００８５】ここで、ＥＰＲ３に相当するＰＲ４と同様
にどれも等化後の再生信号からクロックを抽出すること
は不可能であるが、これらのＥＰＲに対しても本発明は
有効であり、ＰＲ１の等化基準に等化してからクロック
を抽出することが可能である。

【００８６】図８には、ＥＰＲ４に本発明を適用した構
成を示す。なお、この図８において前記図１と同様の構
成要素には同一の指示符号を付している。

【００８７】この図８において、前記図１と比較して異
なっている点は、Ａ／Ｄ変換した後（１−Ｄ演算回路６
０の後）に１＋Ｄ演算回路６４が付加されている点と、
ビタビデ復号器が２並列になっていない点だけである。
当該図８のディジタル等化器６１ではＥＰＲ４の等化基
準に調整される。

【００８８】また、この第３の実施例において、ＥＰＲ
５であれば、１＋Ｄの演算回路が２つになり、ＥＰＲ６
であれば１＋Ｄの演算回路が３つ必要になる。

【００８９】当該第３の実施例（ＥＰＲ）の場合も、Ａ
／Ｄ変換する信号やＰＲ１用の３値識別器、１＋Ｄ演算
回路、ディジタル等化器などについて前記第１，第２の
実施例（ＰＲ４）の場合と同様に、非常に多くの組み合
わせが考えられる。すなわち、例えば図６や図７同様に
種々の変形が可能となる。

【００９０】上述したようなことから、本発明の各実施
例によれば、必要最小限の帯域幅で、容易にクロックを
抽出ことができ、高速回路として実現が容易なビタビ復
号器により、必要最小限の帯域幅で良好なエラーレート
が得られる。また、例えばディジタルＶＴＲのようなデ
ィジタル磁気記録再生装置に適用すれば、例えばテープ
ヘッド系に対する要求を緩和でき、コストの低減又は信
頼性の向上を図ることができる。また、同じ磁気記録再
生系であれば、より高密度なディジタル記録再生が可能
となる。

【００９１】なお、上述した各実施例では、伝送路とし
てディジタル磁気記録再生時の磁気記録媒体などを例に
挙げているが、ケーブル等の伝送線や無線通信において
も同様の効果を得ることができる。

【００９２】

【発明の効果】上述したように、本発明においては、所
定のパーシャル・レスポンス方式（パーシャル・レスポ
ンスのクラス４やエクステンディッド・パーシャル・レ
スポンス）を用いプリコード処理が施された後伝送路を
介して供給された入力信号に対して、パーシャル・レス
ポンスのクラス１の等化基準による予備等化を行い、さ
らに３値識別によってタイミング成分の抽出することで
同期クロックを抽出するようにしているため、必要最小
限の帯域幅で容易にクロックを抽出できる。また、その
後、このパーシャル・レスポンスのクラス１に等化した
信号を所定のパーシャル・レスポンス方式に対応する等
化基準（パーシャル・レスポンスのクラス４やエクステ
ンディッド・パーシャル・レスポンスの等化基準）に等
化し、その等化した信号からデータ識別を行うようにし
ているので、例えば高速回路として実現が容易なビタビ
復号器を用いることができると共に、より良好なエラー
レートが得られる。したがって、例えばディジタルＶＴ
Ｒのようなディジタル磁気記録再生装置等に適用すれ
ば、そのテープヘッド系に対する要求を緩和できてコス
トの低減又は信頼性の向上を図ることができ、また同じ
磁気記録再生系であればより高密度なディジタル記録再
生が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のデータ再生装置（再生
等化回路）の概略構成を示すブロック回路図である。

【図２】本発明の第２の実施例のデータ再生装置（再生
等化回路）の概略構成を示すブロック回路図である。

【図３】固定閾値を用いる場合の３値識別器の具体的構
成を示す回路図である。

【図４】エンベロープ検波付きの３値識別器の具体的構
成を示す回路図である。

【図５】ＡＧＣ回路付きの３値識別器の具体的構成を示
す回路図である。

【図６】第１の実施例のデータ再生装置において各種変
形例を組み合わせた場合の構成を説明するためのブロッ
ク回路図である。

【図７】第２の実施例のデータ再生装置において各種変
形例を組み合わせた場合の構成を説明するためのブロッ
ク回路図である。

【図８】第３の実施例のデータ再生装置（再生等化回
路）の概略構成を示すブロック回路図である。

【図９】従来の積分検出方式の再生等化回路（データ再
生装置）の概略構成を示すブロック回路図である。

【図１０】ナイキストの第１基準について説明するため
の特性図である。

【図１１】パーシャル・レスポンスのクラス４の等化基
準について説明するための特性図である。

【図１２】従来のパーシャル・レスポンスのクラス４の
等化基準を用いる再生等化回路（データ再生装置）の概
略構成を示すブロック回路図である。

【図１３】ナイキストの第１基準による等化後に同期ク
ロックを抽出してからパーシャル・レスポンスのクラス
４の等化基準を用いる従来の再生等化回路（データ再生
装置）の概略構成を示すブロック回路図である。

【図１４】パーシャル・レスポンスのクラス１の等化基
準について説明するための特性図である。

【図１５】従来のパーシャル・レスポンスのクラス１の
等化基準を用いる再生等化回路（データ再生装置）の概
略構成を示すブロック回路図である。

【符号の説明】

５２・・・・・積分回路５３・・・・・アナログ等化器５６・・・・・３値識別器５７・・・・・エッジ抽出回路５８・・・・・ＰＬＬ回路５９・・・・・Ａ／Ｄ変換器６０・・・・・１−Ｄ演算回路６１・・・・・ディジタル等化器６２・・・・・２並列ビタビ復号器６４・・・・・１＋Ｄ演算回路

Claims

【特許請求の範囲】

【請求項１】所定のパーシャル・レスポンス方式を用
いプリコード処理が施された後伝送路を介して伝送され
た入力信号を、パーシャル・レスポンスのクラス１の等
化基準に等化する第１の等化手段と、上記パーシャル・レスポンスのクラス１の等化基準に等
化した信号に基づいて同期クロックを抽出する同期クロ
ック抽出手段と、供給された信号を上記同期クロックに基づいてディジタ
ルデータに変換する変換手段と、上記ディジタルデータに変換した信号を上記所定のパー
シャル・レスポンス方式に対応する等化基準に等化する
第２の等化手段と、上記所定のパーシャル・レスポンス方式に対応する等化
基準に等化した信号からデータ識別を行うデータ識別手
段とを有することを特徴とするデータ再生装置。
【請求項２】上記第１の等化手段は、上記所定のパー
シャル・レスポンス方式としてパーシャル・レスポンス
のクラス４を用いプリコード処理が施された後伝送路を
介して伝送された入力信号を積分する積分回路及び、当
該積分した信号をパーシャル・レスポンスのクラス１の
等化基準に等化するアナログ等化器を有し、上記同期クロック抽出手段は、上記パーシャル・レスポ
ンスのクラス１に等化した信号を３値識別してタイミン
グ成分を抽出するタイミング成分抽出回路及び、当該抽
出したタイミング成分と同期したクロックを発生するク
ロック発生回路を有し、上記変換手段は、上記パーシャル・レスポンスのクラス
１に等化した信号を上記同期クロックに基づいてディジ
タルデータに変換するアナログ／ディジタル変換器を有
し、上記第２の等化手段は、１符号周期遅延信号を現在の信
号から減算する１−Ｄ演算手段を有していることを特徴
とする請求項１記載のデータ再生装置。
【請求項３】上記第１の等化手段は、上記所定のパー
シャル・レスポンス方式としてパーシャル・レスポンス
のクラス４を用いプリコード処理が施された後伝送路を
介して伝送された入力信号を積分する積分手段及び、当
該積分した信号をパーシャル・レスポンスのクラス１の
等化基準に等化するアナログ等化器を有し、上記同期クロック抽出手段は、上記パーシャル・レスポ
ンスのクラス１に等化した信号を３値識別してタイミン
グ成分を抽出するタイミング成分抽出回路及び、当該抽
出したタイミング成分と同期したクロックを発生するク
ロック発生回路を有し、上記変換手段は、上記入力信号を上記同期クロックに基
づいてディジタルデータに変換するアナログ／ディジタ
ル変換器を有し、上記第２の等化手段は、上記ディジタルデータに変換し
た信号を上記パーシャル・レスポンスのクラス４の等化
基準に等化するディジタル等化器を有していることを特
徴とする請求項１記載のデータ再生装置。
【請求項４】上記タイミング成分抽出回路は、所定の
固定の閾値を用いて上記パーシャル・レスポンスのクラ
ス１に等化された信号の３値識別を行う３値識別器を有
することを特徴とする請求項２又は３記載のデータ再生
装置。
【請求項５】上記タイミング成分抽出回路は、上記パ
ーシャル・レスポンスのクラス１に等化した信号の上側
と下側のエンベロープをそれぞれ検波し、当該上側と下
側のそれぞれのエンベロープ検波結果に基づく閾値を用
いて上記パーシャル・レスポンスのクラス１に等化され
た信号の３値識別を行う３値識別器を有することを特徴
とする請求項２又は３記載のデータ再生装置。
【請求項６】上記タイミング成分抽出回路は、上記パ
ーシャル・レスポンスのクラス１に等化された信号のゲ
インを自動制御し、所定の固定の閾値を用いて上記自動
利得制御後の上記パーシャル・レスポンスのクラス１に
等化された信号の３値識別を行う３値識別器を有するこ
とを特徴とする請求項２又は３記載のデータ再生装置。
【請求項７】上記第２の等化手段には、上記ディジタ
ルデータに変換した信号を上記パーシャル・レスポンス
のクラス４の等化基準に等化するディジタル等化器を設
けることを特徴とする請求項２記載のデータ再生装置。
【請求項８】上記ディジタル等化器は、固定のフィル
タ係数を用いるディジタルフィルタであることを特徴と
する請求項３又は７記載のデータ再生装置。
【請求項９】上記ディジタル等化器は、所定のアルゴ
リズムによる適応フィルタ係数を用いるディジタルフィ
ルタであることを特徴とする請求項３又は７記載のデー
タ再生装置。
【請求項１０】上記同期クロック抽出回路での上記３
値識別以前に、１符号周期遅延信号を現在の信号に加算
する１＋Ｄ演算回路を挿入することを特徴とする請求項
２又は３記載のデータ再生装置。
【請求項１１】上記アナログ／ディジタル変換器以降
に、１符号周期遅延信号を現在の信号に加算する１＋Ｄ
演算回路を挿入することを特徴とする請求項２又は３記
載のデータ再生装置。
【請求項１２】上記データ識別手段は、２状態のビタ
ビ復号器を２並列化してなることを特徴とする請求項２
又は３記載のデータ再生装置。
【請求項１３】上記データ識別手段は、４状態のビタ
ビ復号器からなることを特徴とする請求項２又は３記載
のデータ再生装置。
【請求項１４】上記データ識別手段は、３値識別器か
らなることを特徴とする請求項２又は３記載のデータ再
生装置。
【請求項１５】上記第１の等化手段は、上記所定のパ
ーシャル・レスポンス方式としてエクステンディッド・
パーシャル・レスポンスを用いプリコード処理が施され
た後伝送路を介して伝送された入力信号を、パーシャル
・レスポンスのクラス１の等化基準に等化し、上記第２の等化手段は、上記ディジタルデータに変換し
た信号を上記エクステンディッド・パーシャル・レスポ
ンスの等化基準に等化することを特徴とする請求項１記
載のデータ再生装置。