JPH0963295A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成により欠陥救済効率を向上を図
り、大記憶容量化に則して効率の良い欠陥救済を実現し
た半導体記憶装置を提供する。 【構成】 不良アドレスを記憶する記憶回路に対して複
数の冗長ワード線を設けるとともに、上記記憶回路には
１つのワード線の選択に必要な不良アドレスを記憶させ
るようにし、かかる不良アドレスとメモリアクセス時に
入力されたアドレスとの比較一致信号と上記入力された
アドレスに含まれる所定のアドレス信号とを用いて上記
不良ワード線に代えて上記複数の冗長ワード線の中から
１つの冗長ワード線を選択するようにする。 【効果】 不良アドレスの記憶回路に対して複数の冗長
ワード線を設けるようにして記憶回路の数を減らすとと
もに、不良ワード線に対するメモリアクセス時にのみに
冗長ワード線への切り換えを行うものであるため、冗長
ワード線側に不良があっても複数の中の１つを指定する
アドレスが異なることを条件に使用することができるの
で欠陥救済効率を高くすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、主として大記憶容量のダイナミック型ＲＡＭ（ラン
ダム・アクセス・メモリ）における欠陥救済技術に利用
して有効な技術に関するものである。

【０００２】

【従来の技術】半導体記憶装置における欠陥救済技術と
して、１つの冗長ワード線に対応して不良アドレスの記
憶とアドレス比較回路を設けるようにすると、１つの冗
長ワード線に対応して不良アドレスを記憶するヒューズ
回路の数が増大してしまう。そこで、複数のワード線に
対応して１つのヒューズセットを設け、不良ワード線を
含む複数のワード線単位で冗長ワード線に切り換えるよ
うにしたものがある。この構成では、複数のワード線単
位での冗長切り換えが行われるために、１つのワード線
に不良がある場合の他、上記複数ワード線の中で他に不
良ワード線が発生した場合にもそれも上記ヒューズ回路
により救済できるため全体としての救済効率を高くでき
る。

【０００３】

【発明が解決しようとする課題】上記のように複数のワ
ード線単位での冗長切り換えを行う場合には、冗長ワー
ド線側に欠陥があったときには、その冗長ワード線を使
うことができず、結果として欠陥救済効率が下がってし
まうという問題が生じる。

【０００４】この発明の目的は、簡単な構成により欠陥
救済効率を向上を図った半導体記憶装置を提供すること
にある。この発明の他の目的は、大記憶容量化に則して
効率の良い欠陥救済を実現した半導体記憶装置を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、不良アドレスを記憶する記
憶回路に対して複数の冗長ワード線を設けるとともに、
上記記憶回路には１つのワード線の選択に必要な不良ア
ドレスを記憶させるようにし、かかる不良アドレスとメ
モリアクセス時に入力されたアドレスとの比較一致信号
と上記入力されたアドレスに含まれる所定のアドレス信
号とを用いて上記不良ワード線に代えて上記複数の冗長
ワード線の中から１つの冗長ワード線を選択するように
する。

【０００６】

【作用】上記した手段によれば、不良アドレスの記憶回
路に対して複数の冗長ワード線を設けるようにして記憶
回路の数を減らすとともに、不良ワード線に対するメモ
リアクセス時にのみに冗長ワード線への切り換えを行う
ものであるため、冗長ワード線側に不良があっても複数
の中の１つを指定するアドレスが異なることを条件に使
用することができるので欠陥救済効率を高くすることが
できる。

【０００７】

【実施例】図１には、この発明が適用されるダイナミッ
ク型ＲＡＭの一実施例の概略レイアウト図が示されてい
る。同図においては、ダイナミック型ＲＡＭを構成する
各回路ブロックのうち、全体が判るように示されてお
り、それが公知の半導体集積回路の製造技術により、単
結晶シリコンのような１個の半導体基板上において形成
される。

【０００８】この実施例のダイナミック型ＲＡＭは、特
に制限されないが、約６４Ｍ（メガ）ビットの記憶容量
を持つようにされる。メモリアレイは、全体として８個
に分けられる。半導体チップの長手方向に対して左右に
４個ずつのメモリアレイが分けられて、中央部分に同図
では省略されているが、アドレス入力回路、データ入出
力回路等の入出力インターフェイス回路が設けられる。

【０００９】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインワードドライバが配置される。このメインワード
ドライバは、それを中心にして上下に振り分けられた２
個のメモリアレイに対応して設けられる。メインワード
ドライバは、上記１つのメモリアレイを貫通するように
延長されるメインワード線の選択信号を形成する。１つ
のメモリアレイは、上記メインワード線方向に２Ｋビッ
ト、それと直交する図示しない相補ビット線（又はデー
タ線ともいう）方向に４Ｋビットの記憶容量を構成する
ダイナミック型メモリセルが接続される。このようなメ
モリアレイが全体で８個設けられるから、全体では８×
２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つよ
うにされる。

【００１０】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリブロック毎にサブワードドライバが設けられる。サ
ブワードドライバは、メインワード線に対して１／８の
長さに分割され、それと平行に延長されるサブワード線
の選択信号を形成する。この実施例では、メインワード
線の数を減らすために、言い換えるならば、メインワー
ド線の配線ピッチを緩やかにするために、特に制限され
ないが、１つのメインワード線に対して、相補ビット線
方向に４本からなるサブワード線が割り当てられる。こ
のようにメインワード線方向には８本に分割され、及び
相補ビット線方向に対して８本ずつが割り当てられたサ
ブワード線の中から１本のサブワード線を選択するため
に、サブワード選択線ドライバが配置される。このサブ
ワード選択線ドライバは、上記サブワードドライバの配
列方向に延長される４本のサブワード選択線の中から１
つを選択する選択信号を形成する。

【００１１】これにより、上記１つのメモリアレイに着
目すると、１つのメインワード線に割り当てられる８個
のメモリブロックのうち選択すべきメモリセルが含まれ
る１つのメモリブロックに対応したサブワードドライバ
において、１本のサブワード選択線が選択される結果、
１本のメインワード線に属する８×４＝３２本のサブワ
ード線の中から１つのサブワード線が選択される。上記
のようにメインワード線方向に２Ｋ（２０４８）のメモ
リセルが設けられるので、１つのサブワード線には、２
０４８／８＝２５６個のメモリセルが接続されることと
なる。なお、特に制限されないが、リフレッシュ動作
（例えばセルフリフレッシュモード）においては、１本
のメインワード線に対応する８本のサブワード線が選択
状態とされる。

【００１２】図２には、上記ダイナミック型ＲＡＭの一
実施例のレイアウト図が示されている。同図において
は、この発明に係るダイナミック型ＲＡＭの理解を助け
るために、いわばカラム系の重要な回路ブロックである
センスアンプＳＡやカラムデコーダの配置が示されてい
る。同図において、ＭＷＤは上記メインワードドライ
バ、ＳＷＤはサブワードドライバ、ＳＡはセンスアン
プ、Ｃolumn Ｄecは、カラムデコーダである。そして、
２つのメモリアレイの間に配置されたＡＣＴＲＬは、ア
レイ制御回路であり、アドレスデコーダや、動作に必要
なタイミング信号を供給する。

【００１３】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても８分割される。つまり、太
い黒線で示されたセンスアンプＳＡにより 相補ビット
線が８分割に分割される。特に制限されないが、後述す
るように、センスアンプＳＡは、シェアードセンス方式
により構成され、メモリアレイの両端に配置されるセン
スアンプを除いて、センスアンプを中心にして左右に相
補ビット線が設けられ、左右いずれかの相補ビット線に
選択的に接続される。

【００１４】図３には、上記メモリアレイのメインワー
ド線とサブワード線との関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として２
本のメインワード線ＭＷＬ０とＭＷＬ１が示されてい
る。これらのメインワード線ＭＷＬ０は、メインワード
ドライバＭＷＤ０により選択される。同様なメインワー
ドドライバによりメインワード線ＭＷＬ１も選択され
る。

【００１５】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのメモ
リブロックに交互に配置される。メインワードドライバ
に隣接する偶数０〜６と、メインワード線の遠端側（ワ
ードドライバの反対側）に配置される奇数１〜７を除い
て、メモリブロック間に配置されるサブワードドライバ
は、それを中心にした左右のメモリブロックのサブワー
ド線の選択信号を形成する。

【００１６】これにより、前記のようにメモリブロック
としては、８ブロックに分けられるが、上記のように実
質的にサブワードドライバにより２つのメモリブロック
に対応したサブワード線が同時に選択されるので、実質
的には４ブロックに分けられることとなる。上記のよう
にサブワード線を偶数０〜６と奇数１〜７に分け、それ
ぞれメモリブロックの両側にサブワードドライバを配置
する構成では、メモリセルの配置に合わせて高密度に配
置されるサブワード線ＳＷＬの実質的なピッチがサブワ
ードドライバの中で２倍に緩和でき、サブワードドライ
バとサブワード線とを効率よくレイアウトすることがで
きる。

【００１７】上記サブワードドライバは、４本のサブワ
ード線０〜６（１〜７）に対して共通に選択信号を供給
する。また、インバータ回路を介した反転信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線（選択信号線）Ｆ
Ｘが設けられる。サブワード選択線は、ＦＸ０〜ＦＸ７
の８本から構成され、そのうちの偶数ＦＸ０〜ＦＸ６が
上記偶数列のサブワードドライバ（単位サブワード線選
択回路）０〜６に供給され、そのうち奇数ＦＸ１〜ＦＸ
７が上記奇数列のサブワードドライバ（単位サブワード
線選択回路）１〜７に供給される。特に制限されない
が、サブワード選択線ＦＸ０〜ＦＸ７は、アレイの周辺
部では第２層目の金属配線層Ｍ２により形成され、同じ
く第２層目の金属配線層Ｍ２により構成されるメインワ
ード線ＭＷＬ０〜ＭＷＬｎの交差する部分では、第３層
目の金属配線層Ｍ３により構成される。

【００１８】（第１）メインワード線ＭＷＬ０に結合さ
れた複数の単位サブワード線選択回路０〜７により、第
１サブワード線選択回路が構成され、（第２）メインワ
ード線ＭＷＬ１に結合された複数の単位サブワード線選
択回路０〜７により、第２サブワード線選択回路が構成
される。第１サブワード線選択回路には、８本の第１サ
ブワード線が結合され、第２サブワード線選択回路には
８本の第２サブワード線が結合される。

【００１９】図４には、上記メモリアレイのメインワー
ド線とセンスアンプとの関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として１
本のメインワード線ＭＷＬが示されている。このメイン
ワード線ＭＷＬは、メインワードドライバＭＷＤにより
選択される。上記メインワードドライバに隣接して、上
記偶数サブワード線に対応したサブワードドライバＳＷ
Ｄが設けられる。

【００２０】同図では、省略されているが上記メインワ
ード線ＭＷＬと平行に配置されるサブワード線と直交す
るように相補ビット線（Pair Bit Line)が設けられる。
この実施例では、特に制限されないが、相補ビット線も
偶数列と奇数列に分けられ、それぞれに対応してメモリ
ブロック（メモリアレイ）を中心にして左右にセンスア
ンプＳＡが振り分けられる。センスアンプＳＡは、前記
のようにシェアードセンス方式とされるが、端部のセン
スアンプＳＡでは、実質的に片方にした相補ビット線が
設けられないが、後述するようなシェアードスイッチＭ
ＯＳＦＥＴを介して相補ビット線と接続される。

【００２１】上記のようにメモリブロックの両側にセン
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って入出
力線が配置される。この入出力線は、カラムスイッチを
介して上記相補ビット線に接続される。カラムスイッチ
は、スイッチＭＯＳＦＥＴから構成される。このスイッ
チＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DEC
ORDER の選択信号が伝えられるカラム選択線ＹＳに接続
される。

【００２２】図５には、この発明が適用されるダイナミ
ック型ＲＡＭのセンスアンプ部の一実施例の要部回路図
が示されている。同図においては、メモリマット（前記
メモリブロックと同じ）ＭＡＴ０とＭＡＴ１に挟まれて
配置されたセンスアンプＳＡ１とそれに関連した回路が
例示的に示されている。メモリマットＭＡＴ１はブラッ
クボックスとして示され、端部に設けられるセンスアン
プＳＡ０もブラックボックスとして示されている。

【００２３】ダイナミック型メモリセルは、メモリマッ
トＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応し
て４個が代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと
情報記憶用キャパシタＣｓから構成される。アドレス選
択用ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬ
に接続され、このＭＯＳＦＥＴＱｍのドレインがビット
線に接続され、ソースに情報記憶キャパシタＣｓが接続
される。情報記憶用キャパシタＣｓの他方の電極は共通
化されてプレート電圧が与えられる。

【００２４】一対の相補ビット線は、同図に示すように
平行に配置され、ビット線の容量バランス等をとるため
に必要に応じて適宜に交差させられる。かかる相補ビッ
ト線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に
よりセンスアンプの単位回路の入出力ノードと接続され
る。センスアンプの単位回路は、ゲートとドレインとが
交差接続されてラッチ形態にされたＮチャンネル型ＭＯ
ＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ
７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ５とＱ６のソースは、共通ソース線ＣＳＮに接続され
る。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソース
は、共通ソース線ＣＳＰに接続される。上記共通ソース
線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴと
Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦ
ＥＴがそれぞれ設けられて、センスアンプの活性化信号
により上記パワースイッチＭＯＳＦＥＴがオン状態にな
り、センスアンプの動作に必要な電圧供給を行うように
される。

【００２５】なお、図示しない上記センスアンプを活性
化させるパワースイッチＭＯＳＦＥＴは、それぞれ２つ
の並列形態に接続されたＭＯＳＦＥＴからなり、安定的
なセンス動作を行わせるために、センスアンプが増幅動
作を開始した時点では比較的小さな電流しか供給できな
いような第１のパワースイッチＭＯＳＦＥＴをオン状態
にし、センスアンプの増幅動作によって相補ビット線と
の電位差がある程度大きくなった時点で大きな電流を流
すような第２のパワースイッチＭＯＳＦＥＴをオン状態
にする等して増幅動作を段階的に行うようにされる。

【００２６】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１
と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供
給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリ
チャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９
〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが
供給される。

【００２７】ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選
択信号ＹＳによりスイッチ制御されるカラムスイッチを
構成する。この実施例では、１つのカラム選択信号ＹＳ
により４対のビット線を選択できるようにされる。つま
り、ブラックボックスで示されたセンスアンプＳＡ０に
おいても、同様なカラムスイッチが設けられている。こ
のようにメモリマットＭＭＡＴ０を挟んで２つのセンス
アンプＳＡ０とＳＡ１により、相補ビット線のうち、偶
数列のビット線と奇数列のビット線とに分けて上記セン
スアンプＳＡ０とＳＡ１を対応させるものである。それ
故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側
で例示的に示されている２対のビット線と、センスアン
プＳＡ０側に設けられる図示しない残り２対のビット線
とに対応した合計４対の相補ビット線を選択できるよう
にされる。これらの２対ずつの相補ビット線対は、上記
カラムスイッチを介して２対ずつの共通入出力線Ｉ／Ｏ
に接続される。

【００２８】センスアンプＳＡ１は、シェアードスイッ
チＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡ
Ｔ１の同様な奇数列の相補ビット線に接続される。メモ
リマットＭＭＡＴ１の偶数列の相補ビット線は、メモリ
マットＭＭＡＴ１の右側に配置される図示しないセンス
アンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴ
Ｑ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴ
を介して接続される。このような繰り返しパターンによ
り、メモリアレイが分割されてなるメモリマット（前記
メモリブロック）間に設けられるセンスアンプに接続さ
れる。例えば、メモリマットＭＭＡＴ０のサブワード線
ＳＷＬが選択されたときには、センスアンプＳＡ０の右
側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳ
Ａ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状
態にされる。ただし、上記端部のセンスアンプＳＡ０で
は、上記右側シェアードスイッチＭＯＳＦＥＴのみが設
けられるものである。信号ＳＨＲＬは、左側シェアード
選択信号であり、ＳＨＲＲ右側シェアード選択信号であ
る。

【００２９】図６には、この発明が適用されるダイナミ
ック型ＲＡＭの周辺部分の一実施例の概略ブロック図が
示されている。タイミング制御回路ＴＧは、外部端子か
ら供給されるロウアドレスストローブ信号／ＲＡＳ、カ
ラムアドレスストローブ信号／ＣＡＳ、ライトイネーブ
ル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを
受けて、動作モードの判定、それに対応して内部回路の
動作に必要な各種のタイミング信号を形成する。この明
細書及び図面では、／はロウレベルがアクティブレベル
であることを意味するのに用いている。

【００３０】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。

【００３１】タイミング信号φＹＬは、カラムウ系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。

【００３２】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。

【００３３】タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。

【００３４】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。

【００３５】タイミング信号φＭＳは、特に制限されな
いが、メモリアレイ選択動作を指示する信号であり、ロ
ウアドレスバッファＲＡＢに供給され、このタイミング
に同期して選択信号ＭＳｉが出力される。タイミング信
号φＳＡは、センスアンプの動作を指示する信号であ
る。このタイミング信号φＳＡに基づいて、センスアン
プの活性化パルスが形成される。

【００３６】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶機
能とアドレス比較機能とを含んでいる。記憶された不良
アドレスとロウアドレスバッファＲＡＢから出力される
内部アドレス信号ＢＸｉとを比較し、不一致のときには
信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベルに
して、正規回路の動作を有効にする。上記入力された内
部アドレス信号ＢＸｉと記憶された不良アドレスとが一
致すると、信号ＸＥをロウレベルにして正規回路の不良
メインワード線の選択動作を禁止させるとともに、信号
ＸＥＢをハイレベルにして、１つの予備メインワード線
を選択する選択信号ＸＲｉＢを出力させる。そして、上
記サブワード線を選択するアドレス信号を用いて、予備
メインワード線に設けられたサブワード線を選択する。

【００３７】本願発明における欠陥救済の概要は、上記
正規回路のメインワード線に含まれる複数のサブワード
線の中で不良サブワード線を指定する不良アドレスを含
めて不良アドレスの比較を行うものである。このため、
上記正規回路のメインワード線に属する複数のサブワー
ド線の中で不良サブワード線に対するメモリアクセスが
行われたときのみ、上記正規回路のメインワード線の選
択動作が禁止されることに特徴がある。また、後述する
ように、ヒューズ回路にそれ自体にも特徴を持ってお
り、上記メインワード線自体に断線や短絡等の不良原因
があるときには、上記メインワード線に属する複数のサ
ブワード線の単位で予備メインワード線及びサブワード
線に切り換えられる。この他、サブワード線全部ではく
なく、そのうちの複数に不良があったときには、その不
良があったサブワード線に対するメモリアクセスが行わ
れたときに予備メインワード線とサブワード線に切り換
えられる。

【００３８】図７には、この発明に係るダイナミック型
ＲＡＭに搭載される欠陥救済回路を説明するための概略
構成図が示されている。同図（Ａ）は、前記図１、図２
のような半導体チップの全体構成図が示されている。つ
まり、半導体チップは、全体として４つのメモリブロッ
クに分けられる。

【００３９】同図（Ｂ）には、上記のように分けられた
１つのメモリブロックのメモリマット構成図が示されて
おり、メインワードドライバＭＷＤを挟んで８個ずつの
メモリマットＭＭＡＴが設けられる。このうち、同図
（Ｃ）に示すように４個のメモリマットＭＭＡＴ０〜Ｍ
ＭＡＴ３が１つの救済単位とされ、同図（Ｄ）に示され
た１つのメモリマットＭＭＡＴ０のように、８本の冗長
ワード線が設けられる。この実施例のダイナミック型Ｒ
ＡＭでは、前記のように１つのメインワード線に８本の
サブワード線が設けられているので、上記８本の冗長ワ
ード線は、それぞれが１本の冗長メインワード線とそれ
に対応して設けられる８本の冗長サブワード線により構
成される。

【００４０】上記４つのメモリマットＭＭＡＴ０〜ＭＭ
ＡＴ３に対して、同図（Ｅ）に示すように、８組のヒュ
ーズセットＦ０〜Ｆ７が設けられる。同図に代表として
例示的に示されている１つのヒューズセットＦ０には、
救済判定回路が設けられる。上記ヒューズセットＦ０
は、記憶された不良アドレスにメモリアクセス時に入力
されたアドレス信号とが一致すると、検出信号（ＸＥ，
ＸＥＢ）を発生させ、上記救済反転回路に供給する。救
済判定回路は、それを受けて信号１〜４を出力する。信
号１は、上記正規回路の選択動作を停止させる信号ＳＴ
ＯＰとされる。信号２は、上記ヒューズセットＦ０に一
対一に対応して割り当てられた冗長用のメインワード線
を選択する信号として用いられる。信号３は、上記サブ
ワード線の選択するためのアドレス信号Ｘ２に対応され
た信号とされ、前記奇数サブワードドライバ０〜６か、
奇数のサブワードドライバ１〜７かを指定する信号とさ
れる。そして、信号４は上記冗長ワード線（メインワー
ド線、サブワード線）が設けられるメモリマットの選択
信号とされる。

【００４１】次の表１には、各ヒューズセットＦ０〜Ｆ
７による検出信号と信号１〜信号４の関係が示されてい
る。各ヒューズセットＦ０〜Ｆ７に対応させて上記検出
信号（ＸＥ，ＸＥＢ）にＲＸ００Ｂ〜ＲＸ３１Ｂが割り
当てられる。そして、それぞれの検出信号ＲＸ００Ｂ〜
ＲＸ３１Ｂに対応させて、信号１は正規回路の選択動作
を停止させる信号ＳＴＯＰ、冗長メインワード線の選択
を指示する選択信号ＭＷＳＥＬを発生させる。そして、
ヒューズセットＦ０とＦ１は、メモリマットＭＭＡＴ０
に設けられた４本ずつの冗長ワード線（メインワード線
とサブワード線）に割り当てらているので、ヒューズセ
ットＦ０は８本のサブワード線のうちの４本を選択する
信号ＸＳ０を、ヒューズセットＦ１は８本のサブワード
線のうちの４本を選択する信号ＸＳ１を発生させる。そ
して、これらは１つのメモリマットＭＭＡＴ０に設けら
れているので、それに対応したマット選択信号ＭＳ０を
発生させる。

【００４２】

【表１】

【００４３】以下、同様にしてヒューズセットＦ２とＦ
３は、メモリマットＭＭＡＴ１に対応した冗長ワード線
を選択し、ヒューズセットＦ４とＦ５は、メモリマット
ＭＭＡＴ２に対応した冗長ワード線を選択し、ヒューズ
セットＦ６とＦ７は、メモリマットＭＭＡＴ３に対応し
た冗長ワード線を選択する。この場合、救済が行われる
不良ワード線は、上記メモリマットＭＭＡＴ０〜ＭＡＴ
Ｔ３の中のいずれかに属していればよい。つまり、上記
メモリマットＭＭＡＴ０〜ＭＭＡＴ３の中では、上記の
冗長ワード線を共通に用いることができる、いわゆるＡ
ny to Ａny方式での欠陥救済を行うことができ、メモリ
マット単位での救済方式に比べて救済効率を高くするこ
とができる。

【００４４】図８には、この発明に係るダイナミック型
ＲＡＭにおける正規ワード線と冗長ワード線との関係を
説明するための概略構成図が示されている。同図におい
ては、１つのメインワード線とそれに対応した８本のサ
ブワード線及びそれを救済するために設けられた１つの
冗長メインワード線と８本の冗長サブワード線が代表と
して例示的に示されている。

【００４５】メインワードデコーダ・ドライバは、アド
レス信号を解読してメインワード線の選択信号を形成す
る。このメインワード線には、それぞれ８本のサブワー
ド線が設けられ、サブワードドライバにより選択され
る。下位ワードデコーダは、上記８本のサブワード線の
中から１本のサブワード線を選択するためのサブワード
選択信号を形成する。このサブワード選択選択信号は、
上記メインワード線等とは直交するように延長されたサ
ブワード選択線を通してサブワードドライバの入力に伝
えられる。サブワードドライバは、論理機能を持ち、上
記メインワード線が選択レベルであり、上記サブワード
選択線が選択レベルであるときに、その出力に設けられ
たサブワード線を選択レベルにする。

【００４６】冗長メインワードデコーダ・ドライバは、
冗長メインワード線の選択信号を形成する。上記のよう
な正規回路と同様に冗長回路においても、８本の冗長サ
ブワード線が設設けられ、上記サブワードドライバと同
様な冗長サブワードドライバにより選択される。冗長サ
ブワードドライバは、上記同様に冗長メインワード線が
選択レベルであり、上記サブワード選択線が選択レベル
であるときに、その出力に設けられた冗長サブワード線
を選択レベルにする。

【００４７】この実施例では、同図において×印を付し
たように４本のサブワード線の中の１本のサブワード線
に不良があったとき、それに対するメモリアクセスが行
われたときに、冗長メインワードデコーダ・ドライバに
より冗長ワード線を選択し、上記サブワード選択線から
の信号により冗長サブワードドライバを介して冗長サブ
ワード線を選択する。このため、前記のように冗長ワー
ド線に対応して設けられたヒューブセットには、メイン
ワード線を選択するアドレスの他に、サブワード線を選
択するアドレスの比較が行われる。このため、上記メイ
ンワード線が選択され、上記×印が付されたサブワード
線以外のサブワード線が選択されるときには、上記のよ
うなワード線の切り換えは行われない。

【００４８】すなわち、この実施例ではメインワード線
の単位での冗長切り換えを行わない。このようにするこ
とにより、例えば、冗長ワード線に設けられる４本のサ
ブワード線において同図のように×印が付された冗長サ
ブワード線に不良が存在したとき、４本のサブワード線
単位での救済を行うとすると、上記冗長サブワード線の
不良の存在によりそれが使えなくなってしまう。これに
対して、この実施例においては、冗長回路側に上記のよ
うな部分的な不良があっても、その不良サブワード線と
同じ下位アドレスが割り当てられたサブワード線以外の
サブワード線を欠陥救済に活用することができる。

【００４９】本願発明では、これに加えて上記メインワ
ード線に属する４本のサブワード線において、複数のサ
ブワード線に不良があった場合、後述するようにその救
済も行うようにすることができる。つまり、ヒューズセ
ットの不良アドレスの設定方法に工夫がなされており、
上記下位ワードデコーダに供給されるアドレスのうち、
所定アドレスを実質的に無効にすることにより、上記複
数の不良サブワード線に対するメモリアクセスを検出
し、上記冗長メンンワード線及び冗長サブワード線に切
り換えるようにするものである。このようなきめ細かな
対応により、ダイナミック型ＲＡＭに搭載される少ない
数の冗長回路を効率よく使うことにより、救済効率を高
めるようにするものである。

【００５０】図９には、この発明に係るダイナミック型
ＲＡＭにおける欠陥救済回路を説明するための概略ブロ
ック図が示されている。アドレスバッファには、Ｘ系の
アドレス信号ＡＸｉが供給される。ここで、ｉは０〜の
複数ビットであり、それに対応した内部相補アドレス信
号ＢＸｉＴ，ＢＸｉＢが形成される。ここで、Ｔはトル
ー（非反転）、Ｂはバー（反転）を表している。ヒュー
ズセットには、上記Ｘ系アドレスの全ビットの内部相補
アドレス信号ＢＸｉ，ＢＸｉＢが供給される。これによ
り、冗長側が４本のサブワード線単位で設けられるにも
係わらず、実際に選択されるサブワード線を指定するア
ドレスまで調べられる。

【００５１】ヒューズセットでは、上記メモリアクセス
により選択されるサブワード線が、不良として登録され
ているサブワード線と一致するか否かを検出して、検出
信号ＸＥ，ＸＥＢを発生させて、救済判定回路に供給す
る。救済判定回路は、前記表１に示したような１ないし
４の判定信号を形成する。

【００５２】正規回路側では、上記アドレスバッファを
通した内部相補アドレス信号ＢＸｉＴ，ＢＸｉＢのう
ち、下位アドレスＸ０，Ｘ１とＸ２とがそれぞれ下位ア
ドレスプリデコーダに供給される。下位アドレスＸ０と
Ｘ１は、４本のサブワード線の選択のために用いられ、
Ｘ２は図３等に示したたようにＦ０〜Ｆ３サブワードド
ライバかＦ４〜Ｆ７のサブワードドライバかを選択する
ために用いられる。中位アドレスプリデコーダは、上記
メインワード線に対応したアドレスが供給されるそし
て、上位アドレスプリデコーダには、マットセレクト
（mat select) 信号に対応したアドレスが供給される。

【００５３】下位デコーダは、上記プリデコーダ側から
のサブワード線選択信号５、６とマットセレクト信号８
とを受けて、上記１／８のサブワード選択信号９を形成
する。メインワードデコーダは、上記プリデコーダ側か
らのメインワード線選択信号７とマットセレクト信号８
とを受けてメインワード線選択信号１０を形成する。サ
ブワードドラバは、上記サブワード線選択信号９とメイ
ンワード線選択信号１０によりサブワード線１１の選択
信号１１を形成する。

【００５４】これに対して上記救済判定回路からの４つ
の判定信号のうち、判定信号１は上記下位アドレスプリ
デコーダＸ２、中位アドレスプリデコーダ及び上位アド
レスプリデコーダに供給されて、不良アドレスに対する
アクセスが検出されたときにこれらの各回路の動作を停
止させる。判定信号２は、冗長メインワード線を立ち上
げる信号として冗長メインワードデコーダに供給され
る。冗長メインワードデコーダは、冗長メインワード線
選択信号１５を発生させる。判定信号３は、上記Ｘ２に
対応した信号であり、下位アドレスプリデコーダＸ２に
供給されて、上記奇数側か偶数側かの選択信号１２を形
成するために用いられる。

【００５５】下位デコーダは、上記メモリアクセスによ
り入力された下位２ビットのアドレス信号Ｘ０とＸ１及
び上記信号１２（Ｘ２に相当）とを用いて冗長用のサブ
ワード線選択信号１４を形成する。これにより、冗長サ
ブワードドライバは、上記サブワード線選択信号１４と
冗長メインワード線選択信号１５により冗長サブワード
線１６の選択信号を形成する。尚、ヒューズセット（欠
陥情報保持回路）と救済判定回路によって判定回路が構
成される。

【００５６】図１０には、上記図９の欠陥救済回路の動
作の一例を説明するためのタイミング図が示されてい
る。ロウ系タイミング信号φ（ＲＡＳ）により、内部ア
ドレス信号ＢＸが入力され、不良アドレスに対するメモ
リアクセスでないときには検出信号ＸＥがロウレベルに
される。これにより、信号１はハイレベル、信号２〜４
はロウレベルとなり、冗長回路側は非動作状態にされ
る。

【００５７】正規回路側では、下位アドレスプリデコー
ダの出力信号５、６と、上位アドレスプリデコーダの出
力信号（マット選択信号）８を受けて下位デコーダによ
りサブワード線選択信号９が形成される。また、上記マ
ット選択信号８と中位アドレスプリデコーダの出力信号
７とを受けてメインワードデコーダによりメインワード
線選択信号１０が形成される。そして、これらの信号９
と１０を受けてサブワードドライバによりサブワード線
１１の選択信号が形成される。

【００５８】図１１には、上記図９の欠陥救済回路の動
作の他の一例を説明するためのタイミング図が示されて
いる。ロウ系タイミング信号φ（ＲＡＳ）により、内部
アドレス信号ＢＸが入力され、不良アドレスに対するメ
モリアクセスであるときには検出信号ＸＥがハイレベル
にされる。これにより、信号１はロウレベル、信号２〜
４はハイレベルに変化し、上記信号１のロウレベルによ
り正規回路側は非動作状態にされる。つまり、信号６〜
１１はロウレベルのままにされる。

【００５９】信号３により下位アドレスＸ２に対応した
信号１２が形成され、信号４によりマットセレクト信号
に対応した信号１３が形成される。上記信号１２と下位
アドレスＸ０とＸ１に対応した信号５及び上記マットセ
レクト信号に対応した信号１３とを受けて下位デコーダ
により冗長サブワード線選択信号１４が形成される。一
方、冗長メインワードデコーダは、上記信号２とマット
セレクト信号に対応した信号１３を受けて、冗長メイン
ワード線選択信号１５を発生させる。そして、これらの
信号１４と１５を受けて冗長サブワードドライバにより
冗長サブワード線１６の選択信号が形成される。

【００６０】図１２には、上記欠陥救済回路に用いられ
るヒューズセットの一実施例の回路図が示されている。
この実施例では、１１ビットからなる内部相補アドレス
信号ＢＸ０Ｂ，ＢＸ０Ｔ〜ＢＸ１０Ｂ，ＢＸ１０Ｔに対
応して、１なしい２２個のヒューズが設けられる。上記
内部内部相補アドレス信号ＢＸ０Ｂ，ＢＸ０Ｔ〜ＢＸ１
０Ｂ，ＢＸ１０Ｔは、それぞれバッファ回路としてのＣ
ＭＯＳインバータ回路を介してＮチャンネル型ＭＯＳＦ
ＥＴのゲートに供給される。これらのＭＯＳＦＥＴのソ
ースは、回路の接地電位に接続され、ドレイン側に上記
ヒューズ１ないし２２の一端が接続される。これらのヒ
ューズ１ないし２２の他端は共通化されてワイヤードオ
アの論理が採られる。この共通化されたノードは、検出
信号ＸＥとされて、特に制限されないが、プリチャージ
信号ＰＣＢにより動作させられるＰチャンネル型のＰチ
ャンネル型ＭＯＳＦＥＴが設けられる。

【００６１】上記ヒューズは、特に制限されないが、ポ
リシリコン層から導体層又は細いアルミニュウム層から
構成され、レーザー光線等の照射により選択的に切断さ
れる。この構成に代えて、上記共通ノードに電源電圧を
供給し、上記ＭＯＳＦＥＴにより切断電流を流して、上
記ヒューズを選択的に溶断させるものであってもよい。
この場合には、プログラム時に上記共通ノードに設けら
れた電圧供給用パッドから切断用の電圧が供給され、複
数のヒューズセットの中の１つを選択するための選択回
路を介して切断用の不良アドレスがアドレスバッファを
通して入力されるようにすればよい。

【００６２】この実施例では、不良アドレスがセットさ
れないときにはヒューズは切断されない。これにより、
例えば内部相補アドレス信号ＢＸ０ＢとＢＸ０Ｔのう
ち、いずれかロウレベルにより上記Ｎチャンネル型ＭＯ
ＳＦＥＴがオン状態になり、それに切断されないヒュー
ズ１又は２を通して出力ノードをディスチャージさせる
ので検出信号ＸＥがロウレベルになり、図１０のタイミ
ング図に示したように冗長切り換えが行われない。

【００６３】不良アドレスがセットされるとき、例えば
最下位ビットに対応した相補アドレス信号ＢＸ０ＢとＢ
Ｘ０Ｔに対応した一対のヒューズ１と２の一方が切断さ
れる。不良アドレスの最下位ビットが論理１のとき、ト
ルー信号ＢＸ０Ｔがハイレベルで、バー信号ＢＸ０Ｂが
ロウレベルにされる。このときには、ヒューズ１と２の
うち、バー信号ＢＸ０Ｂに対応したヒューズ１が切断さ
れる。逆に、不良アドレスの最下位ビットが論理０のと
き、トルー信号ＢＸ０Ｔがロウレベルで、バー信号ＢＸ
０Ｂがハイレベルにされる。このときには、ヒューズ１
と２のうち、トルー信号ＢＸ０Ｔに対応したヒューズ２
が切断される。以下、残りの１０ビットの内部相補アド
レス信号ＢＸ１Ｂ，ＢＸ１Ｔ〜ＢＸ１０Ｂ，ＢＸ１０Ｔ
に対応したそれぞれの対とされるヒューズにおいても同
様である。

【００６４】上記のように、不良アドレスの最下位ビッ
トが論理１にセットされたとき、つまり、ヒューズ１が
切断されているときに、それと一致するようにトルー信
号ＢＸ０Ｔがハイレベルで、バー信号ＢＸ０Ｂがロウレ
ベルのアドレス信号が供給されると、上記トルー信号Ｂ
Ｘ０Ｔがハイレベルによりインバータ回路の出力がロウ
レベルになり上記ＭＯＳＦＥＴがオフ状態になる。この
ようにオフ状態にされたＭＯＳＦＥＴのドレインに設け
られるヒューズ２は上記のように切断されてないのでデ
ィスチャージ経路が形成されない。上記バー信号ＢＸ０
Ｂがロウレベルによりインバータ回路の出力がハイレベ
ルになり上記ＭＯＳＦＥＴがオン状態になる。このよう
にオン状態にされるＭＯＳＦＥＴのドレインに設けられ
るヒューズ１は切断されているのでディスチャージ経路
が形成されている。つまり、記憶されたアドレスと入力
されたアドレスとが一致した場合には、かかる対のヒュ
ーズと対のＭＯＳＦＥＴとの間でディスチャージ経路が
形成されない。

【００６５】上記のように、不良アドレスの最下位ビッ
トが論理１にセットされたとき、それと不一致となるよ
うにトルー信号ＢＸ０Ｔがロウレベルで、バー信号ＢＸ
０Ｂがハイレベルのアドレス信号が供給されると、上記
トルー信号ＢＸ０Ｔがロウレベルによりインバータ回路
の出力がハイレベルになり上記ＭＯＳＦＥＴがオン状態
になる。このようにオン状態にされたＭＯＳＦＥＴのド
レインに設けられるヒューズ２は上記のように切断され
てないのでディスチャージ経路が形成されて、出力信号
ＸＥをロウレベルに引き抜いてしまう。

【００６６】上記内部相補アドレス信号ＢＸ１Ｂ，ＢＸ
１Ｔ〜ＢＸ１０Ｂ，ＢＸ１０Ｔのそれぞれにおいて、デ
ィスチャージ経路が形成されなといときは記憶された不
良アドレスと同じアドレス信号が入力されたと判定され
て、上記信号ＸＥがハイレベルを維持して、不良アドレ
スの検出信号とされる。このようなヒューズセットで
は、ヒューズそれ自身が不良アドレスの記憶と比較動作
を兼ねるので回路の大幅な簡素化が可能になる。しか
も、上記のように不良アドレスをセットしないときに
は、ヒューズを切断しないことにより自動的に比較一致
信号が形成されないようにできる。

【００６７】このような機能に加えて、極めて都合のよ
いことには、不良アドレスを複数通り記憶し、かつ比較
判定を行うようにするという機能を持たせることができ
る。つまり、上記のような１つのメインワード線に属す
る４本のサブワード線の中で１本のサブワード線が不良
であるときに救済を行うことの他、２本単位での欠陥救
済と４本単位での欠陥救済を上記１つのヒューズセット
によりその記憶と比較判定を行うようにすることができ
る。

【００６８】図１３には、上記３通りの欠陥救済動作を
説明するためのヒューズ切断状態図が示されている。救
済単位とては、上記のように４本単位、２本単位及び上
記１本単位の３通りがある。不良アドレスの下位２ビッ
トＡ０とＡ１（前記Ｘ０とＸ１に対応している）と、そ
れに対応したヒューズ１〜４の切断状態は次の通りであ
る。

【００６９】４本単位での救済を行うときには、不良ア
ドレスＡ０とＡ１は無効にされる。このような不良アド
レスＡ０とＡ１を無効にするために、ヒューズ１〜４が
共に切断される。この構成では、上記不良アドレスＡ０
とＡ１のハイレベル／ロウレベルに無関係にヒューズ１
〜４の切断によりディスチャージ経路が遮断されて、か
かるアドレスＡ０とＡ１を無効にすることができる。つ
まり、下位２ビットのアドレスＡ０とＡ１を無効にする
ことにより、サブワード線４本単位での欠陥救済が行わ
れる。

【００７０】２本単位での欠陥救済は、２ビットの下位
アドレスのうちＡ１を無効にし、Ａ０により指定され２
本ずつのサブワード線の不良アドレスの救済が可能にさ
れる。つまり、アドレスＡ１に対応したヒューズ３と４
を共に切断し、アドレスＡ０に対応してヒューズ１又は
２を切断させる組み合わせである。例えば、アドレスＡ
０とＡ１によりサブワード線ＳＷＬ０、ＳＷＬ１、ＳＷ
Ｌ２及びＳＷＬ３が指定されるなら、上記アドレスＡ１
を無効にしてアドレスＡ０のロウレベルによりサブワー
ド線ＳＷＬ０とＳＷＬ２を指定し、アドレスＡ０のハイ
レベルによりサブワード線ＳＷＬ１とＳＷＬ３を指定す
ることができる。

【００７１】同図には、省略されているが、ヒューズ１
と２を共に切断して最下位ビットＡ０を無効にして、ア
ドレスＡ１に対応したヒューズ３と４の一方を切断させ
てもよい。この場合、上記アドレスＡ０を無効にしてア
ドレスＡ１のロウレベルによりサブワード線ＳＷＬ０と
ＳＷＬ１を指定し、アドレスＡ１のハイレベルによりサ
ブワード線ＳＷＬ２とＳＷＬ３を指定することができ
る。このように２本単位の組み合わせは、全部で４通り
設定することができる。

【００７２】１本単位での欠陥救済は、２ビットの下位
アドレスのうちＡ０とＡ１が共に有効にされて、不良ア
ドレスに対応してヒューズ１と２、３と４のうち一方が
切断される。この２ビットのアドレスＡ０とＡ１の組み
合わせは上記のように４通り存在する。この実施例のヒ
ューズセットにおいては、救済単位としては３通りで、
不良アドレスは全部で９通りになる。ただし、冗長ワー
ド線（冗長メインワード線、冗長サブワード線には不良
が存在しない場合である。上記のように冗長ワード線側
に不良があった場合においては、その不良の冗長サブワ
ード線を使用しないことを条件にして欠陥救済に用いる
ことができる。

【００７３】図１４には、この発明に係る他の一実施例
の欠陥救済回路の回路図が示されている。この実施例で
は、１つのヒューズにより１ビットの不良アドレスが記
憶される。つまり、ヒューズＦ０の切断の有無により形
成された信号がインバータ回路Ｎ１とＮ２により非反転
と反転の不良アドレス信号が形成される。例えば、ヒー
ズｆ０を切断すると、電源投入時に発生されるセットパ
ルスによりＭＯＳＦＥＴＱ１がオン状態となり、ヒュー
ズｆ０が切断されているならロウレベルの信号がインバ
ータ回路Ｎ１の入力に供給され、その出力信号がハイレ
ベルにされる。このハイレベルの出力信号が入力側のＭ
ＯＳＦＥＴＱ２のゲートに帰還されて上記インバータ回
路Ｎ１の入力をロウレベルに固定させる。もしも、ヒュ
ーズｆ０が切断されてないなら、上記ＭＯＳＦＥＴＱ１
に比べてヒューズＦ０の抵抗値が小さくされているから
ハイレベルの信号が形成されインバータ回路Ｎ１を通し
てロウレベルの信号が出力される。このようにヒューズ
ｆ０が切断されてないいときには、かかるヒューズｆ０
を通してハイレベルがインバータ回路Ｎ１の入力に供給
される。

【００７４】最下位ビットＡ０（Ｘ０）を論理１にセッ
トするとき、上記ヒューズｆ０は切断されず、インバー
タ回路Ｎ１の出力信号がロウレベルに、インバータ回路
Ｎ２の出力信号がハイレベルにされる。これにより、比
較回路を構成するＭＯＳＦＥＴＱ３とＱ４のうち、上記
インバータ回路Ｎ２の出力信号のハイレベルに対応した
ＭＯＳＦＥＴＱ３がオン状態にされている。このＭＯＳ
ＦＥＴＱ３には、アドレスバッファからトルー信号に対
応したハイレベルの内部アドレス信号ａ０が供給され
る。したがって、上記記憶された最下位ビットと同じア
ドレスが供給されたなら、ＭＯＳＦＥＴＱ３を通してハ
イレベルの一致信号が供給される。もしも、内部アドレ
ス信号ａ０がロウレベルなら上記ＭＯＳＦＥＴＱ３を通
してロウレベルの不一信号が出力される。

【００７５】比較回路を構成する他方のＭＯＳＦＥＴＱ
４にはバー信号に対応した内部アドレス信号／ａ０が供
給される。最下位ビットＡ０（Ｘ０）を論理０にセット
するとき、上記ヒューズｆ０は切断され、インバータ回
路Ｎ１の出力信号がハイレベルに、インバータ回路Ｎ２
の出力信号がロウレベルにされる。これにより、比較回
路を構成するＭＯＳＦＥＴＱ３とＱ４のうち、上記イン
バータ回路Ｎ１の出力信号のハイレベルに対応したＭＯ
ＳＦＥＴＱ４がオン状態にされている。このＭＯＳＦＥ
ＴＱ４には、上記のようにアドレスバッファからバー信
号に対応した内部アドレス信号／ａ０のハイレベルが供
給される。したがって、上記記憶された最下位ビットと
同じアドレスが供給されたなら、ＭＯＳＦＥＴＱ４を通
してハイレベルの一致信号が供給される。もしも、内部
アドレス信号／ａ０がロウレベルなら上記ＭＯＳＦＥＴ
Ｑ４を通してロウレベルの不一信号が出力される。

【００７６】他のアドレスに対応して上記同様な回路が
設けられ、全ビットについて一致信号が形成されたこと
をアンドゲート回路Ｇ２により形成して、上記判定信号
ＸＥが形成される。前記のようなヒューズセットを用い
た場合のように、４本単位、２本単位及び１本単位での
欠陥救済を行うようにするため、同図に代表として例示
的に示されているように、最下位ビットに対応した比較
出力部にオアゲート回路Ｇ１が設けられる。このオアゲ
ート回路Ｇ１の他方の入力には、上記同様なヒューズ回
路が設けられる。このヒューズ回路のヒューズｆ０’を
切断させることにより、ハイレベルの無効信号はＨ０を
形成し、上記オアゲート回路Ｇ１の他方の入力に供給す
る。この構成では、上記ヒューズｆ０’を切断すると、
上記ヒューズｆ０に対応した最下位ビットのアドレス信
号ａ０と／ａ０に無関係に、ハイレベルの一致信号が出
力される。これにより、前記ヒューズセットにおいて、
最下位ビットに対応したヒューズ１と２を共に切断させ
たときと同じ状態を作り出すことができ、２本単位での
救済が可能になる。

【００７７】同図では、省略されているが、アドレスＡ
１に対応した比較回路にも上記同様なオアゲート回路と
ヒューズ回路を設けるようにすれば、アドレスＡ１も同
様に無効にで、両ヒューズを共に切断させれば４本単位
での欠陥救済が可能になる。このように、不良アドレス
の記憶を行う記憶回路と、アドレス信号との比較を行う
比較回路とからなる欠陥救済回路においても、複数単位
で設けられる冗長ワード線を指定するアドレスを無効に
する機能を付加することにより、上記のようなヒューズ
セットを用いた場合と同様に、複数通りの欠陥救済を行
わせるようにすることができる。また、ヒューズＦ０等
は、上記のようにレーザー光線により切断させるもの、
あるいはＭＯＳＦＥＴにより電流を流して溶断させるも
のであってもよい。このように電流により切断させる場
合には、切断用のＭＯＳＦＥＴが設けられる。

【００７８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 不良アドレスを記憶する記憶回路に対して複数
の冗長ワード線を設けるとともに、上記記憶回路には１
つのワード線の選択に必要な不良アドレスを記憶させる
ようにし、かかる不良アドレスとメモリアクセス時に入
力されたアドレスとの比較一致信号と上記入力されたア
ドレスに含まれる所定のアドレス信号とを用いて上記不
良ワード線に代えて上記複数の冗長ワード線の中から１
つの冗長ワード線を選択するようにすることにより、不
良アドレスの記憶回路に対して複数の冗長ワード線を設
けるようにして記憶回路の数を減らすとともに、冗長ワ
ード線側に不良があっても複数の中の１つを指定するア
ドレスが異なることを条件に使用することができるので
欠陥救済効率を高くすることができるという効果が得ら
れる。

【００７９】（２） 上記記憶回路と比較回路として、
上記不良アドレスのうち上記複数の冗長ワード線を指示
する上記所定のアドレス信号を実質的に無効にしてそれ
に対応した複数の不良ワード線の救済を可能にする機能
を持たせることにより、複数通りの欠陥救済に用いるこ
とができるという効果が得られる。

【００８０】（３） 上記ワード線をメインワード線
と、かかるメインワード線の延長方向に対して分割され
た長さとされ、かつ、上記メインワード線と交差するビ
ット線方向に対して複数配置され、複数からなるダイナ
ミック型メモリセルが接続されてなる複数のサブワード
線により構成し、上記サブワード線は上記メインワード
線の選択信号と、それと直交するように延長された複数
からなるサブワード選択線から供給される選択信号とを
受けるサブワードドライバにより駆動し、上記複数の冗
長ワード線を上記１つのメインワード線と上記複数のサ
ブワード線から構成することにより、大記憶容量化を図
るとともに、それに伴う欠陥救済を効率よく行うことが
できるという効果が得られる。

【００８１】（４） 上記記憶回路、比較回路及び冗長
ワード線を含む欠陥救済回路を複数のメモリマットに分
散して複数組が設け、それぞれの欠陥救済回路は、上記
複数メモリマットの中における不良ワード線の救済を行
うようにすることにより、欠陥救済効率を向上させるこ
とができるという効果が得られる。

【００８２】（５） 上記不良アドレスを記憶する記憶
回路及び比較回路として、１つのワード線を指定する非
反転と反転からなる相補のアドレス信号がそれぞれゲー
トに供給され、ソースが基準電位に接続された複数から
なるＭＯＳＦＥＴと、かかるＭＯＳＦＥＴのドレインに
一端が接続された複数のヒューズ手段とを備え、不良ア
ドレスを記憶させるときには非反転又は反転のアドレス
信号に対応されたいずれか一方のヒューズ手段を切断
し、かかる複数のヒューズ手段の他端を共通化してワイ
ヤード論理信号を得るものとすることにより、簡単な構
成でヒューズの切断方法による多様な欠陥救済が可能に
なるという効果が得られる。

【００８３】（６） 上記複数のワード線は、１つのメ
インワード線と８本のサブワード線であり、アドレスＡ
０とＡ１により４つの中の１つのサブワード線が選択さ
れるものであり、上記アドレスＡ１又はＡ０に対応した
二対のヒューズにおいてそれぞれ一方ずつを切断するこ
とにより１本単位の救済を行い、上記アドレスＡ０又は
Ａ１に対応した二対ヒューズのうち一対のヒューズを両
方共に切断させることにより２本単位の救済を行い、上
記アドレス信号Ａ０とＡ１に対応した二対のヒューズを
全て切断させることにより４本単位の救済を行うように
多様な欠陥救済を行うようにすることができるという効
果が得られる。

【００８４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ワー
ド線は、前記のようなメインワード線と複数のサブワー
ド線から構成されるものに限定されないで、メモリマッ
ト毎に設けられるワード線としてもよい。この場合で
も、上記のようなヒューズセットのような単位の救済判
定回路に対応して複数の冗長ワード線が設けられる。メ
モリのマット構成やレイアウトは種々の実施形態を採る
ことができる。メモリセルは、ダイナミック型メモリセ
ルの他に、スタティック型メモリセルあるいは不揮発性
記憶素子であってもよい。この発明は、欠陥救済回路を
備えた半導体記憶装置に広く利用できる。

【００８５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、不良アドレスを記憶する記
憶回路に対して複数の冗長ワード線を設けるとともに、
上記記憶回路には１つのワード線の選択に必要な不良ア
ドレスを記憶させるようにし、かかる不良アドレスとメ
モリアクセス時に入力されたアドレスとの比較一致信号
と上記入力されたアドレスに含まれる所定のアドレス信
号とを用いて上記不良ワード線に代えて上記複数の冗長
ワード線の中から１つの冗長ワード線を選択するように
することにより、不良アドレスの記憶回路に対して複数
の冗長ワード線を設けるようにして記憶回路の数を減ら
すとともに、冗長ワード線側に不良があっても複数の中
の１つを指定するアドレスが異なることを条件に使用す
ることができるので欠陥救済効率を高くすることができ
る。

【００８６】上記記憶回路と比較回路として、上記不良
アドレスのうち上記複数の冗長ワード線を指示する上記
所定のアドレス信号を実質的に無効にしてそれに対応し
た複数の不良ワード線の救済を可能にする機能を持たせ
ることにより、複数通りの欠陥救済に用いることができ
る。

【００８７】上記ワード線をメインワード線と、かかる
メインワード線の延長方向に対して分割された長さとさ
れ、かつ、上記メインワード線と交差するビット線方向
に対して複数配置され、複数からなるダイナミック型メ
モリセルが接続されてなる複数のサブワード線により構
成し、上記サブワード線は上記メインワード線の選択信
号と、それと直交するように延長された複数からなるサ
ブワード選択線から供給される選択信号とを受けるサブ
ワードドライバにより駆動し、上記複数の冗長ワード線
を上記１つのメインワード線と上記複数のサブワード線
から構成することにより、大記憶容量化を図るととも
に、それに伴う欠陥救済を効率よく行うことができる。

【００８８】上記記憶回路、比較回路及び冗長ワード線
を含む欠陥救済回路を複数のメモリマットに分散して複
数組が設け、それぞれの欠陥救済回路は、上記複数メモ
リマットの中における不良ワード線の救済を行うように
することにより、欠陥救済効率を向上させることができ
る。

【００８９】上記不良アドレスを記憶する記憶回路及び
比較回路として、１つのワード線を指定する非反転と反
転からなる相補のアドレス信号がそれぞれゲートに供給
され、ソースが基準電位に接続された複数からなるＭＯ
ＳＦＥＴと、かかるＭＯＳＦＥＴのドレインに一端が接
続された複数のヒューズ手段とを備え、不良アドレスを
記憶させるときには非反転又は反転のアドレス信号に対
応されたいずれか一方のヒューズ手段を切断し、かかる
複数のヒューズ手段の他端を共通化してワイヤード論理
信号を得るものとすることにより、簡単な構成でヒュー
ズの切断方法による多様な欠陥救済が可能になる。

【００９０】上記複数のワード線は、１つのメインワー
ド線と８本のサブワード線であり、アドレスＡ０とＡ１
により４つの中の１つのサブワード線が選択されるもの
であり、上記アドレスＡ１又はＡ０に対応した二対のヒ
ューズにおいてそれぞれ一方ずつを切断することにより
１本単位の救済を行い、上記アドレスＡ０又はＡ１に対
応した二対ヒューズのうち一対のヒューズを両方共に切
断させることにより２本単位の救済を行い、上記アドレ
ス信号Ａ０とＡ１に対応した二対のヒューズを全て切断
させることにより４本単位の救済を行うように多様な欠
陥救済を行うようにすることができる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図２】上記図１のダイナミック型ＲＡＭの一実施例を
示すレイアウト図である。

【図３】上記図１のメモリアレイのメインワード線とサ
ブワード線との関係を説明するための要部ブロック図で
ある。

【図４】上記図１のメモリアレイのメインワード線とセ
ンスアンプとの関係を説明するための要部ブロック図で
ある。

【図５】この発明が適用されるダイナミック型ＲＡＭの
センスアンプ部の一実施例を示す要部回路図である。

【図６】この発明が適用されるダイナミック型ＲＡＭの
周辺部分の一実施例を示す概略ブロック図である。

【図７】この発明に係るダイナミック型ＲＡＭに搭載さ
れる欠陥救済回路を説明するための概略構成図である。

【図８】この発明に係るダイナミック型ＲＡＭにおける
正規ワード線と冗長ワード線との関係を説明するための
概略構成図である。

【図９】この発明に係るダイナミック型ＲＡＭにおける
欠陥救済回路を説明するための概略ブロック図である。

【図１０】上記図９の欠陥救済回路の動作の一例を説明
するためのタイミング図である。

【図１１】上記図９の欠陥救済回路の動作の他の一例を
説明するためのタイミング図である。

【図１２】上記図７等の欠陥救済回路に用いられるヒュ
ーズセットの一実施例を示す回路図である。

【図１３】上記図１２のヒューズセットにおける欠陥救
済動作を説明するためのヒューズ切断状態図である。

【図１４】この発明に係る他の一実施例を示す欠陥救済
回路の回路図である。

【符号の説明】

ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、Ｍ
ＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレ
イ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、Ｓ
ＷＬ０…サブワード線、ＹＳ…カラム選択線、ＭＭＡＴ
０〜ＭＭＡＴ３…メモリマット、ＴＧ…タイミング制御
回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッ
ファ、ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マル
チプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回
路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…
ロウ系冗長回路、ＸＩＢ…デコーダ回路、Ｆ０〜Ｆ７…
ヒューズセット、Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、Ｎ１〜Ｎ
２…インバータ回路、Ｇ１…オアゲート回路、Ｇ２…ア
ンドゲート回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 幸英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 藤原 博幸 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 平 雅之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 不良アドレスを記憶する記憶回路に対し
   て複数の冗長ワード線が設けられており、上記記憶回路
   には１つのワード線の選択に必要な不良アドレスを記憶
   させ、かかる不良アドレスとメモリアクセス時に入力さ
   れたアドレスとを比較回路により比較し、その一致信号
   と上記入力されたアドレスに含まれる所定のアドレス信
   号とを用いて上記不良ワード線に代えて上記複数の冗長
   ワード線の中から１つの冗長ワード線を選択する欠陥救
   済回路を備えてなることを特徴とする半導体記憶装置。
2. 【請求項２】 上記記憶回路と比較回路は、上記不良ア
   ドレスのうち上記複数の冗長ワード線を指示する上記所
   定のアドレス信号を実質的に無効にしてそれに対応した
   複数の不良ワード線の救済を可能にする機能を持つもの
   であることを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記ワード線は、メインワード線と、か
   かるメインワード線の延長方向に対して分割された長さ
   とされ、かつ、上記メインワード線と交差するビット線
   方向に対して複数配置され、複数からなるダイナミック
   型メモリセルが接続されてなる複数のサブワード線とか
   らなり、上記サブワード線は上記メインワード線の選択
   信号と、それと直交するように延長された複数からなる
   サブワード選択線から供給される選択信号とを受けるサ
   ブワードドライバにより駆動されるものであり、上記複
   数の冗長ワード線は、上記１つのメインワード線と上記
   複数のサブワード線からなるものであることを特徴とす
   る請求項１又は請求項２の半導体記憶装置。
4. 【請求項４】 上記記憶回路、比較回路及び冗長ワード
   線を含む欠陥救済回路は、複数のメモリマットに分散さ
   れて複数組が設けられるものであり、それぞれの欠陥救
   済回路は、上記複数メモリマットの中における不良ワー
   ド線の救済が可能にされるものであることを特徴とする
   請求項１、請求項２又は請求項３の半導体記憶装置。
5. 【請求項５】 上記不良アドレスを記憶する記憶回路及
   び比較回路は、１つのワード線を指定する非反転と反転
   からなる相補のアドレス信号がそれぞれゲートに供給さ
   れ、ソースが基準電位に接続された複数からなるＭＯＳ
   ＦＥＴと、かかるＭＯＳＦＥＴのドレインに一端が接続
   された複数のヒューズ手段とを備え、不良アドレスを記
   憶させるときには非反転又は反転のアドレス信号に対応
   されたいずれか一方のヒューズ手段を切断し、かかる複
   数のヒューズ手段の他端を共通化してワイヤード論理信
   号を得るものであることを特徴とする請求項１、請求項
   ２又は請求項３又は請求項４の半導体記憶装置。
6. 【請求項６】 上記複数のワード線は、１つのメインワ
   ード線と８本のサブワード線であり、アドレスＡ０とＡ
   １に対応した二対のヒューズにおいてそれぞれ一方ずつ
   を切断させて１本単位の救済を行い、上記アドレスＡ０
   とＡ１に対応した二対のヒューズのうち一対を共に切断
   させて２本単位の救済を行い、上記アドレスＡ０とＡ１
   に対応した二対のヒューズのうち二対とも切断させて４
   本単位の救済を行うようにしてなることを特徴とする請
   求項５の半導体記憶装置。
7. 【請求項７】 複数のメインワード線と複数のサブワー
   ド線と複数の選択信号線と複数のサブワード線選択回路
   と冗長メインワード線と複数の冗長サブワード線と冗長
   サブワード線選択回路と上記複数のサブワード線に結合
   された複数のメモリセルと上記複数の冗長サブワード線
   に結合された複数の冗長メモリセルと欠陥情報保持回路
   を有する判定回路とを含む半導体記憶装置であって、 上記半導体記憶装置は、第１アドレス信号及び第２アド
   レス信号を受け、 上記サブワード線は、複数の第１サブワード線と複数の
   第２サブワード線とを含み、 上記複数のサブワード線選択回路は、第１サブワード線
   選択回路と第２サブワード線選択回路とを含み、 上記複数のメインワード線は、第１メインワード線と第
   ２メインワード線とを含み、 上記第１サブワード線選択回路は、上記複数の選択信号
   線と上記第１メインワード線と上記複数の第１サブワー
   ド線とに結合され、 上記第２サブワード線選択回路は、上記複数の選択信号
   線と上記第２メインワード線と上記複数の第２サブワー
   ド線とに結合され、 上記冗長サブワード線選択回路は、上記複数の選択信号
   線と上記冗長メインワード線と上記複数の冗長サブワー
   ド線とに結合され、 上記判定回路は、上記第１アドレス信号及び上記第２ア
   ドレス信号を受け、 上記欠陥情報保持回路が第１情報及び第２情報を保持し
   ている場合において、上記第１アドレス信号と上記第１
   情報が一致し且つ上記第２アドレス信号と上記第２情報
   が一致したと上記判定回路が判定した場合、上記冗長メ
   インワード線が選択され且つ上記第２アドレス信号に基
   づいた選択信号が上記選択信号線に与えられ、 上記欠陥情報保持回路が第１情報及び第２情報を保持し
   ている場合において、上記第１アドレス信号と上記第１
   情報が一致し且つ上記第２アドレス信号と上記第２情報
   が一致しないと上記判定回路が判定した場合、上記複数
   のメインワード線のうちで上記第１アドレス信号に対応
   する一つが選択され且つ上記第２アドレス信号に基づい
   て上記選択信号が上記選択信号線に与えられ、 上記欠陥情報保持回路が上記第１情報を保持しつ且つ上
   記第２情報を保持していない場合において、上記第１ア
   ドレス信号と上記第１情報が一致したと上記判定回路が
   判定した場合、上記冗長メインワード線が選択され且つ
   上記第２アドレス信号に基づいた上記選択信号が上記選
   択信号線に与えられることを特徴とする半導体記憶装
   置。