JPH0786402A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0786402A JPH0786402A JP25233193A JP25233193A JPH0786402A JP H0786402 A JPH0786402 A JP H0786402A JP 25233193 A JP25233193 A JP 25233193A JP 25233193 A JP25233193 A JP 25233193A JP H0786402 A JPH0786402 A JP H0786402A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 層間絶縁膜に開設する接続用ホールにおける
上層配線の接続不良や断線を防止する半導体装置とその
製造方法を得る。 【構成】 半導体基板１上に配線３を形成し、この上に
エッチング速度が遅いＣＶＤ酸化膜４とエッチング速度
が速いＢＰＳＧ膜５を形成し、更にその上に第２配線６
と、ＣＶＤ酸化膜７を形成する。このＣＶＤ酸化膜７を
開設するコンタクトホール９の周囲で除去し、その上に
ＢＰＳＧ膜８を形成し、このＢＰＳＧ膜から下層に向け
てコンタクトホール９を開設する。このため、コンタク
トホール９の側壁面にエッチング速度が遅いＣＶＤ酸化
膜が露呈されることがなく、エッチング速度の相違によ
る庇状の突起が発生せず、上層配線の被覆性を高めて断
線を防止する。
上層配線の接続不良や断線を防止する半導体装置とその
製造方法を得る。 【構成】 半導体基板１上に配線３を形成し、この上に
エッチング速度が遅いＣＶＤ酸化膜４とエッチング速度
が速いＢＰＳＧ膜５を形成し、更にその上に第２配線６
と、ＣＶＤ酸化膜７を形成する。このＣＶＤ酸化膜７を
開設するコンタクトホール９の周囲で除去し、その上に
ＢＰＳＧ膜８を形成し、このＢＰＳＧ膜から下層に向け
てコンタクトホール９を開設する。このため、コンタク
トホール９の側壁面にエッチング速度が遅いＣＶＤ酸化
膜が露呈されることがなく、エッチング速度の相違によ
る庇状の突起が発生せず、上層配線の被覆性を高めて断
線を防止する。
Description
【０００１】
【産業上の利用分野】本発明は多層配線構造を有する半
導体装置に関し、特に上下配線層間での接続の信頼性を
改善した半導体装置および製造方法に関する。
導体装置に関し、特に上下配線層間での接続の信頼性を
改善した半導体装置および製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置では、高集積化に伴い
素子や配線等の微細化が急速に進められており、これに
伴って半導体基板の拡散層と配線との接続を行うコンタ
クトホールの面積は縮小率の２乗に比例して急速に小さ
くなってきている。また近年においては、多層配線はご
く一般的な構造となり、下層の多結晶シリコン配線、ま
たは高融点金属シリサイド配線の２層、３層構造の上層
に金属配線層が形成されるようになってきており、金属
配線と半導体基板上の拡散層とを接続するスルーホール
は多層化とともに深くなる傾向にある。そのため、これ
らの接続用ホールにおける横方向寸法に対する深さ寸法
の比率、所謂アスペクト比は非常に大きくなってきてお
り金属配線のカバレッジ、即ち接続用ホール内での被覆
性が大きな問題となっている。
素子や配線等の微細化が急速に進められており、これに
伴って半導体基板の拡散層と配線との接続を行うコンタ
クトホールの面積は縮小率の２乗に比例して急速に小さ
くなってきている。また近年においては、多層配線はご
く一般的な構造となり、下層の多結晶シリコン配線、ま
たは高融点金属シリサイド配線の２層、３層構造の上層
に金属配線層が形成されるようになってきており、金属
配線と半導体基板上の拡散層とを接続するスルーホール
は多層化とともに深くなる傾向にある。そのため、これ
らの接続用ホールにおける横方向寸法に対する深さ寸法
の比率、所謂アスペクト比は非常に大きくなってきてお
り金属配線のカバレッジ、即ち接続用ホール内での被覆
性が大きな問題となっている。
【０００３】現在一般的に用いられている接続用ホール
の構造の一例を図４の製造工程に従って説明する。先
ず、図４（ａ）のように、Ｐ型シリコン基板２１上にＮ
型拡散層２２を形成して素子を形成し、この素子に対し
て最上層の金属配線を接続するものとする。前記Ｎ型拡
散層２２を形成した後、図には示されない薄い絶縁膜を
形成した後、その上に多結晶シリコン膜をＣＶＤ法によ
り堆積し、これをパターニングして第１配線２３を形成
する。その後、不純物を含まないシリコン酸化膜（以
下、ＣＶＤ酸化膜と称する）２４を堆積し、更にその上
にボロンとリンの不純物を含むシリコン酸化膜（以下、
ＢＰＳＧ膜と称する）２５を堆積させ、第１の層間絶縁
膜を形成する。ここで第１ＣＶＤ酸化膜２４は、第１Ｂ
ＰＳＧ膜２５を形成する際に、第１ＢＰＳＧ膜２５より
第１配線２３、またはＮ型拡散層２２へ不純物であるボ
ロンとリンの外向拡散を防止して特性の変化を防止する
ために設けられる。このような技術は、例えば特開昭６
３−２５２４４４号公報に記載されている。
の構造の一例を図４の製造工程に従って説明する。先
ず、図４（ａ）のように、Ｐ型シリコン基板２１上にＮ
型拡散層２２を形成して素子を形成し、この素子に対し
て最上層の金属配線を接続するものとする。前記Ｎ型拡
散層２２を形成した後、図には示されない薄い絶縁膜を
形成した後、その上に多結晶シリコン膜をＣＶＤ法によ
り堆積し、これをパターニングして第１配線２３を形成
する。その後、不純物を含まないシリコン酸化膜（以
下、ＣＶＤ酸化膜と称する）２４を堆積し、更にその上
にボロンとリンの不純物を含むシリコン酸化膜（以下、
ＢＰＳＧ膜と称する）２５を堆積させ、第１の層間絶縁
膜を形成する。ここで第１ＣＶＤ酸化膜２４は、第１Ｂ
ＰＳＧ膜２５を形成する際に、第１ＢＰＳＧ膜２５より
第１配線２３、またはＮ型拡散層２２へ不純物であるボ
ロンとリンの外向拡散を防止して特性の変化を防止する
ために設けられる。このような技術は、例えば特開昭６
３−２５２４４４号公報に記載されている。
【０００４】次に、前記第１の層間絶縁膜の上に多結晶
シリコンまたは高融点金属シリサイドを形成し、これを
パターニングして第２配線２６を形成する。その上に、
第１層間絶縁膜と同様に第２層間絶縁膜となる第２ＣＶ
Ｄ酸化膜２７、第２ＢＰＳＧ膜２８を形成する。しかる
上で、熱処理を行い第２層間絶縁膜の平坦化を行う。こ
のとき、第２ＢＰＳＧ膜２８は不純物を含んでいるた
め、比較的に低い温度で流動され、その表面の平坦化が
図られる。また、第２ＣＶＤ酸化膜２７は、第２ＢＰＳ
Ｇ膜２８を平坦化する際に第２配線２６が第２ＢＰＳＧ
膜２８と共に位置移動されることを防止するために設け
られる。そして、上層に形成する金属配線と前記Ｎ型拡
散層２２とを電気接続するために、前記第１及び第２の
層間絶縁膜にわたってコンタクトホール２９を開孔す
る。
シリコンまたは高融点金属シリサイドを形成し、これを
パターニングして第２配線２６を形成する。その上に、
第１層間絶縁膜と同様に第２層間絶縁膜となる第２ＣＶ
Ｄ酸化膜２７、第２ＢＰＳＧ膜２８を形成する。しかる
上で、熱処理を行い第２層間絶縁膜の平坦化を行う。こ
のとき、第２ＢＰＳＧ膜２８は不純物を含んでいるた
め、比較的に低い温度で流動され、その表面の平坦化が
図られる。また、第２ＣＶＤ酸化膜２７は、第２ＢＰＳ
Ｇ膜２８を平坦化する際に第２配線２６が第２ＢＰＳＧ
膜２８と共に位置移動されることを防止するために設け
られる。そして、上層に形成する金属配線と前記Ｎ型拡
散層２２とを電気接続するために、前記第１及び第２の
層間絶縁膜にわたってコンタクトホール２９を開孔す
る。
【０００５】このコンタクトホール２９を開孔したとき
に、シリコン基板２１のＮ型拡散層２２の表面に自然酸
化膜３０が形成されるため、この部分での接続抵抗を改
善するために前記自然酸化膜３０を除去することが行わ
れており、数種のエッチング液にてエッチングを行う。
この時の状態を図４（ｂ）に示す。しかる上で、図４
（ｃ）に示すように、コンタクトホール９を含む全面に
バリアメタル層３１となるＴｉ−ＴｉＮ膜を堆積し、更
にその上にシリコンと銅を微量に含んだアルミニウム膜
３２を堆積し、これらの膜をパターニングすることによ
り上層配線を形成し、前記Ｎ型拡散層２２に対する電気
接続が実現される。
に、シリコン基板２１のＮ型拡散層２２の表面に自然酸
化膜３０が形成されるため、この部分での接続抵抗を改
善するために前記自然酸化膜３０を除去することが行わ
れており、数種のエッチング液にてエッチングを行う。
この時の状態を図４（ｂ）に示す。しかる上で、図４
（ｃ）に示すように、コンタクトホール９を含む全面に
バリアメタル層３１となるＴｉ−ＴｉＮ膜を堆積し、更
にその上にシリコンと銅を微量に含んだアルミニウム膜
３２を堆積し、これらの膜をパターニングすることによ
り上層配線を形成し、前記Ｎ型拡散層２２に対する電気
接続が実現される。
【０００６】
【発明が解決しようとする課題】この従来の半導体装置
におけるコンタクトホールの製造工程では、上層のバリ
アメタル層３１やアルミニウム膜３２を形成する前のエ
ッチング工程において、ＣＶＤ酸化膜とＢＰＳＧ膜との
エッチング液に対するエッチング速度が異なるため、コ
ンタクトホールに露呈された部分のサイドエッチング量
にそれぞれ差が生じ、特にエッチング速度が遅い第２Ｃ
ＶＤ酸化膜２７の端部が庇状にコンタクトホール２９内
に突出された状態となり、結果として図４（ｂ）に示さ
れるようにコンタクトホール２９の側壁表面に段差が生
じることになる。このため、その段差部おいて、その上
に形成されるバリアメタル層３１とアルミニウム膜３２
に段切れが生じ、Ｎ型拡散層２２との接続不良が生じ、
或いは上層配線自体の断線が生じ、半導体装置の歩留り
低下または信頼性の劣化が生じるという問題がある。本
発明の目的は、コンタクトホールやスルーホール等の接
続用ホールにおける上層配線の接続不良や断線を防止す
る半導体装置とその製造方法を提供することにある。
におけるコンタクトホールの製造工程では、上層のバリ
アメタル層３１やアルミニウム膜３２を形成する前のエ
ッチング工程において、ＣＶＤ酸化膜とＢＰＳＧ膜との
エッチング液に対するエッチング速度が異なるため、コ
ンタクトホールに露呈された部分のサイドエッチング量
にそれぞれ差が生じ、特にエッチング速度が遅い第２Ｃ
ＶＤ酸化膜２７の端部が庇状にコンタクトホール２９内
に突出された状態となり、結果として図４（ｂ）に示さ
れるようにコンタクトホール２９の側壁表面に段差が生
じることになる。このため、その段差部おいて、その上
に形成されるバリアメタル層３１とアルミニウム膜３２
に段切れが生じ、Ｎ型拡散層２２との接続不良が生じ、
或いは上層配線自体の断線が生じ、半導体装置の歩留り
低下または信頼性の劣化が生じるという問題がある。本
発明の目的は、コンタクトホールやスルーホール等の接
続用ホールにおける上層配線の接続不良や断線を防止す
る半導体装置とその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
エッチング速度が異なる２種類の絶縁膜を積層した構成
の層間絶縁膜を備える半導体装置において、接続用ホー
ルの周囲ではエッチング速度が遅い絶縁膜を除去した構
成とする。ここで、エッチング速度が速い絶縁膜は不純
物を含むシリコン酸化膜で構成し、エッチング速度が遅
い絶縁膜は不純物を含まないシリコン酸化膜で構成し、
不純物を含まないシリコン酸化膜を接続用ホールの周囲
で除去している。また、本発明の製造方法は、半導体基
板上に配線を形成する工程と、この配線上にエッチング
速度が遅い絶縁膜を形成する工程と、このエッチング速
度が遅い絶縁膜を接続用ホールの周囲部分でエッチング
除去する工程と、エッチング速度が速い絶縁膜を形成し
て先のエッチング速度が遅い絶縁膜とで層間絶縁膜を形
成する工程と、この層間絶縁膜に接続用ホールを開設す
る工程と、この接続用ホールを含む領域に上層配線を形
成する工程とを含んでいる。
エッチング速度が異なる２種類の絶縁膜を積層した構成
の層間絶縁膜を備える半導体装置において、接続用ホー
ルの周囲ではエッチング速度が遅い絶縁膜を除去した構
成とする。ここで、エッチング速度が速い絶縁膜は不純
物を含むシリコン酸化膜で構成し、エッチング速度が遅
い絶縁膜は不純物を含まないシリコン酸化膜で構成し、
不純物を含まないシリコン酸化膜を接続用ホールの周囲
で除去している。また、本発明の製造方法は、半導体基
板上に配線を形成する工程と、この配線上にエッチング
速度が遅い絶縁膜を形成する工程と、このエッチング速
度が遅い絶縁膜を接続用ホールの周囲部分でエッチング
除去する工程と、エッチング速度が速い絶縁膜を形成し
て先のエッチング速度が遅い絶縁膜とで層間絶縁膜を形
成する工程と、この層間絶縁膜に接続用ホールを開設す
る工程と、この接続用ホールを含む領域に上層配線を形
成する工程とを含んでいる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の半導体装置の実施例１の平面図とそ
のＡ−Ａ線断面図である。また、図２（ａ）〜（ｄ）は
その製造方法を工程順に示す断面図である。以下、図２
に示す製造工程に従って図１の構造を併せて説明する。
先ず、図２（ａ）に示すようにＰ型シリコン基板１上に
フォトリソグラフィ技術とイオン注入技術によりＮ型拡
散層２を形成する。その上で、図示を省略した絶縁膜を
形成し、その絶縁膜上にＣＶＤ法で多結晶シリコン膜を
形成し、かつこれをフォトリソグラフィ技術でパターニ
ングして第１配線３を形成する。その後、第１ＣＶＤ酸
化膜４を１５００Å堆積し、更にその上にＣＶＤ法によ
り第１ＢＰＳＧ膜５を４０００Å堆積して第１層間絶縁
膜を形成する。前記第１ＣＶＤ酸化膜４は第１ＢＰＳＧ
膜５からの不純物の外向拡散防止用として機能すること
は言うまでもない。
る。図１は本発明の半導体装置の実施例１の平面図とそ
のＡ−Ａ線断面図である。また、図２（ａ）〜（ｄ）は
その製造方法を工程順に示す断面図である。以下、図２
に示す製造工程に従って図１の構造を併せて説明する。
先ず、図２（ａ）に示すようにＰ型シリコン基板１上に
フォトリソグラフィ技術とイオン注入技術によりＮ型拡
散層２を形成する。その上で、図示を省略した絶縁膜を
形成し、その絶縁膜上にＣＶＤ法で多結晶シリコン膜を
形成し、かつこれをフォトリソグラフィ技術でパターニ
ングして第１配線３を形成する。その後、第１ＣＶＤ酸
化膜４を１５００Å堆積し、更にその上にＣＶＤ法によ
り第１ＢＰＳＧ膜５を４０００Å堆積して第１層間絶縁
膜を形成する。前記第１ＣＶＤ酸化膜４は第１ＢＰＳＧ
膜５からの不純物の外向拡散防止用として機能すること
は言うまでもない。
【０００９】次いで、前記第１層間絶縁膜上に多結晶シ
リコン膜、または高融点金属シリサイド膜をＣＶＤ法、
またはスパッタリング法により１５００Å堆積し、フォ
トリソグラフィ技術によりパタ−ニングし、第２配線６
を形成する。その上に第２ＣＶＤ酸化膜７を１５００Å
堆積する。この第２ＣＶＤ酸化膜７は、その上に形成す
る第２のＢＰＳＧ膜８からの不純物の外向拡散防止、及
び第２ＢＰＳＧ膜８の平坦化のための熱処理時に第２配
線６の位置移動を防止するために機能するものであるこ
とは言うまでもない。
リコン膜、または高融点金属シリサイド膜をＣＶＤ法、
またはスパッタリング法により１５００Å堆積し、フォ
トリソグラフィ技術によりパタ−ニングし、第２配線６
を形成する。その上に第２ＣＶＤ酸化膜７を１５００Å
堆積する。この第２ＣＶＤ酸化膜７は、その上に形成す
る第２のＢＰＳＧ膜８からの不純物の外向拡散防止、及
び第２ＢＰＳＧ膜８の平坦化のための熱処理時に第２配
線６の位置移動を防止するために機能するものであるこ
とは言うまでもない。
【００１０】次いで、図２（ｂ）に示すように、コンタ
クトホールを開設する箇所よりも若干広い領域の第２Ｃ
ＶＤ酸化膜７をフォトリソグラフィ技術を用いてエッチ
ング除去する。このエッチング除去部７ａを図１（ｂ）
に示す。ここでは開設しようとするコンタクトホール９
の平面形状が矩形であるため、これを囲む矩形の領域７
ａをエッチング除去している。その後、図２（ｂ）に鎖
線で示すように、第２ＢＰＳＧ膜８をＣＶＤ法により４
０００Å堆積し、熱処理を行って平坦化を図る。
クトホールを開設する箇所よりも若干広い領域の第２Ｃ
ＶＤ酸化膜７をフォトリソグラフィ技術を用いてエッチ
ング除去する。このエッチング除去部７ａを図１（ｂ）
に示す。ここでは開設しようとするコンタクトホール９
の平面形状が矩形であるため、これを囲む矩形の領域７
ａをエッチング除去している。その後、図２（ｂ）に鎖
線で示すように、第２ＢＰＳＧ膜８をＣＶＤ法により４
０００Å堆積し、熱処理を行って平坦化を図る。
【００１１】続いて、図２（ｃ）に示すように、フォト
リソグラフィ技術によりコンタクトホール９を開設す
る。この時、先ずフッ酸系のエッチング液により２００
０Åのウェットエッチングを行った後、ＣＦ4 系のエッ
チングガスによる異方性のドライエッチングによりシリ
コン基板１のＮ型拡散層２に達するまで開孔する。更
に、アンモニア水と過酸化水素水の混合溶液によりシリ
コン基板１を洗浄し、続いてフッ酸系のエッチング液に
て１５秒ウェットエッチングを行いシリコン基板１の表
面に生成されている自然酸化膜１０を除去する。しかる
上で、図１（ａ）に示したように、上層の配線となるＴ
ｉ−ＴｉＮ膜をスパッタリング法により堆積し、高速熱
処理を行ってＴｉ膜をシリサイド化してバリアメタル層
１１を形成する。続いて、シリコンと銅を含むアルミニ
ウム膜１２を堆積した後、フォトリソグラフィ技術を用
いてパターニングを行ない、これらで上層配線を形成す
る。
リソグラフィ技術によりコンタクトホール９を開設す
る。この時、先ずフッ酸系のエッチング液により２００
０Åのウェットエッチングを行った後、ＣＦ4 系のエッ
チングガスによる異方性のドライエッチングによりシリ
コン基板１のＮ型拡散層２に達するまで開孔する。更
に、アンモニア水と過酸化水素水の混合溶液によりシリ
コン基板１を洗浄し、続いてフッ酸系のエッチング液に
て１５秒ウェットエッチングを行いシリコン基板１の表
面に生成されている自然酸化膜１０を除去する。しかる
上で、図１（ａ）に示したように、上層の配線となるＴ
ｉ−ＴｉＮ膜をスパッタリング法により堆積し、高速熱
処理を行ってＴｉ膜をシリサイド化してバリアメタル層
１１を形成する。続いて、シリコンと銅を含むアルミニ
ウム膜１２を堆積した後、フォトリソグラフィ技術を用
いてパターニングを行ない、これらで上層配線を形成す
る。
【００１２】このように実施例１によれば、図２（ｂ）
の工程で第２ＣＶＤ酸化膜７をコンタクトホールを囲む
領域７ａでエッチング除去しているので、その上に形成
する第２ＢＰＳＧ膜８はコンタクトホール９の周囲で下
層の第１ＢＰＳＧ膜５に直接接触されてこれと一体化さ
れる。したがって、コンタクトホール９を開設し、その
後にウェットエッチングを行った場合でも、第２ＣＶＤ
酸化膜７がコンタクトホール９の側壁面に露呈されるこ
とはなく、第１及び第２ＢＰＳＧ膜とのエッチングレー
トの相違による庇状の突起が生じることがない。このた
め、上層配線を形成したときに段切れが生じることはな
く、上層配線の断線が防止される。なお、第２ＣＶＤ酸
化膜７はコンタクトホール９の周囲で除去しても、第２
配線６を被覆した状態は保もたれているため、第２配線
６の位置移動が防止されることは言うまでもない。
の工程で第２ＣＶＤ酸化膜７をコンタクトホールを囲む
領域７ａでエッチング除去しているので、その上に形成
する第２ＢＰＳＧ膜８はコンタクトホール９の周囲で下
層の第１ＢＰＳＧ膜５に直接接触されてこれと一体化さ
れる。したがって、コンタクトホール９を開設し、その
後にウェットエッチングを行った場合でも、第２ＣＶＤ
酸化膜７がコンタクトホール９の側壁面に露呈されるこ
とはなく、第１及び第２ＢＰＳＧ膜とのエッチングレー
トの相違による庇状の突起が生じることがない。このた
め、上層配線を形成したときに段切れが生じることはな
く、上層配線の断線が防止される。なお、第２ＣＶＤ酸
化膜７はコンタクトホール９の周囲で除去しても、第２
配線６を被覆した状態は保もたれているため、第２配線
６の位置移動が防止されることは言うまでもない。
【００１３】図３は本発明の実施例２を工程順に示す断
面図である。なお、実施例１と同一部分には同一符号を
付してある。この実施例２では、実施例１と同様に、図
３（ａ）のように、Ｐ型シリコン基板１にＮ型拡散層２
を形成し、かつ図示を省略した絶縁膜上に第１配線３を
形成する。更に、第１ＣＶＤ酸化膜４と第１ＢＰＳＧ膜
５を形成して第１層間絶縁膜を形成する。また、第１層
間絶縁膜上に第２配線６を形成し、その上に第２ＣＶＤ
酸化膜７を形成する。そして、図３（ｂ）のように、前
記第２ＣＶＤ酸化膜７と第１ＢＰＳＧ膜５をコンタクト
ホールよりも若干広い領域７ｂでエッチング除去する。
その上で、図３（ｃ）に鎖線で示すように第２ＢＰＳＧ
膜８を形成し、この第２ＢＰＳＧ膜８と第１ＣＶＤ酸化
膜４を通してコンタクトホール９を開設する。その上
で、シリコン基板１の洗浄や自然酸化膜１０の除去を行
うことにより、図３（ｄ）のコンタクトホール９の開設
が行われる。なお、この工程の後には実施例１と同様に
上層配線１１，１２を形成してＮ型拡散層２との電気接
続を行うことは言うまでもない。
面図である。なお、実施例１と同一部分には同一符号を
付してある。この実施例２では、実施例１と同様に、図
３（ａ）のように、Ｐ型シリコン基板１にＮ型拡散層２
を形成し、かつ図示を省略した絶縁膜上に第１配線３を
形成する。更に、第１ＣＶＤ酸化膜４と第１ＢＰＳＧ膜
５を形成して第１層間絶縁膜を形成する。また、第１層
間絶縁膜上に第２配線６を形成し、その上に第２ＣＶＤ
酸化膜７を形成する。そして、図３（ｂ）のように、前
記第２ＣＶＤ酸化膜７と第１ＢＰＳＧ膜５をコンタクト
ホールよりも若干広い領域７ｂでエッチング除去する。
その上で、図３（ｃ）に鎖線で示すように第２ＢＰＳＧ
膜８を形成し、この第２ＢＰＳＧ膜８と第１ＣＶＤ酸化
膜４を通してコンタクトホール９を開設する。その上
で、シリコン基板１の洗浄や自然酸化膜１０の除去を行
うことにより、図３（ｄ）のコンタクトホール９の開設
が行われる。なお、この工程の後には実施例１と同様に
上層配線１１，１２を形成してＮ型拡散層２との電気接
続を行うことは言うまでもない。
【００１４】この実施例２によれば、第２ＣＶＤ酸化膜
７をコンタクトホール９の周囲で除去した上で第２ＢＰ
ＳＧ膜８を形成し、かつコンタクトホール９の開設を行
っているため、実施例１と同様に第２ＣＶＤ酸化膜７が
コンタクトホール９の側壁面に露呈されることがなく、
その後のエッチングによってコンタクトホールの側壁面
に庇状の突起が生じることが防止される。したがって、
上層配線の段切れによる断線を防止することができる。
また、実施例２では、コンタクトホールの周囲において
第２ＣＶＤ酸化膜７と共に第１ＢＰＳＧ膜５をもエッチ
ング除去しているので、この部分を埋め込むために第２
ＢＰＳＧ膜８の膜厚を６０００Åと厚くする必要があ
る。しかしながら、コンタクトホール９における層間絶
縁膜の全体の膜厚は第１ＢＰＳＧ膜４が存在していない
分薄くできるため（１００００Å→７０００Å）、コン
タクトホールのアスペクト比が小さくなり、上層の配線
の被覆性をより向上させることが可能となる。
７をコンタクトホール９の周囲で除去した上で第２ＢＰ
ＳＧ膜８を形成し、かつコンタクトホール９の開設を行
っているため、実施例１と同様に第２ＣＶＤ酸化膜７が
コンタクトホール９の側壁面に露呈されることがなく、
その後のエッチングによってコンタクトホールの側壁面
に庇状の突起が生じることが防止される。したがって、
上層配線の段切れによる断線を防止することができる。
また、実施例２では、コンタクトホールの周囲において
第２ＣＶＤ酸化膜７と共に第１ＢＰＳＧ膜５をもエッチ
ング除去しているので、この部分を埋め込むために第２
ＢＰＳＧ膜８の膜厚を６０００Åと厚くする必要があ
る。しかしながら、コンタクトホール９における層間絶
縁膜の全体の膜厚は第１ＢＰＳＧ膜４が存在していない
分薄くできるため（１００００Å→７０００Å）、コン
タクトホールのアスペクト比が小さくなり、上層の配線
の被覆性をより向上させることが可能となる。
【００１５】
【発明の効果】以上説明した様に、本発明はエッチング
速度が異なる絶縁膜で層間絶縁膜を構成した半導体装置
において、エッチング速度が遅い絶縁膜を接続用ホール
の周囲で除去しているので、接続用ホールの側壁面にエ
ッチング速度が遅い絶縁膜が庇状に突出されることがな
く、上層配線の被覆性を改善し、上層配線の段切れによ
る断線を防止することができ、半導体装置の歩留り及び
信頼性が向上するという効果を有する。また、本発明の
製造方法は、エッチング速度の遅い絶縁膜を接続用ホー
ルの周囲で除去した上で、その上にエッチング速度の速
い絶縁膜を形成して層間絶縁膜を形成し、この層間絶縁
膜に接続用ホールを開設しているので、接続用ホールの
側壁面にエッチング速度の遅い絶縁膜が露呈されること
がなく、各絶縁膜のエッチング速度の違いによる庇状の
突起が接続用ホールに生じることがない。このため、上
層配線の段切れによる断線が生じることがない半導体装
置を製造することが可能となる。
速度が異なる絶縁膜で層間絶縁膜を構成した半導体装置
において、エッチング速度が遅い絶縁膜を接続用ホール
の周囲で除去しているので、接続用ホールの側壁面にエ
ッチング速度が遅い絶縁膜が庇状に突出されることがな
く、上層配線の被覆性を改善し、上層配線の段切れによ
る断線を防止することができ、半導体装置の歩留り及び
信頼性が向上するという効果を有する。また、本発明の
製造方法は、エッチング速度の遅い絶縁膜を接続用ホー
ルの周囲で除去した上で、その上にエッチング速度の速
い絶縁膜を形成して層間絶縁膜を形成し、この層間絶縁
膜に接続用ホールを開設しているので、接続用ホールの
側壁面にエッチング速度の遅い絶縁膜が露呈されること
がなく、各絶縁膜のエッチング速度の違いによる庇状の
突起が接続用ホールに生じることがない。このため、上
層配線の段切れによる断線が生じることがない半導体装
置を製造することが可能となる。
【図１】本発明の半導体装置の実施例１の平面図とその
Ａ−Ａ線断面図である。
Ａ−Ａ線断面図である。
【図２】図１の半導体装置を製造工程順に示す断面図で
ある。
ある。
【図３】本発明の半導体装置の実施例２を製造工程順に
示す断面図である。
示す断面図である。
【図４】従来の半導体装置を製造工程順に示す断面図で
ある。
ある。
１ シリコン基板 ３ 第１配線 ４ 第１ＣＶＤ酸化膜 ５ 第１ＢＰＳＧ膜 ６ 第２配線 ７ 第２ＣＶＤ酸化膜 ８ 第２ＢＰＳＧ膜 ９ コンタクトホール １１ バリアメタル層 １２ アルミニウム膜
Claims (5)
- 【請求項１】 半導体基板上に複数層に形成された配線
と、これらの配線層の間に形成され、それぞれがエッチ
ング速度が異なる２種類の絶縁膜を積層した構成とされ
る複数の層間絶縁膜と、これらの層間絶縁膜に開設され
る接続用ホールと、この接続用ホールを通して前記半導
体基板等に接続される上層配線とを備える半導体装置に
おいて、前記接続用ホールの周囲では前記層間絶縁膜を
構成するエッチング速度が遅い絶縁膜を除去したことを
特徴とする半導体装置。 - 【請求項２】 エッチング速度の異なる絶縁膜として、
エッチング速度の速い不純物を含むシリコン酸化膜と、
エッチング速度の遅い不純物を含まないシリコン酸化膜
とを積層した構成とし、不純物を含まないシリコン酸化
膜を接続用ホールの周囲で除去してなる請求項１の半導
体装置。 - 【請求項３】 不純物を含むシリコン酸化膜がＢＰＳＧ
膜であり、不純物を含まないシリコン酸化膜がＣＶＤ酸
化膜である請求項２の半導体装置。 - 【請求項４】 半導体基板上に配線を形成する工程と、
この配線上にエッチング速度が遅い絶縁膜を形成する工
程と、このエッチング速度が遅い絶縁膜を接続用ホール
の周囲部分でエッチング除去する工程と、その上にエッ
チング速度が速い絶縁膜を形成して前記エッチング速度
が遅い絶縁膜とで層間絶縁膜を形成する工程と、前記層
間絶縁膜に接続用ホールを開設する工程と、前記接続用
ホールを含む領域に上層配線を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に第１配線を形成する工程
と、この上にエッチング速度の遅い第１絶縁膜を形成す
る工程と、その上にエッチング速度の速い第２絶縁膜を
形成する工程と、その上に第２配線を形成する工程と、
その上にエッチング速度の遅い第３絶縁膜を形成する工
程と、このエッチング速度の遅い第３絶縁膜をコンタク
トホールの周囲部分で除去する工程と、その上にエッチ
ング速度の速い第４絶縁膜を形成する工程と、前記第
４，第２，第１の各絶縁膜にわたって接続用ホールを開
設する工程と、この接続用ホールを含む領域に上層配線
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252331A JP2809062B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252331A JP2809062B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786402A true JPH0786402A (ja) | 1995-03-31 |
| JP2809062B2 JP2809062B2 (ja) | 1998-10-08 |
Family
ID=17235786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252331A Expired - Lifetime JP2809062B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809062B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS523390A (en) * | 1975-06-27 | 1977-01-11 | Toshiba Corp | Manufacturing method of semiconductor device |
| JPH05206303A (ja) * | 1992-01-13 | 1993-08-13 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-09-14 JP JP5252331A patent/JP2809062B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS523390A (en) * | 1975-06-27 | 1977-01-11 | Toshiba Corp | Manufacturing method of semiconductor device |
| JPH05206303A (ja) * | 1992-01-13 | 1993-08-13 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2809062B2 (ja) | 1998-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971028 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |