JPH07235594A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 セルフアライメント法を用いてコンタクトホ
ールを形成する場合でも、電極を保護する薄いエッチン
グストッパー膜がエッチングされないため電極同士がア
ルミ配線を介して短絡することなく、歩留まり及び信頼
性が向上する半導体装置の製造方法を得る。 【構成】 途中まで開口したコンタクトホールを含む全
体にエッチングストッパー膜を形成した後、その側面を
残して異方性エッチングを行い第２のサイドウォール１
１ａ、１１ｂを形成し、第２のサイドウォール１１ａ、
１１ｂが、保護酸化膜５ａ、５ｂ、第１のサイドウォー
ル６ｂ、６ｃ、第１のエッチングストッパー膜８を保護
しつつ、異方性エッチングを行い半導体基板１を露出さ
せ、コンタクトホールを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＩＣ、ＬＳＩ等の半
導体装置の製造方法に関するものである。

【０００２】

【従来の技術】半導体装置を製造する工程は、半導体基
板上に素子を形成する工程、これらの素子を相互に配線
接続する工程等の多数の工程からなる。そして、この素
子を接続するための配線層は、素子と接続するためのコ
ンタクトホールを設けた後、アルミニウム、多結晶シリ
コン等の層を形成し、コンタクトホールを介してこの配
線層と素子とを接続し、そして配線層を所定の配線にパ
ターニングすることにより形成される。したがって、配
線を正しく行うためには、コンタクトホールを所定の位
置に正しく設けることが重要である。

【０００３】ところで、近年の半導体装置の高集積化に
ともない、パターンサイズが微細化されたため、コンタ
クトホールを形成するための写真製版におけるアライメ
ントずれに対するマージンは減少している。すなわち、
わずかでもアライメントずれによりコンタクトホールを
形成するためのマスクが所定の位置からずれると、コン
タクトホール形成の際にトランジスタのゲートや配線を
切断したり、切断しない場合でも絶縁層を除去してしま
いゲートや配線が露出し、これらを短絡させることにな
る。

【０００４】そこで、極めて集積度の高い半導体装置の
製造工程においてコンタクトホールを形成する際に、マ
ージンがとれる方法として、セルフアライメント法が提
案されている。このセルフアライメント法は、エッチバ
ックによる平坦化と組み合わされて用いられることが多
い。

【０００５】図１３は、従来の平坦化セルフアライメン
ト法によるコンタクトホールの形成方法を説明するため
の図である。同図は、半導体装置の一部の断面構造を示
している。同図において、１は半導体基板、２は半導体
基板１上に形成された素子分離領域、３はゲート酸化
膜、４ａ、４ｂはゲート酸化膜３上に形成されたゲート
電極、５ａ、５ｂはゲート電極４ａ、４ｂ上に形成され
た保護膜、６ａ〜６ｄはゲート電極４ａ、４ｂ及び保護
膜５ａ、５ｂの側面に設けられたサイドウォール、７
は、半導体基板１、素子分離領域２、保護膜５ａ及び５
ｂ、サイドウォール６ａ〜６ｄの上に設けられた酸化
膜、８は、酸化膜７の上に形成され、エッチングの進行
を抑制するためのエッチングストッパー膜であり、窒化
膜あるいは多結晶シリコン等からなる。９はエッチング
ストッパー膜８上に形成された層間膜、１６は層間膜９
の上に塗布され、所定のパターンに形成されたレジスト
パターンである。

【０００６】ここで、エッチングストッパー膜８には選
択比の高い材料が用いられる。すなわち、エッチングス
トッパー膜８である窒化膜あるいは多結晶シリコン膜
は、層間膜である層間膜９に比べ、ドライエッチング、
ウエットエッチングいずれによる場合もエッチングされ
にくい性質をもつ。

【０００７】次に、同図に基づき、コンタクトホールを
形成する方法について説明する。まず、半導体基板１上
に形成された素子上に酸化膜７、エッチングストッパー
膜８を形成し、さらに重ねて層間膜９を堆積する。その
後、リアクティブイオンエッチング（以下、ＲＩＥと記
す）によりエッチバックすることにより、層間膜９の平
坦化を行う。

【０００８】また、ＲＩＥとは、イオンに高周波電界を
印加しつつ行う異方性エッチングである。スパッタリン
グによるエッチングとは異なり、サイドエッチングが余
り発生しないという特徴を備えるものである。ＲＩＥ
は、等方性のいわゆるウエットエッチングとは異なる、
異方性のエッチングである。

【０００９】次に、平坦化された層間膜９の上にフォト
レジストが塗布され、パターニングされることによりレ
ジストパターン１６が形成される。セルフアライメント
法において、このレジストパターン１６の開口部の直径
ｄ’は、形成しようとするコンタクトホールの直径ｄよ
り少し大きい。この理由は後述する。このときの状態を
図１３(a)に示す。

【００１０】次に、レジストパターン１６をマスクとし
て、エッチングを行う。このときのエッチングは、異方
性エッチングであるＲＩＥにより行う。コンタクトホー
ルを形成するため半導体基板１が露出するように、オー
バーエッチングを行う。ここで、レジストパターン１６
の開口部の直径ｄ’は、コンタクトホールの直径ｄより
大きいから、エッチングを進めていくと、まず、エッチ
ングストッパー膜８の傾斜部１４ａ、１４ｂが先に露出
する。

【００１１】ＲＩＥは、反応性エッチングであるから、
エッチングの対象となる部分の材質の違いに基づき、多
少の選択性を有する。したがって、ゲート電極４ａ、４
ｂを保護するための傾斜部１４ａ、１４ｂのエッチング
ストッパー膜８に対してはあまりエッチングが進まない
が、他方、層間膜９に対してはエッチングがすすむ。そ
してレジストパターンの開口部の直径ｄ’の範囲の層間
膜９は全て除去される。そして、さらにＲＩＥにより異
方性エッチングしていくと平坦部１５のエッチングスト
ッパー膜８が除去され、直径ｄのコンタクトホールが開
口される。他方、傾斜部１４ａ、１４ｂのエッチングス
トッパー膜８は斜めになっているから完全に除去され
ず、その一部が残る（図１３（ｂ））。なぜなら、エッ
チングストッパー膜８の厚みがｔのとき、異方性エッチ
ングＲＩＥにより平坦部１５のエッチングストッパー膜
８を除去したとすると、傾斜部１４ａ、１４ｂにおいて
もｔだけ異方性エッチングされるが、エッチング方向の
エッチングストッパー膜８の厚みがｔより大きいので、
これが完全に除去されることはないからである（図１
５）。

【００１２】以上のように、セルフアライメント法によ
れば傾斜部１４ａ、１４ｂのエッチングストッパー膜８
がゲート電極４ａ、４ｂを保護するため、コンタクトホ
ールの直径ｄより大きな直径ｄ’の開口部をもつレジス
ト膜１６を用いても平坦部１５の部分のみ開口され、直
径ｄのコンタクトホールを形成することができる。した
がって、図１４（ａ）に示すようにレジスト膜１６に多
少のアライメントずれ（同図のｘ）が生じた場合でも、
所定の直径ｄのコンタクトホールが得られ、写真製版の
マージンが向上するとともに、歩留まりが向上する。

【００１３】

【発明が解決しようとする課題】従来の半導体装置の製
造方法において、直径ｄのコンタクトホールを形成する
ためには、層間膜９を除去するとともにエッチングスト
ッパー膜８の平坦部１５の部分のみエッチングスットッ
パー膜８を除去し、他方、傾斜部１４ａ、１４ｂのエッ
チングストッパー膜８を、ゲート電極４ａ、４ｂの保護
のために完全に除去しないことが望ましい。よって、傾
斜部１４ａ、１４ｂにおけるエッチング速度は、その材
料の違いに対応して層間膜９のエッチング速度よりも小
さくなる方がよく、エッチングストッパー膜８と層間膜
９との選択比は高い方がよい。

【００１４】ここで、エッチングストッパー膜８には選
択比の高い材料が用いられており、エッチングストッパ
ー膜８である窒化膜あるいは多結晶シリコン膜は、層間
膜である層間膜９に比べ、ドライエッチング、ウエット
エッチングいずれによる場合もエッチングされにくい性
質をもつ。しかし、フッ酸等のウエットエッチングの場
合のシリコン窒化膜に対する酸化膜のエッチングの割合
（選択比）は１００以上であるのに対し、ＣＨ₂Ｆ₂等の
ガスを用いるドライエッチングの場合の選択比は５〜２
０であり、ドライエッチングの選択性はウエットエッチ
ングのそれに比べ劣る。上述のようにＲＩＥは、多少の
選択性を有するが、その選択比は小さいため、傾斜部１
４ａ、１４ｂのエッチングストッパー膜８、酸化膜５
ａ、５ｂ及び酸化膜サイドウォール６ｂ、６ｃに対して
もエッチングが進む。エッチングストッパー膜８が薄い
場合において、レジスト膜１６とゲート電極４ａ、４ｂ
との位置関係によっては層間膜９がエッチングされると
きにエッチングストッパー膜８もエッチングにより除去
されてしまい、図１４(b)に示すようにゲート電極４
ａ、４ｂが露出することがある。この状態で平坦部１５
のエッチングストッパー膜８を除去してコンタクトホー
ルを形成したときに、ゲート電極４ａ、４ｂがアルミニ
ウム配線を介して短絡し、正常に動作しなくなる。

【００１５】このような不具合を防止するために、エッ
チングストッパー膜８を厚くするとともに、保護膜５
ａ、５ｂ、酸化膜サイドウォール６ａ〜６ｄの膜厚を厚
くすることが考えられる。しかし、この場合、ゲート電
極４ａ、４ｂの露出を防止できるものの、他方、表面の
段差が著しく大きくなるので平坦化は困難になり、プロ
セス上の問題が生じる。

【００１６】以上のように、選択比の高くないドライエ
ッチングにより、傾斜部１４ａ、１４ｂのエッチングス
トッパー膜８、保護膜５ａ、５ｂ及び酸化膜サイドウォ
ール６ｂ、６ｃがエッチングされてしまうため、ゲート
電極４ａ、４ｂの一部が露出し、配線により短絡してし
まい、半導体装置の歩留まり及び信頼性が低下するとい
う問題があった。

【００１７】この発明は、上記のような問題点を解消す
るためになされたもので、セルフアライメント法により
コンタクトホールを形成する場合でも、電極を保護する
部分のエッチングが進行することを防止し、半導体装置
の歩留まり及び信頼性を向上できる半導体装置の製造方
法を提供することを目的とするものである。

【００１８】

【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、絶縁層に重ねて、第２のエッチング阻
止層を形成する第１の工程と、所定のレジストパターン
に基づく異方性エッチングにより上記第２のエッチング
阻止層を除去するとともに、上記絶縁層の一部を除去し
開口部を設ける第２の工程と、全面に第３のエッチング
阻止層を形成した後、異方性エッチングにより上記開口
部の側面以外の部分の上記第３のエッチング阻止層を除
去し側面エッチング阻止層を形成する第３の工程と、エ
ッチングにより上記開口部の上記絶縁層の残部及び上記
第１のエッチング阻止層を除去し、上記半導体基板を露
出させる第４の工程とを備えたものである。

【００１９】請求項２に係る半導体装置の製造方法は、
絶縁層に重ねて、第２のエッチング阻止層を形成する第
１の工程と、所定のレジストパターンに基づく異方性エ
ッチングにより上記第２のエッチング阻止層を除去する
とともに、上記絶縁層の一部を除去し開口部を設ける第
２の工程と、全面に第３のエッチング阻止層を形成した
後、異方性エッチングにより上記開口部の側面以外の部
分の上記第３のエッチング阻止層を除去し側面エッチン
グ阻止層を形成する第３の工程と、異方性エッチングに
より上記開口部の上記絶縁層の残部及び第１のエッチン
グ阻止層を除去し、上記半導体基板を露出させる第４の
工程とを備えたものである。

【００２０】請求項３に係る半導体装置の製造方法は、
第１のエッチング阻止層を形成した後、異方性エッチン
グにより電極の側面以外の部分の上記第１のエッチング
阻止層を除去することにより第１の側面エッチング阻止
層を形成する第１の工程と、絶縁層を形成する第２の工
程と、上記絶縁層に重ねて第２のエッチング阻止層を形
成する第３の工程と、所定のレジストパターンに基づく
異方性エッチングにより上記第２のエッチング阻止層を
除去するとともに、上記絶縁層の一部を除去し開口部を
設ける第４の工程と、全面に第３のエッチング阻止層を
形成した後、異方性エッチングにより上記開口部の側面
以外の部分の上記第３のエッチング阻止層を除去し第２
の側面エッチング阻止層を形成する第５の工程と、上記
絶縁層を選択的に除去する等方性エッチングにより上記
開口部の上記絶縁層の残部を除去し、上記半導体基板を
露出させる第６の工程とを備えたものである。

【００２１】請求項４に係る半導体装置の製造方法は、
電極上の第１のエッチング阻止層が露出するまで絶縁層
をエッチバックする第１の工程と、全面に第２のエッチ
ング阻止層を形成した後、所定のレジストパターンに基
づく異方性エッチングにより上記第２のエッチング阻止
層を除去し開口部を設ける第２の工程と、エッチングに
より上記開口部の上記絶縁層の残部及び上記第１のエッ
チング阻止層を除去し、上記半導体基板を露出させる第
３の工程とを備えたものである。

【００２２】

【作用】請求項１の発明においては、絶縁層の側面に形
成される側面エッチング阻止層が、エッチングの際に電
極が露出しないように第１のエッチング阻止層を保護す
る。

【００２３】請求項２の発明においては、絶縁層の側面
に形成される側面エッチング阻止層が、異方性エッチン
グの際に電極が露出しないように保護しつつ、第１のエ
ッチング阻止層を除去する。

【００２４】請求項３の発明においては、絶縁層を選択
的に除去する等方性エッチングの際に、第１の側面エッ
チング阻止層が電極を保護し、第２の側面エッチング阻
止層が上記絶縁層を保護する。

【００２５】請求項４の発明においては、第２のエッチ
ング阻止層が、エッチングの際に電極が露出しないよう
に第１のエッチング阻止層を保護する。

【００２６】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は、この実施例による半導体装置の製造方法
に基づき製造された半導体装置の一部の断面を示す図で
ある。同図において、１は半導体基板、２は半導体基板
１上に配置された素子分離領域、３はゲート酸化膜、４
ａ、４ｂはゲート酸化膜３上に形成されたゲート電極、
５ａ、５ｂはゲート電極４ａ、４ｂ上に形成された保護
膜、６ａ〜６ｄはゲート電極４ａ、４ｂ及び保護膜５
ａ、５ｂの側面に設けられた酸化膜からなる第１のサイ
ドウォール、７は半導体基板１、素子分離領域２、保護
膜５ａ及び５ｂ、第１のサイドウォール６ａ〜６ｄの上
に設けられた酸化膜、８は酸化膜７の上に、窒化膜ある
いは多結晶シリコン等により形成され、エッチングの進
行を抑制するための第１のエッチングストッパー膜、９
は第１のエッチングストッパー膜８上に形成された層間
膜、１０は層間膜９の上に形成された第２のエッチング
ストッパー膜、１１ａ、１１ｂは層間膜９に設けられた
開口部の側面に形成された第２のサイドウォールであ
る。

【００２７】また、図２乃至図５は、この実施例による
半導体装置の製造方法を説明するための図である。図２
乃至図５は、便宜上、一連の製造工程を４つの図面で表
したものであり、これらは連続した工程を示している。

【００２８】次に、以下に示す工程Ａ〜Ｃについては図
２を、工程Ｄ〜Ｆについては図３を、工程Ｇ〜Ｉについ
ては図４を、工程Ｊについては図５をそれぞれ参照しな
がらこの実施例の半導体装置の製造方法を説明する。

【００２９】工程Ａ 半導体基板１上に素子分離領域２を形成し、その後、ゲ
ート酸化膜３を形成するための酸化膜を堆積し、それに
重ねてゲート電極４ａ、４ｂを形成するための多結晶シ
リコン層を堆積し、さらに重ねて保護膜５ａ、５ｂを形
成するための酸化膜を堆積する。そして、それらの上に
図示しないレジストパターンを形成し、このレジストパ
ターンをマスクとしてエッチングを行い、所定のパター
ンのゲート酸化膜３、ゲート電極４ａ、４ｂ、保護膜５
ａ，５ｂを形成する（図２(a)）。

【００３０】工程Ｂ 工程Ａで形成したゲート電極４ａ、４ｂを保護するため
に、酸化膜からなる第１のサイドウォール６ａ〜６ｄを
形成する（図２(b)）。すなわち、全面に酸化膜（図示
しない）を形成した後、異方性エッチングであるＲＩＥ
によりゲート電極４ａ、４ｂ及び保護膜５ａ、５ｂの側
面以外の部分を除去することにより形成する。

【００３１】工程Ｃ 表面全体に絶縁のための酸化膜７を堆積し、その上に、
下の層をエッチングから保護するために窒化膜からなる
エッチングストッパー膜８を堆積し、さらに層間膜９を
堆積する（図２(c)）。

【００３２】工程Ｄ 工程Ｃにより形成された層間膜９の表面は、その下に形
成されているパターンによる凹凸のために平坦にならな
い。そこで、ＲＩＥを用いてエッチバックを行い、層間
膜９の表面を平坦化する。このエッチバックは、ゲート
電極４ａの上の部分（図３(d)における部分２１）の第
１のエッチングストッパー膜８の上に層間膜９が残るよ
うに（部分２１の第１のエッチングストッパー膜８が露
出しないように）に行う。図３(d)に示すように、ゲー
ト電極４ａは素子分離領域２上に形成されているから、
ゲート電極４ｂよりもやや高くなっている。

【００３３】工程Ｅ 工程Ｄで平坦化された層間膜９に重ねて多結晶シリコン
を堆積し、第２のエッチングストッパー層１０を形成す
る（図３(e)）。これは、後述する工程Ｉ、Ｊにおい
て、コンタクトホール以外の部分の層間膜９がエッチン
グされないようにするためである。

【００３４】工程Ｆ 第２のエッチングストッパー層１０の上に、コンタクト
ホールを形成するための図示しない所定のレジストパタ
ーンを形成する。そして、このパターンをマスクとして
ＲＩＥによりエッチングを行い、層間膜９を除去する。
このエッチングは、第１のエッチングストッパー膜８の
傾斜部分１４ａ、１４ｂの一部が露出するまで行う。そ
の後、上記図示しないレジストパターンを除去する（図
３(f)）。

【００３５】ＲＩＥは異方性エッチングであるから、図
３(f)におけるｑ方向に対してエッチングがなされ、ｐ
方向に対してはエッチングがなされない。また、ＲＩＥ
は異方性をもつと同時に多少の選択性ももつから、傾斜
部分１４ａ、１４ｂの第１のエッチングストッパー膜８
に対してはエッチングがあまり進まない。露出されてい
る時間は比較的短く、イオンのスパッタリングの影響を
あまりうけないからである。したがって、この工程では
第２のエッチングストッパー膜１０がエッチングされた
後、もっぱら層間膜９がエッチングにより除去され、平
坦部１２をもつ開口部（半導体基板１まで貫通しない状
態のコンタクトホール）が設けられる。

【００３６】工程Ｇ 表面全体に、多結晶シリコンからなる第３のエッチング
ストッパー膜２２を堆積する（図４(g)）。

【００３７】工程Ｈ 工程Ｇで形成した第３のエッチングストッパー膜２２を
エッチングすることにより、第２のサイドウォール１１
ａ、１１ｂを、工程Ｆにおいて設けた開口部の側面（傾
斜部１４ａ、１４ｂを含む）に形成する（図４(h)）。
すなわち、全面に形成された第３のエッチングストッパ
ー膜２２に対し、異方性エッチングであるＲＩＥにより
全面エッチングを行い、第２のサイドウォール１１ａ、
１１ｂが形成される。これに対して平坦部１２の第３の
エッチングストッパー膜２２は除去される。第２のサイ
ドウォール１１ａ、１１ｂは、後述の工程ＩにおけるＲ
ＩＥによるエッチングの際に、傾斜部１４ａ、１４ｂの
第１のエッチングストッパー膜８がイオンのスパッタリ
ングによりサイドエッチングされないようにするための
ものである。

【００３８】工程Ｉ 工程Ｈに引き続いて、ＲＩＥにより、平坦部分１２の層
間膜９に対しエッチングを行い、平坦部分１５の第１の
ストッパー膜８が露出するようにする（図４(i)）。

【００３９】工程Ｊ 工程Ｉに引き続いて、さらにＲＩＥにより平坦部分１５
をエッチングすると、平坦部分１５の第１のストッパー
膜８及び酸化膜７は除去され、半導体基板１が露出し、
コンタクトホールが形成される（図５(ｊ)）。このと
き、傾斜部１４ａ、１４ｂの第１のエッチングストッパ
ー膜８もエッチングされるが、第２のサイドウォール１
１ａ、１１ｂが傾斜部１４ａ、１４ｂをエッチングから
保護するため、この部分の第１のエッチングストッパー
膜８は完全に除去されることはなく、第１のサイドウォ
ール６ｂ、６ｃが露出することはない。したがって、ゲ
ート電極４ａ、４ｂは露出しない。

【００４０】この実施例において、工程Ｈの第２のサイ
ドウォール１１ａ、１１ｂを形成する工程、及び工程
Ｉ、Ｊの層間膜９、第１のエッチングストッパー膜８、
酸化膜７をエッチングする工程のいずれもがＲＩＥによ
りなされるので、これら工程Ｈ、Ｉ、Ｊを連続して行う
ことができる。

【００４１】以上のように、この実施例の方法によれ
ば、セルフアライメント法を用いる場合において、開口
部の側面に第２のサイドウォール１１ａ、１１ｂを設け
たため、ドライエッチングを用いて層間膜９を除去する
ときにゲート電極４ａ、４ｂの保護膜を完全に除去する
ことなく微細なコンタクトホールを形成でき、集積度が
向上するとともに、ゲート電極４ａ、４ｂが短絡するこ
となく半導体装置の歩留まり及び信頼性が向上する。

【００４２】実施例２．なお、上記実施例では、異方性
エッチングであるＲＩＥのみによりプロセスを行ってい
たが、プロセスの一部に等方性エッチングであるウエッ
トエッチングを用いるようにしてもよい。以下に、この
一実施例を説明する。

【００４３】図６乃至図８は、この第２の実施例による
半導体装置の製造方法を説明するための図である。図６
乃至図８は、便宜上、一連の製造工程を３つの図面で表
したものであり、これらは連続した工程を示している。
図において、２３ａ、２３ｂはゲート電極４ａ、４ｂの
上にシリコン窒化膜により形成され、エッチングの進行
を抑制する第１のエッチングストッパー膜、２４ａ〜２
４ｄはゲート電極４ａ、４ｂの側面にシリコン窒化膜に
より形成され、エッチングの進行を抑制する第１のサイ
ドウォール、２５は酸化物９の上にシリコン窒化膜によ
り形成された第２のエッチングストッパー膜、３１はゲ
ート酸化膜３を形成するための酸化膜、３２はゲート電
極を形成するための多結晶シリコン、３３は第１のエッ
チングストッパー膜２３を形成するためのシリコン窒化
膜、３４は所定のパターンのゲート電極４ａ、４ｂ等を
形成するためのマスクであるレジストパターン、３５は
第１のサイドウォール２４ａ〜２４ｄを形成するための
シリコン窒化膜、３６はコンタクトホールを形成するた
めのマスクであるレジストパターン、３７は第２のサイ
ドウォール１１ａ、１１ｂを形成するためのシリコン窒
化膜である。

【００４４】なお、半導体基板１、ゲート酸化膜３、ゲ
ート電極４ａ、４ｂ、層間膜９、第２のサイドウォール
１１ａ、１１ｂは、実施例１の場合と同じものであるか
ら、説明を省略する。

【００４５】次にプロセスフローを、以下の工程Ａ〜Ｃ
については図６を、工程Ｄ〜Ｆについては図７を、工程
Ｇ〜Ｉについては図８を参照しつつ順に説明する。

【００４６】工程Ａ 半導体基板１上の全面に、ゲートの絶縁のための酸化膜
３１を堆積し、それに重ねてゲート電極４ａ、４ｂを形
成するための多結晶シリコン膜３２を堆積し、さらに重
ねて第１の保護膜５ａ、５ｂを形成するためのシリコン
窒化膜３３を堆積する。そして、シリコン窒化膜３３の
上に所定のレジストパターン３４を形成する（図６
(a)）。

【００４７】工程Ｂ レジストパターン３３をマスクとしてＲＩＥによりエッ
チングを行い、ゲート電極４ａ、４ｂ、第１のエッチン
グストッパー膜２３ａ、２３ｂを形成する（図６
(b)）。

【００４８】工程Ｃ その上に第１のサイドウォール２４ａ〜２４ｄを形成す
るためのシリコン窒化膜３５を堆積する（図６(c)）。

【００４９】工程Ｄ 工程Ｃで形成したシリコン窒化膜３５に対し、ＲＩＥに
よりエッチングし、第１のサイドウォール２４ａ〜２４
ｄを形成する（図７(d)）。

【００５０】工程Ｅ その上に、層間膜９を厚く堆積し、エッチバックにより
平坦化した後に、それに重ねてシリコン窒化膜による第
２のエッチングストッパー膜２５を堆積し、そして、さ
らに重ねてコンタクトホールの形状に対応したレジスト
パターン３６を形成する（図７(e)）。

【００５１】工程Ｆ 工程Ｅで形成したレジストパターン３６をマスクとし
て、ＲＩＥにより第１のエッチングストッパー２３ａ、
２３ｂの一部（図７(f)において１８ａ、１８ｂ）が露
出するまでエッチングを行う。その後、レジストパター
ン３６を除去する（図７(f)）。

【００５２】工程Ｇ 次に、シリコン窒化膜３７を堆積する（図８(g)）。シ
リコン窒化膜３７は、第２のエッチングストッパー膜２
５の上、工程Ｆにより層間膜９に設けられた開口部の底
面１２及び側面に堆積する。

【００５３】工程Ｈ 全面についてＲＩＥエッチングを行い、開口部の側壁に
エッチングストッパー膜としての第２のサイドウォール
１１ａ、１１ｂを形成する（図７(h)、実施例１の工程
Ｈ参照）。

【００５４】工程Ｉ そして、フッ酸（ＨＦ）等によりウエットエッチングを
行い、工程Ｆで設けられた開口部の底面１２の部分の層
間膜９を除去し、半導体基板１を露出させる。これによ
りにコンタクトホールが開口する（図７(i)）。ここで
用いるフッ酸等のウエットエッチングの場合の選択比は
１００以上であり、ＣＨ₂Ｆ₂等のガスを用いるドライエ
ッチングの場合の選択比（５〜２０）よりも高い。

【００５５】以上のように、この実施例の方法によれ
ば、セルフアライメント法を用いる場合において、開口
部の側面に第２のサイドウォール１１ａ、１１ｂを設
け、他方、半導体基板１と層間膜９との間にエッチング
ストッパー膜を設けないため、層間膜９を除去できて、
ゲート電極４ａ、４ｂの保護膜がエッチングされること
なく微細なコンタクトホールを形成できて集積度が向上
するとともに、ゲート電極４ａ、４ｂが短絡することな
く半導体装置の歩留まり及び信頼性が向上する。

【００５６】また、ウエットエッチングを用いるからゲ
ート電極４ａ、４ｂの保護膜２３ａ、２３ｂ、２４ａ、
２４ｂは薄いものでよい。

【００５７】実施例３．図９及び図１０は、第３の実施
例による半導体装置の製造方法を説明するための図であ
る。図９及び図１０は、便宜上、一連の製造工程を２つ
の図面で表したものであり、これらは連続した工程を示
している。

【００５８】同図において、実施例１に示す符号（図１
〜図５）と同一の符号は同一また相当部分を示すもので
あるから、その説明を省略する。

【００５９】次に、工程Ａ〜Ｃについては図９を、工程
Ｄ、Ｅについては図１０を参照しながら説明する。

【００６０】工程Ａ 実施例１の場合と同様の工程により、半導体基板１上
に、素子分離領域２、ゲート酸化膜３、ゲート電極４
ａ、４ｂ、保護膜５ａ、５ｂ、第１のサイドウォール６
ａ〜６ｄ、酸化膜７、第１のエッチングストッパー膜
８、層間膜９を形成する（実施例１の工程Ａ〜Ｃ参
照）。

【００６１】工程Ｂ 次に、ＲＩＥによりエッチバックを行って層間膜９を平
坦化する。このエッチバックは図９(b)に示したよう
に、ゲート電極４ｂの上の部分２２の層間膜９が除去さ
れ、第１のエッチングストッパー膜８が露出するまで行
う。このとき、ゲート電極４ａ上の第１のエッチングス
トッパー膜８も露出している。

【００６２】工程Ｃ 層間膜９及び工程Ｂにおいて露出した第１のエッチング
ストッパー膜８に重ねて多結晶シリコンを堆積し、第２
のエッチングストッパー膜１０を形成する。すなわち、
その上にコンタクトホールを形成するための図示しない
所定のレジストパターンを形成し、これをマスクとして
多結晶シリコン膜に対しＲＩＥによりエッチングを行
い、平坦部１２の層間膜９を露出させる。その後、上記
レジストマスクを除去する（図９(c)）。

【００６３】工程Ｄ 平坦部１２の層間膜９を、ＨＦ溶液等のウエットエッチ
ングにより除去し、平坦部１５を露出させる（図１０
(d)）。第１のエッチングストッパー膜８を形成するシ
リコン窒化膜及び第２のエッチングストッパー膜１０を
形成する多結晶シリコンは、層間膜９よりエッチングさ
れにくいから、層間膜９のみが除去され、ゲート電極４
ａ、４ｂが露出することはない。

【００６４】工程Ｅ ＲＩＥを用いてエッチングを行い、平坦部１５の第１の
エッチングストッパー膜８及び酸化膜７を除去し、半導
体基板１を露出させる（図１０(e)）。このようにして
コンタクトホールが形成される。この工程によるエッチ
ングは、薄い第１のエッチングストッパー膜８を除去す
るだけなので短い時間ですみ、傾斜部１４ａ、１４ｂの
第１のエッチングストッパー膜８はほとんど除去されな
い。

【００６５】なお、この実施例３において、実施例１
（図１〜図５）の場合と同じく半導体基板１上に酸化膜
７、第１のエッチングストッパー膜８が形成されている
場合を例にとり説明したが、これに限らず実施例２（図
６〜図８）の場合と同様に半導体基板１上に直接層間膜
９が形成されている場合にも適用できる。この場合、半
導体基板１を露出するために上記工程ＥのＲＩＥは不要
になる。

【００６６】以上のように、この実施例の方法によれ
ば、セルフアライメント法を用いる場合において、ゲー
ト電極４ａ、４ｂ上の第１のエッチングストッパー膜８
を露出し、第２のエッチングストッパー膜１０を形成
し、選択性の良いウエットエッチングを用いて平坦部１
２の層間膜９を除去し、その後、ドライエッチングを用
いて平坦部１５の第１のエッチングストッパー膜８を除
去するので、スパッタリングによりエッチングされやす
い傾斜部分１４ａ、１４ｂに対するエッチングの時間が
短くなり、ゲート電極４ａ、４ｂの保護膜がエッチング
されることなく微細なコンタクトホールを形成できて集
積度が向上するとともに、ゲート電極４ａ、４ｂが短絡
することなく半導体装置の歩留まり及び信頼性が向上す
る。

【００６７】また、ウエットエッチングを用いるからゲ
ート電極４ａ、４ｂの保護膜５ａ、５ｂ、６ｂ、６ｃ、
８は薄いものでよい。

【００６８】なお、上記実施例１乃至３の半導体装置の
製造方法によれば、第２のサイドウォール１１ａ、１１
ｂ、傾斜部１４ａ、１４ｂ等のため、コンタクトホール
の形状が順テーパー（図１１）となり、アルミニウム、
ポリシリコン等の配線材料４１の埋め込み特性が良くな
る。

【００６９】例えば、ＣＶＤ法によりポリシリコンを埋
め込む場合、底部・側面に薄膜が順次形成、堆積される
ので、垂直形状のコンタクトホール５２の場合は図１２
（ａ２）のように隙間５５を生じやすいが、順テーパー
状のコンタクトホール５１の場合は図１２（ａ１）のよ
うに隙間なく堆積し、隙間５５を成形するための工程が
不要になる。またスパッタによりアルミを埋め込む場
合、底部には成膜しにくいので、垂直形状のコンタクト
ホール５２の場合は図１２（ｂ２）のように底部の厚み
が薄くなることがあるが、順テーパ状のコンタクトホー
ル５１の場合は図１２（ｂ１）のようにこのようなこと
はなく、底部においてコンタクト不良が生じることはな
い。

【００７０】

【発明の効果】以上のように、請求項１の発明によれ
ば、開口部の側面に側面エッチング阻止層を設けた後、
エッチングにより半導体基板を露出させてコンタクトホ
ールを形成したので、電極が露出せず、電極同士の短絡
を防止でき、半導体装置の歩留まり及び信頼性が向上す
る。

【００７１】また、請求項２の発明によれば、開口部の
側面に側面エッチング阻止層を設けた後、異方性エッチ
ングにより半導体基板を露出させてコンタクトホールを
形成したので、連続してエッチングを行うことができて
製造工程が容易になるとともに、電極が露出せず、電極
同士の短絡を防止でき、半導体装置の歩留まり及び信頼
性が向上する。

【００７２】また、請求項３の発明によれば、開口部の
側面に側面エッチング阻止層を設けた後、選択比の高い
等方性エッチングにより半導体基板を露出させてコンタ
クトホールを形成したので、エッチング阻止層はほとん
どエッチングされず、エッチング阻止層を薄くすること
ができ、微細なコンタクトホールを形成する場合でも、
電極が露出せず、電極同士の短絡を防止でき、半導体装
置の歩留まり及び信頼性が向上する。

【００７３】また、請求項４の発明によれば、電極上の
第１のエッチング阻止層が露出するまでエッチバックし
た後、第２のエッチング阻止層を形成したので、第１の
エッチング阻止層に対するエッチング時間が短くてす
み、電極が露出せず、電極同士の短絡を防止でき、半導
体装置の歩留まり及び信頼性が向上する。

【図面の簡単な説明】

【図１】この発明の実施例１の半導体装置の断面を示す
図である。

【図２】この発明の実施例１の半導体装置の製造方法を
示す断面図である。

【図３】この発明の実施例１の半導体装置の製造方法を
示す断面図である。

【図４】この発明の実施例１の半導体装置の製造方法を
示す断面図である。

【図５】この発明の実施例１の半導体装置の製造方法を
示す断面図である。

【図６】この発明の実施例２の半導体装置の製造方法を
示す断面図である。

【図７】この発明の実施例２の半導体装置の製造方法を
示す断面図である。

【図８】この発明の実施例２の半導体装置の製造方法を
示す断面図である。

【図９】この発明の実施例３の半導体装置の製造方法を
示す断面図である。

【図１０】この発明の実施例３の半導体装置の製造方法
を示す断面図である。

【図１１】この発明により形成されたコンタクトホール
に堆積された配線材料の状態を示す断面図である。

【図１２】コンタクトホールの形状と配線材料の堆積状
態との関係を説明するための図である。

【図１３】従来の半導体装置の製造方法を示す断面図で
ある。

【図１４】従来の半導体装置の製造方法を示す断面図で
ある。

【図１５】傾斜部のエッチングストッパー膜のエッチン
グを説明するための図である。

【符号の説明】

１ 半導体基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ゲート電極 ５ 保護膜 ６ 第１のサイドウォール ７ 酸化膜 ８ 第１のエッチングストッパー膜 ９ 層間膜 １０ 第２のエッチングストッパー膜 １１ 第２のサイドウォール

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された電極を保護す
   る第１のエッチング阻止層と絶縁層とを順に形成した
   後、セルフアライメント法により開口部を設ける半導体
   装置の製造方法において、 上記絶縁層に重ねて、第２のエッチング阻止層を形成す
   る第１の工程と、所定のレジストパターンに基づく異方
   性エッチングにより上記第２のエッチング阻止層を除去
   するとともに、上記絶縁層の一部を除去し開口部を設け
   る第２の工程と、全面に第３のエッチング阻止層を形成
   した後、異方性エッチングにより上記開口部の側面以外
   の部分の上記第３のエッチング阻止層を除去し側面エッ
   チング阻止層を形成する第３の工程と、エッチングによ
   り上記開口部の上記絶縁層の残部及び上記第１のエッチ
   ング阻止層を除去し、上記半導体基板を露出させる第４
   の工程とを備えることを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 半導体基板上に形成された電極を保護す
   る第１のエッチング阻止層と絶縁層とを順に形成した
   後、セルフアライメント法により開口部を設ける半導体
   装置の製造方法において、 上記絶縁層に重ねて、第２のエッチング阻止層を形成す
   る第１の工程と、所定のレジストパターンに基づく異方
   性エッチングにより上記第２のエッチング阻止層を除去
   するとともに、上記絶縁層の一部を除去し開口部を設け
   る第２の工程と、全面に第３のエッチング阻止層を形成
   した後、異方性エッチングにより上記開口部の側面以外
   の部分の上記第３のエッチング阻止層を除去し側面エッ
   チング阻止層を形成する第３の工程と、異方性エッチン
   グにより上記開口部の上記絶縁層の残部及び上記第１の
   エッチング阻止層を除去し、上記半導体基板を露出させ
   る第４の工程とを備えることを特徴とする半導体装置の
   製造方法。
3. 【請求項３】 半導体基板上に形成された電極を保護す
   る第１のエッチング阻止層と絶縁層とを順に形成した
   後、セルフアライメント法により開口部を設ける半導体
   装置の製造方法において、 上記第１のエッチング阻止層を形成した後、異方性エッ
   チングにより上記電極の側面以外の部分の上記第１のエ
   ッチング阻止層を除去することにより第１の側面エッチ
   ング阻止層を形成する第１の工程と、上記絶縁層を形成
   する第２の工程と、上記絶縁層に重ねて第２のエッチン
   グ阻止層を形成する第３の工程と、所定のレジストパタ
   ーンに基づく異方性エッチングにより上記第２のエッチ
   ング阻止層を除去するとともに、上記絶縁層の一部を除
   去し開口部を設ける第４の工程と、全面に第３のエッチ
   ング阻止層を形成した後、異方性エッチングにより上記
   開口部の側面以外の部分の上記第３のエッチング阻止層
   を除去し第２の側面エッチング阻止層を形成する第５の
   工程と、上記絶縁層を選択的に除去する等方性エッチン
   グにより上記開口部の上記絶縁層の残部を除去し、上記
   半導体基板を露出させる第６の工程とを備えることを特
   徴とする半導体装置の製造方法。
4. 【請求項４】 半導体基板上に形成された電極を保護す
   る第１のエッチング阻止層と絶縁層とを順に形成した
   後、セルフアライメント法により開口部を設ける半導体
   装置の製造方法において、 上記電極上の上記第１のエッチング阻止層が露出するま
   で上記絶縁層をエッチバックする第１の工程と、全面に
   第２のエッチング阻止層を形成した後、所定のレジスト
   パターンに基づく異方性エッチングにより上記第２のエ
   ッチング阻止層を除去し開口部を設ける第２の工程と、
   エッチングにより上記開口部の上記絶縁層の残部及び上
   記第１のエッチング阻止層を除去し、上記半導体基板を
   露出させる第３の工程とを備えることを特徴とする半導
   体装置の製造方法。