JPH0786427A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】トレンチ・キャパシタセルのＭＯＳトランジス
タのゲート電極のゲート長を抜きパターンにより定義す
ることにより、ＭＯＳトランジスタのゲート長の寸法均
一性が向上し、ひいては、ＭＯＳトランジスタの閾値電
圧の均一性を精密に制御し得る半導体装置およびその製
造方法を提供する。 【構成】トレンチ・キャパシタと、キャパシタ電荷蓄積
ノード１５上およびトレンチ近傍の基板１１上に連続的
に形成されたポリシリコン配線１６と、このポリシリコ
ン配線上に形成された絶縁膜１７と、ポリシリコン配線
の端面および基板のゲート形成予定領域表面上に形成さ
れたゲート絶縁膜１９と、ゲート絶縁膜上１９に形成さ
れたゲート電極２２と、基板表層部でゲート電極下を挟
んで形成されたソース領域２０およびドレイン領域２１
とを具備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特にトレンチ・キャパシタ方式のダイ
ナミック型メモリセル（ＤＲＡＭセル）の構造およびそ
の形成方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック型ランダムアク
セスメモリ）の高集積化が進む中で、１トランジスタ・
１キャパシタ型のＤＲＡＭセルの構造の３次元化が必須
となっている。

【０００３】４ＭビットＤＲＡＭ以降のＤＲＡＭで採用
されているセル構造は大別して、シリコン基板上方に電
荷蓄積ノードを形成する、いわゆるスタック・キャパシ
タを用いる方式と、シリコン基板に溝を掘ってその内部
に電荷蓄積ノードを形成する、いわゆるトレンチ・キャ
パシタを用いる方式とに分けられる。

【０００４】トレンチ・キャパシタを用いたＤＲＡＭセ
ル（トレンチ・キャパシタセル）は、素子の微細化に伴
い、隣り合うトレンチ間の絶縁耐圧を保つことが困難と
なってくる。その対策として、トレンチ内壁を絶縁膜で
覆い、その中にポリシリコンで電荷蓄積ノードを形成す
る構造が主流となりつつある。

【０００５】図５乃至図８は、従来のトレンチ・キャパ
シタセルの形成工程における基板の断面構造の一例を示
す断面図である。まず、図５に示すように、電荷記憶用
キャパシタのプレート電極としてｎ+ 拡散層５０が埋め
込み形成されたｐ型シリコン基板５１に対して、上記ｎ
+ 拡散層５０に達するように溝５２を掘り、この溝５２
の底面以外の内周面に絶縁膜（例えばシリコン酸化膜）
５３を形成する。さらに、溝５２内の中間高さまで電荷
記憶用キャパシタのキャパシタ電極（ｎ型不純物をドー
プしたポリシリコン膜）５４を埋め込み、上記キャパシ
タ電極５４上および溝５２の内周面にキャパシタ絶縁膜
（例えばシリコン窒化膜とシリコン酸化膜との複合膜）
５５を形成する。

【０００６】次に、上記キャパシタ絶縁膜５５を含む基
板上全面にｎ型不純物をドープしたポリシリコン膜を堆
積した後、前記溝内のキャパシタ電極５４の高さまで埋
め込まれた部分（キャパシタ電荷蓄積ノード５６）を残
すように、プラズマ・エッチングによりエッチバックす
る。

【０００７】次に、図６に示すように、フォトリソグラ
フィ技術によりパターニングしたレジスト５７をマスク
として、前記キャパシタ絶縁膜５５の一部（電荷転送ゲ
ート用のＭＯＳトランジスタ側の溝内周面の部分）をプ
ラズマ・エッチングにより除去する。

【０００８】次に、前記レジスト５７を除去した後、図
７に示すように、前記溝内周面の絶縁膜５３の一部（Ｍ
ＯＳトランジスタ側の部分）を緩衝弗酸溶液（ＢＦＨ）
により除去し、続いて、溝内の上部にキャパシタ電荷蓄
積ノード（ｎ型不純物をドープしたポリシリコン膜）５
８を形成し、続いて、このキャパシタ電荷蓄積ノード５
８用のｎ型ポリシリコン膜上および基板５１上にシリコ
ン酸化膜５９を熱酸化法により形成すると同時に、上記
キャパシタ電荷蓄積ノード５８用のｎ型ポリシリコン膜
からｎ型不純物を基板５１へ拡散させることにより、Ｍ
ＯＳトランジスタ側の溝内周面の一部に隣接するｎ型不
純物拡散層６０を形成する。

【０００９】次に、図８に示すように、フォトリソグラ
フィ技術およびＢＦＨを用いて、前記基板５１上のシリ
コン酸化膜５９の一部（ＭＯＳトランジスタ形成予定領
域上を含む）を除去し、ＭＯＳトランジスタのゲート絶
縁膜用のシリコン酸化膜６１を熱酸化法により形成す
る。さらに、このシリコン酸化膜６１上にｎ型不純物を
ドープしたポリシリコン膜を堆積し、このポリシリコン
膜上にレジストパターン６３を形成し、レジストパター
ン６３をマスクとして前記ポリシリコン膜を反応性イオ
ンエッチング（ＲＩＥ）法により除去することにより、
ゲート電極６２をパターニング形成する。

【００１０】引き続き、イオン注入法により前記基板５
１へｎ型不純物をドーピングし、前記ＭＯＳトランジス
タのソース領域６４・ドレイン領域６５となるｎ型不純
物拡散層を形成する。これにより、上記ＭＯＳトランジ
スタのソース領域６４は前記ｎ型不純物拡散層６０を介
して前記キャパシタ電荷蓄積ノード５８へ電気的に接続
される。

【００１１】しかし、上記したようにＭＯＳトランジス
タのソース領域６４とキャパシタ電荷蓄積ノード５８と
を接続するためにＭＯＳトランジスタ側の溝内周面の一
部に隣接するｎ型不純物拡散層６０を形成した構造は、
このｎ型不純物拡散層６０とＭＯＳトランジスタのソー
ス領域６４・キャパシタ電荷蓄積ノード５８との接触面
積が小さいので、ＭＯＳトランジスタのソース領域６４
・キャパシタ電荷蓄積ノード５８の接続抵抗が増大し、
メモリセル特性が損なわれるという問題がある。

【００１２】一方、前記ＭＯＳトランジスタのソース領
域６４とキャパシタ電荷蓄積ノード５８とを電気的に結
合するために、ＭＯＳトランジスタのソース領域６４お
よびキャパシタ電荷蓄積ノード５８にコンタクトするよ
うに、ＭＯＳトランジスタのソース領域６４上からキャ
パシタ電荷蓄積ノード５８上までの基板表面上に配線を
形成した構造が、例えば特開昭６３−２７８２６８号に
開示されている。

【００１３】上記構造を具備した１トランジスタ・１キ
ャパシタ型のトレンチ・キャパシタセルの一例につい
て、図９を参照しながら説明する。図９において、８０
はｐ型シリコン基板、８１はｐ型エピタキシャル層、８
２はｎ型拡散層領域、８３は前記シリコン基板に掘られ
た溝の内周面に形成された絶縁膜、８４は溝内の中間高
さまで埋め込まれた電荷記憶用キャパシタのキャパシタ
電極（ｎ型不純物をドープしたポリシリコン膜）、８５
はキャパシタ絶縁膜、８６は前記溝内のキャパシタ絶縁
膜上に埋め込まれたキャパシタ電荷蓄積ノード（ｎ型不
純物をドープしたポリシリコン）、８７はフィールド絶
縁膜である。

【００１４】９１はシリコン基板表面上に形成されたゲ
ート絶縁膜、９２はゲート絶縁膜９１上に形成されたゲ
ート電極（ワード線）である。９４および９５は電荷転
送ゲート用のｎチャネルＭＯＳトランジスタのソース領
域およびドレイン領域であり、シリコン基板表層部に選
択的に拡散層が形成されてなる。

【００１５】９６はＭＯＳトランジスタのソース領域９
４上からキャパシタ電荷蓄積ノード８６上を含む基板表
面上に堆積されてパターニングされた配線であり、ｎ型
不純物をドープしたポリシリコンにより形成されてい
る。この場合、上記配線８６とＭＯＳトランジスタのゲ
ート電極９２は、水平方向に離れて形成されている。

【００１６】９７は前記ゲート電極（ワード線）９２お
よび配線８６を覆うように形成された層間絶縁膜であ
る。９８は上記層間絶縁膜９７上に形成されたビット線
であり、前記層間絶縁膜９７およびゲート絶縁膜９１に
開孔されたコンタクト・ホールを介して前記ドレイン領
域９５にコンタクトしている。

【００１７】ところで、図８および図９に示した従来の
トレンチ・キャパシタセルのゲート電極の形成に際して
は、その素材（例えばｎ型不純物をドープしたポリシリ
コン膜）上に形成されるレジストパターンをマスクとし
て、素材の一部を残すようにパターニングされている、
つまり、ゲート電極のゲート長（チャネル長方向の長
さ）は残しパターンにより定義されている。

【００１８】しかし、このようにゲート電極のゲート長
を残しパターンにより定義する場合、ゲート電極素材上
にレジストパターンを形成する際のフォトリソグラフィ
工程におけるハレーションに起因して局所的なゲート電
極配線幅の寸法細りが生じ、各ＤＲＡＭセルのＭＯＳト
ランジスタのゲート長の寸法均一性が低下し、ひいて
は、各ＭＯＳトランジスタの閾値電圧の均一性が低下す
るおそれがある。

【００１９】

【発明が解決しようとする課題】上記したように従来の
トレンチ・キャパシタセル構造は、電荷転送ゲート用の
ＭＯＳトランジスタのゲート電極のゲート長を残しパタ
ーンにより定義しているので、ＭＯＳトランジスタのゲ
ート長の寸法均一性が低下し、ひいては、ＭＯＳトラン
ジスタの閾値電圧の均一性が低下するという問題があっ
た。

【００２０】本発明は上記の問題点を解決すべくなされ
たもので、トレンチ・キャパシタセルのＭＯＳトランジ
スタのゲート電極のゲート長を抜きパターンにより定義
することにより、ＭＯＳトランジスタのゲート長の寸法
均一性が向上し、ひいては、ＭＯＳトランジスタの閾値
電圧の均一性を精密に制御し得る半導体装置およびその
製造方法を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明の半導体装置は、
電荷記憶用キャパシタのプレート電極として拡散層が埋
め込み形成され、上記拡散層に達するように溝が掘られ
た半導体基板と、上記溝の底面以外の内周面に形成され
た第１の絶縁膜と、上記溝内の中間高さまで埋め込まれ
た電荷記憶用キャパシタのキャパシタ電極と、上記キャ
パシタ電極上および溝の内周面に形成されたキャパシタ
絶縁膜と、前記溝内のキャパシタ絶縁膜上に埋め込まれ
た導電材からなるキャパシタ電荷蓄積ノードと、このキ
ャパシタ電荷蓄積ノード上および前記溝の近傍の基板上
に連続的に形成された配線と、この配線上に形成された
第２の絶縁膜と、前記配線の端面および前記基板のゲー
ト形成予定領域表面上に形成されたゲート絶縁膜と、こ
のゲート絶縁膜上に形成されたゲート電極と、前記基板
の表層部で上記ゲート電極下を挟んで形成されたソース
領域およびドレイン領域とを具備することを特徴とす
る。

【００２２】また、本発明の半導体装置の製造方法は、
電荷記憶用キャパシタのプレート電極として用いられる
拡散層が埋め込み形成された半導体基板の表面の一部に
対して前記拡散層に達するように溝を掘り、この溝の底
面以外の内周面に第１の絶縁膜を形成する工程と、上記
溝内の中間高さまで電荷蓄積用キャパシタのキャパシタ
電極となる第１の導電材を埋め込み、その上にキャパシ
タ絶縁膜用の第２の絶縁膜を形成し、さらに上記キャパ
シタ絶縁膜により囲まれた溝内に埋め込むように第２の
導電材からなるキャパシタ電荷蓄積ノードを形成する工
程と、前記基板の上面全面に第３の導電材を堆積し、こ
の第３の導電材上に第３の絶縁膜を堆積する工程と、前
記第３の絶縁膜上に少なくとも電荷転送ゲート用のＭＯ
Ｓトランジスタのゲート領域を露出させるように第１の
レジストパターンを形成し、この第１のレジストパター
ンをマスクとして前記第３の絶縁膜および第３の導電材
に異方性エッチングを施し、前記ＭＯＳトランジスタの
ゲート領域下の基板表面を露出させる工程と、前記基板
の表面の露出面に前記ＭＯＳトランジスタのゲート絶縁
膜を形成すると同時に、前記第３の導電材のエッチング
された端面を酸化する工程と、前記第３の導電材から不
純物を基板へ拡散させて前記ＭＯＳトランジスタのドレ
イン領域およびソース領域を形成する工程と、前記基板
の上面全面にゲート電極材を堆積し、このゲート電極材
上にゲート電極形成用の第２のレジストパターンを形成
し、この第２のレジストパターンをマスクとして前記ゲ
ート電極材をパターニングし、前記ＭＯＳトランジスタ
のゲート電極を形成する工程と、前記ＭＯＳトランジス
タのドレイン領域上の前記第３の導電材に接続するよう
にビット線を形成する工程とを具備することを特徴とす
ることを特徴とする。

【００２３】

【作用】本発明の半導体装置およびその製造方法におい
ては、トレンチ・キャパシタセルにおける電荷転送ゲー
ト用のＭＯＳトランジスタのソース領域とキャパシタ電
荷蓄積ノードとを接続するための配線を含む配線層を用
いてＭＯＳトランジスタのゲート電極のゲート長を抜き
パターンにより定義しているので、ＭＯＳトランジスタ
のゲート長の寸法均一性が向上し、ひいては、ＭＯＳト
ランジスタの閾値電圧の均一性を精密に制御することが
可能になる。

【００２４】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１乃至図４は、本発明の一実施例に係る
ＤＲＡＭのトレンチ・キャパシタセルの形成工程におけ
る基板の断面構造の一例を示している。

【００２５】即ち、まず、図１に示すように、電荷記憶
用キャパシタのプレート電極としてｎ+ 拡散層１０が埋
め込み形成されたｐ型シリコン基板１１に対して、上記
ｎ+拡散層に達するように溝を掘り、この溝の底面以外
の内周面に絶縁膜（例えばシリコン酸化膜）１２を形成
し、さらに、溝内の中間高さまで電荷記憶用キャパシタ
のキャパシタ電極（ｎ型不純物をドープしたポリシリコ
ン膜）１３を埋め込み、上記キャパシタ電極１３上およ
び溝１２の内周面にキャパシタ絶縁膜（例えばシリコン
窒化膜とシリコン酸化膜との複合膜）１４を形成する。

【００２６】次に、上記キャパシタ絶縁膜１４を含む基
板上全面にｎ型不純物をドープしたポリシリコン膜を堆
積した後、前記溝内のキャパシタ電極１３の高さまで埋
め込まれた部分（キャパシタ電荷蓄積ノード１５）を残
すように、プラズマ・エッチングによりエッチバックす
る。

【００２７】次に、ｎ型不純物をドープしたポリシリコ
ン膜１６を基板上全面（前記キャパシタ電荷蓄積ノード
用のｎ型ポリシリコン膜１５上も含む）に減圧ＣＶＤ
（化学気相成長）法により堆積し、このポリシリコン膜
１６上にシリコン酸化膜１７を減圧ＣＶＤ法により堆積
する。

【００２８】次に、前記シリコン酸化膜１７上に、少な
くとも電荷転送ゲート用のＭＯＳトランジスタのゲート
領域を露出させるようにレジストパターン１８をフォト
リソグラフィ技術により形成し、このレジストパターン
１８をマスクとして前記シリコン酸化膜１７およびポリ
シリコン膜１６をＲＩＥによりエッチングし、前記ＭＯ
Ｓトランジスタのゲート領域下の基板表面を露出させ
る。

【００２９】この場合、ポリシリコン膜１６の残存部分
には、ＭＯＳトランジスタのドレイン形成予定領域上の
部分、ソース形成予定領域上からキャパシタ電荷蓄積ノ
ード１５上に至る部分（配線）が含まれる。

【００３０】次に、前記レジストパターン１８を除去し
た後、図２に示すように、前記基板表面の露出面に前記
ＭＯＳトランジスタのゲート絶縁膜１９となるシリコン
酸化膜を熱酸化法により形成すると同時に、前記ポリシ
リコン膜１６のエッチングされた端面も酸化する。

【００３１】次に、図３に示すように、熱拡散法によ
り、前記ｎ型ポリシリコン膜１６からｎ型不純物を基板
１１へ拡散させ、その表層部に前記ＭＯＳトランジスタ
のソース領域２０およびドレイン領域２１となるｎ型不
純物拡散層を形成する。ここで、ＭＯＳトランジスタ側
の溝内周面の一部に隣接するｎ型不純物拡散層（ソース
領域２０）は、前記ｎ型不純物をドープしたポリシリコ
ン膜１６からなる配線を介して前記キャパシタ電荷蓄積
ノード１５へ電気的に接続されている。

【００３２】次に、ｎ型不純物をドープしたポリシリコ
ンを基板上全面に減圧ＣＶＤ法により堆積し、このポリ
シリコン上にゲート電極（ワード線）２２形成用のレジ
ストパターン２３をフォトリソグラフィ技術により形成
し、このレジストパターン２３をマスクとして前記ポリ
シリコンをＲＩＥによりエッチングし、前記ＭＯＳトラ
ンジスタのゲート電極（ワード線）２２を形成する。

【００３３】この場合、ゲート電極２２の上部は前記シ
リコン酸化膜１７上の一部にかかるようにエッチングさ
れるが、ゲート電極２２のゲート長（ゲート絶縁膜１９
を介して基板表面に対向するチャネル方向長さ）は、ポ
リシリコン配線１６を含む配線層の抜きパターンにより
定義される。

【００３４】この後、前記レジストパターン２３を除去
した後、図４に示すように、基板上全面に絶縁層２４を
形成し、この絶縁層の前記ＭＯＳトランジスタのドレイ
ン領域上に対応する部分にビット線接続孔を形成し、こ
の絶縁層上全面にビット線用配線層を形成してパターニ
ングすることにより、ビット線２５を接続する。

【００３５】上記実施例のＤＲＡＭのトレンチ・キャパ
シタセルの構造およびその形成方法によれば、電荷転送
ゲート用のＭＯＳトランジスタのソース領域２０とキャ
パシタ電荷蓄積ノード１５とを接続するためのポリシリ
コン配線１６を含む配線層を用いて、ＭＯＳトランジス
タのゲート電極のゲート長を抜きパターンにより定義し
ているので、ＭＯＳトランジスタのゲート長の寸法均一
性が向上し、ひいては、ＭＯＳトランジスタの閾値電圧
の均一性を精密に制御することが可能になる。

【００３６】

【発明の効果】上述したように本発明によれば、トレン
チ・キャパシタセルのＭＯＳトランジスタのゲート電極
のゲート長を抜きパターンにより定義することにより、
ＭＯＳトランジスタのゲート長の寸法均一性が向上し、
ひいては、ＭＯＳトランジスタの閾値電圧の均一性を精
密に制御し得る半導体装置およびその製造方法を実現す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るトレンチ・キャパシ
タセルの形成工程の一部における基板構造を示す断面
図。

【図２】図１の工程に続く工程における基板構造を示す
断面図。

【図３】図２の工程に続く工程における基板構造を示す
断面図。

【図４】図３の工程に続く工程における基板構造を示す
断面図。

【図５】従来のトレンチ・キャパシタセルの形成工程の
一部における基板構造を示す断面図。

【図６】図５の工程に続く工程における基板構造を示す
断面図。

【図７】図６の工程に続く工程における基板構造を示す
断面図。

【図８】図７の工程に続く工程における基板構造を示す
断面図。

【図９】従来のトレンチ・キャパシタセルの構造の他の
例を示す断面図。

【符号の説明】

１０…電荷記憶用キャパシタのプレート電極（ｎ+ 拡散
層）、１１…ｐ型シリコン基板、１２…絶縁膜、１３…
キャパシタ電極（ｎ型不純物をドープしたポリシリコン
膜）、１４…キャパシタ絶縁膜、１５…キャパシタ電荷
蓄積ノード、１６…ポリシリコン配線、１７…シリコン
酸化膜、１８…レジストパターン、１９…ゲート絶縁
膜、２０…ＭＯＳトランジスタのソース領域、２１…Ｍ
ＯＳトランジスタのドレイン領域、２２…ゲート電極
（ワード線）、２３…レジストパターン、２４…絶縁
層、２５…ビット線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (2)

【特許請求の範囲】
1. 【請求項１】 電荷記憶用キャパシタのプレート電極と
   して拡散層が埋め込み形成され、上記拡散層に達するよ
   うに溝が掘られた半導体基板と、 上記溝の底面以外の内周面に形成された第１の絶縁膜
   と、 上記溝内の中間高さまで埋め込まれた電荷記憶用キャパ
   シタのキャパシタ電極と、 上記キャパシタ電極上および溝の内周面に形成されたキ
   ャパシタ絶縁膜と、 前記溝内のキャパシタ絶縁膜上に埋め込まれた導電材か
   らなるキャパシタ電荷蓄積ノードと、 このキャパシタ電荷蓄積ノード上および前記溝の近傍の
   基板上に連続的に形成された配線と、 この配線上に形成された第２の絶縁膜と、 前記配線の端面および前記基板のゲート形成予定領域表
   面上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 前記基板の表層部で上記ゲート電極下を挟んで形成され
   たソース領域およびドレイン領域とを具備することを特
   徴とする半導体装置。
2. 【請求項２】 電荷記憶用キャパシタのプレート電極と
   して用いられる拡散層が埋め込み形成された半導体基板
   の表面の一部に対して前記拡散層に達するように溝を掘
   り、この溝の底面以外の内周面に第１の絶縁膜を形成す
   る工程と、 上記溝内の中間高さまで電荷蓄積用キャパシタのキャパ
   シタ電極となる第１の導電材を埋め込み、その上にキャ
   パシタ絶縁膜用の第２の絶縁膜を形成し、さらに上記キ
   ャパシタ絶縁膜により囲まれた溝内に埋め込むように第
   ２の導電材からなるキャパシタ電荷蓄積ノードを形成す
   る工程と、 前記基板の上面全面に第３の導電材を堆積し、この第３
   の導電材上に第３の絶縁膜を堆積する工程と、 前記第３の絶縁膜上に少なくとも電荷転送ゲート用のＭ
   ＯＳトランジスタのゲート領域を露出させるように第１
   のレジストパターンを形成し、この第１のレジストパタ
   ーンをマスクとして前記第３の絶縁膜および第３の導電
   材に異方性エッチングを施し、前記ＭＯＳトランジスタ
   のゲート領域下の基板表面を露出させる工程と、 前記基板の表面の露出面に前記ＭＯＳトランジスタのゲ
   ート絶縁膜を形成すると同時に、前記第３の導電材のエ
   ッチングされた端面を酸化する工程と、 前記第３の導電材から不純物を基板へ拡散させて前記Ｍ
   ＯＳトランジスタのドレイン領域およびソース領域を形
   成する工程と、 前記基板の上面全面にゲート電極材を堆積し、このゲー
   ト電極材上にゲート電極形成用の第２のレジストパター
   ンを形成し、この第２のレジストパターンをマスクとし
   て前記ゲート電極材をパターニングし、前記ＭＯＳトラ
   ンジスタのゲート電極を形成する工程と、 前記ＭＯＳトランジスタのドレイン領域上の前記第３の
   導電材に接続するようにビット線を形成する工程とを具
   備することを特徴とする半導体装置の製造方法。