JPH0786434A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0786434A JPH0786434A JP5231540A JP23154093A JPH0786434A JP H0786434 A JPH0786434 A JP H0786434A JP 5231540 A JP5231540 A JP 5231540A JP 23154093 A JP23154093 A JP 23154093A JP H0786434 A JPH0786434 A JP H0786434A
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は、スタックド・キャパシタセルを有
する半導体装置の特にそのキャパシタセル部の粗面ポリ
シリコン膜から成るストレージノードの形成方法に関す
るもので、該ストレージノードへの不純物導入をより均
一化し、配線抵抗のばらつきを小さくし、表面の凹凸状
態を良好に保つ形成方法を提供することを目的とする。 【構成】 本発明は、ストレージノード部の下層となる
ポリシリコン膜８を生成した後に不純物の注入を１度行
い、その後、粗面ポリシリコン膜９を生成し、その上に
不純物を含んだＣＶＤ−ＳｉＯ2 膜５１を堆積させ、熱
処理を施して、ＣＶＤ−ＳｉＯ2 膜５１からの粗面ポリ
シリコン膜９中に固相拡散させるようにしたものであ
る。
する半導体装置の特にそのキャパシタセル部の粗面ポリ
シリコン膜から成るストレージノードの形成方法に関す
るもので、該ストレージノードへの不純物導入をより均
一化し、配線抵抗のばらつきを小さくし、表面の凹凸状
態を良好に保つ形成方法を提供することを目的とする。 【構成】 本発明は、ストレージノード部の下層となる
ポリシリコン膜８を生成した後に不純物の注入を１度行
い、その後、粗面ポリシリコン膜９を生成し、その上に
不純物を含んだＣＶＤ−ＳｉＯ2 膜５１を堆積させ、熱
処理を施して、ＣＶＤ−ＳｉＯ2 膜５１からの粗面ポリ
シリコン膜９中に固相拡散させるようにしたものであ
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
の中で、特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のスタックド・キャパ
シタセル（Ｓｔｕｃｋｅｄ−Ｃａｐａｃｉｔｏｒ Ｃｅ
ｌｌ）構造の製造方法に関するものである。
の中で、特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のスタックド・キャパ
シタセル（Ｓｔｕｃｋｅｄ−Ｃａｐａｃｉｔｏｒ Ｃｅ
ｌｌ）構造の製造方法に関するものである。
【０００２】
【従来の技術】図２は、粗面ポリシリコンを用いたスタ
ック・キャパシタ構造を持つＤＲＡＭのメモリ・セルの
従来の製造方法の一例を示したものである。以下、図２
を用いて、詳細な説明をする。
ック・キャパシタ構造を持つＤＲＡＭのメモリ・セルの
従来の製造方法の一例を示したものである。以下、図２
を用いて、詳細な説明をする。
【０００３】まず、図２（ａ）に示すように、シリコン
単結晶半導体基板（以下、基板と略す）１に、図示しな
いシリコン窒化膜（以下ＳｉＮ膜と称す）を耐酸化マス
クとして用いるＬＯＣＯＳ法（選択酸化法）により、フ
ィールド酸化膜２を形成し、アクティブ領域２１とフィ
ールド領域２２を分離する。その後、ゲート酸化膜（図
示しない）を生成させ、ゲート電極（一般にポリシリコ
ン）３を形成する。そしてゲート電極３の側壁にＣＶＤ
（化学的気相成長）シリコン酸化膜（以下、ＣＶＤ−Ｓ
ｉＯ2 膜と略す。）からなるサイドウォール４を公知の
エッチング技術でセルファライン的に形成し、それをマ
スクとしてリンなどの不純物をイオン注入することによ
り、基板１上にＭＯＳトランジスタのソース／ドレイン
部となる不純物拡散層（以下、Ｓ／Ｄ部と略す）５を形
成する。その後、基板１の全体に絶縁膜６としてＣＶＤ
−ＳｉＯ2 膜を堆積させ、Ｓ／Ｄ部５と電荷蓄積電極
（以下、ストレージ・ノードと略す）（後述の８）とを
接続するコンタクトホール（以下、セルコンと略す）７
をホトリソ（ホトリソグラフィ）・エッチング技術で形
成する。
単結晶半導体基板（以下、基板と略す）１に、図示しな
いシリコン窒化膜（以下ＳｉＮ膜と称す）を耐酸化マス
クとして用いるＬＯＣＯＳ法（選択酸化法）により、フ
ィールド酸化膜２を形成し、アクティブ領域２１とフィ
ールド領域２２を分離する。その後、ゲート酸化膜（図
示しない）を生成させ、ゲート電極（一般にポリシリコ
ン）３を形成する。そしてゲート電極３の側壁にＣＶＤ
（化学的気相成長）シリコン酸化膜（以下、ＣＶＤ−Ｓ
ｉＯ2 膜と略す。）からなるサイドウォール４を公知の
エッチング技術でセルファライン的に形成し、それをマ
スクとしてリンなどの不純物をイオン注入することによ
り、基板１上にＭＯＳトランジスタのソース／ドレイン
部となる不純物拡散層（以下、Ｓ／Ｄ部と略す）５を形
成する。その後、基板１の全体に絶縁膜６としてＣＶＤ
−ＳｉＯ2 膜を堆積させ、Ｓ／Ｄ部５と電荷蓄積電極
（以下、ストレージ・ノードと略す）（後述の８）とを
接続するコンタクトホール（以下、セルコンと略す）７
をホトリソ（ホトリソグラフィ）・エッチング技術で形
成する。
【０００４】続いて、図２（ｂ）に示すように、減圧Ｃ
ＶＤ（ＬＰＣＶＤ）法により、基板１上に多結晶シリコ
ン（ポリシリコン）膜８を５００Å〜１０００Å程度の
厚さ、堆積させる。そして一度大気に取り出す。
ＶＤ（ＬＰＣＶＤ）法により、基板１上に多結晶シリコ
ン（ポリシリコン）膜８を５００Å〜１０００Å程度の
厚さ、堆積させる。そして一度大気に取り出す。
【０００５】次いで、図２（ｃ）のように、再びＬＰＣ
ＶＤ法により、（詳しくは、膜生成温度５７０〜５８０
℃，ガス圧力、０．２Ｔｏｒｒ程度，ガス流量ＳｉＨ4
２００ｓｃｃｍ程度，デポジット時間１５分程度，デポ
ジット後の熱処理時間１５分程度、このとき、熱処理温
度は膜生成温度と同一，ガスはＮ2 ，流量は任意とす
る）ポリシリコン膜８の上に、球形状のポリシリコン膜
（以下、粗面ポリシリコン膜と称す）９を生成させる。
ＶＤ法により、（詳しくは、膜生成温度５７０〜５８０
℃，ガス圧力、０．２Ｔｏｒｒ程度，ガス流量ＳｉＨ4
２００ｓｃｃｍ程度，デポジット時間１５分程度，デポ
ジット後の熱処理時間１５分程度、このとき、熱処理温
度は膜生成温度と同一，ガスはＮ2 ，流量は任意とす
る）ポリシリコン膜８の上に、球形状のポリシリコン膜
（以下、粗面ポリシリコン膜と称す）９を生成させる。
【０００６】さらに配線抵抗を下げる目的で、図２
（ｄ）のように、リンまたはヒ素などのイオン注入を施
し、Ｎ2 雰囲気で８５０℃程度の熱処理を施す。
（ｄ）のように、リンまたはヒ素などのイオン注入を施
し、Ｎ2 雰囲気で８５０℃程度の熱処理を施す。
【０００７】その後、図２（ｅ）に示すように、ホトリ
ソ・エッチング技術によりストレージノード部８，９を
所定パターンに形成し、ＳｉＮ膜のような誘電体膜（図
（ｅ）中に、黒太線で図示）１０と、キャパシタの対向
電極となる上部ポリシリコン膜（以下、セルプレートと
略す）１１を各々ＬＰＣＶＤ法で形成し、ＤＲＡＭのス
タックド・キャパシタセルが得られる。つまり、このス
タック・キャパシタセルのストレージノード部は、通常
のポリシリコン膜８と粗面ポリシリコン膜９との２層構
造となっているのである。
ソ・エッチング技術によりストレージノード部８，９を
所定パターンに形成し、ＳｉＮ膜のような誘電体膜（図
（ｅ）中に、黒太線で図示）１０と、キャパシタの対向
電極となる上部ポリシリコン膜（以下、セルプレートと
略す）１１を各々ＬＰＣＶＤ法で形成し、ＤＲＡＭのス
タックド・キャパシタセルが得られる。つまり、このス
タック・キャパシタセルのストレージノード部は、通常
のポリシリコン膜８と粗面ポリシリコン膜９との２層構
造となっているのである。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た粗面ポリシリコン膜を用いたスタックド・キャパシタ
構造では、次のような問題点があった。
た粗面ポリシリコン膜を用いたスタックド・キャパシタ
構造では、次のような問題点があった。
【０００９】図２（ｄ）で、粗面ポリシリコン膜を生成
した後に、ヒ素またはリンのインプラ（インプランテー
ション：注入）を行うと、表面の凹凸の違いにより、ヒ
素またはリンの注入深さに大きな違いが生じる。これに
より、配線抵抗に大きなばらつきが生じ、所望のシート
抵抗が得られなくなる。ストレージ・ノード部８，９の
シート抵抗はポリシリコン膜８の抵抗で支配されてお
り、この部分に充分に不純物が注入されないのは大きな
問題となる。また派生的な影響としてはセルコンタクト
部７の高抵抗化、ストレージノード部の空乏化といった
問題がある。
した後に、ヒ素またはリンのインプラ（インプランテー
ション：注入）を行うと、表面の凹凸の違いにより、ヒ
素またはリンの注入深さに大きな違いが生じる。これに
より、配線抵抗に大きなばらつきが生じ、所望のシート
抵抗が得られなくなる。ストレージ・ノード部８，９の
シート抵抗はポリシリコン膜８の抵抗で支配されてお
り、この部分に充分に不純物が注入されないのは大きな
問題となる。また派生的な影響としてはセルコンタクト
部７の高抵抗化、ストレージノード部の空乏化といった
問題がある。
【００１０】次に、不純物注入をイオン注入法で行うた
め、粗面ポリシリコン膜に直接、物理的なインプラダメ
ージが加わり、表面の凹凸形状が潰れてしまい表面積増
加という、粗面ポリシリコン膜の最大の効果が得られな
くなる。この凹凸の潰れは、イオン注入量が多いほど顕
著であり、低抵抗化するためにイオン注入ドーズ量を多
くすると、それだけ凹凸が潰れてしまうといったプロセ
スの矛盾を生じてしまう。
め、粗面ポリシリコン膜に直接、物理的なインプラダメ
ージが加わり、表面の凹凸形状が潰れてしまい表面積増
加という、粗面ポリシリコン膜の最大の効果が得られな
くなる。この凹凸の潰れは、イオン注入量が多いほど顕
著であり、低抵抗化するためにイオン注入ドーズ量を多
くすると、それだけ凹凸が潰れてしまうといったプロセ
スの矛盾を生じてしまう。
【００１１】この発明は以上述べた問題点を除去するた
め、まず、ストレージノード部となる下層のポリシリコ
ン膜に不純物を導入し、その後粗面ポリシリコン膜を形
成して、その上に不純物を含んだ酸化膜（ＣＶＤ−Ｓｉ
Ｏ2 膜）を堆積させ、熱処理によりその酸化膜からの固
相拡散で前記粗面ポリシリコン膜に不純物を導入するこ
とにより、ストレージノード部への均一で充分な不純物
導入を行い、ストレージノード部の配線抵抗のばらつき
を小さくし、ストレージノードの空乏化を抑制し、ま
た、表面の凹凸状態を程良く保つようにし、良好なデバ
イス特性を得るスタックド・キャパシタセルを製造する
方法を提供することを目的とする。
め、まず、ストレージノード部となる下層のポリシリコ
ン膜に不純物を導入し、その後粗面ポリシリコン膜を形
成して、その上に不純物を含んだ酸化膜（ＣＶＤ−Ｓｉ
Ｏ2 膜）を堆積させ、熱処理によりその酸化膜からの固
相拡散で前記粗面ポリシリコン膜に不純物を導入するこ
とにより、ストレージノード部への均一で充分な不純物
導入を行い、ストレージノード部の配線抵抗のばらつき
を小さくし、ストレージノードの空乏化を抑制し、ま
た、表面の凹凸状態を程良く保つようにし、良好なデバ
イス特性を得るスタックド・キャパシタセルを製造する
方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明は前記目的達成
のため、ストレージノード部の下層となるポリシリコン
膜を生成した後に不純物の注入を１度行い、その後、粗
面ポリシリコン膜を生成し、その上にリンまたはヒ素を
高濃度に含んだＣＶＤ−ＳｉＯ2 膜を堆積させ、高温の
熱処理を施して、ＣＶＤ−ＳｉＯ2 膜からのリン（また
はヒ素）を粗面ポリシリコン膜中に固相拡散させるよう
にしたものである。
のため、ストレージノード部の下層となるポリシリコン
膜を生成した後に不純物の注入を１度行い、その後、粗
面ポリシリコン膜を生成し、その上にリンまたはヒ素を
高濃度に含んだＣＶＤ−ＳｉＯ2 膜を堆積させ、高温の
熱処理を施して、ＣＶＤ−ＳｉＯ2 膜からのリン（また
はヒ素）を粗面ポリシリコン膜中に固相拡散させるよう
にしたものである。
【００１３】
【作用】本発明は前述したように、ストレージノード部
の下層ポリシリコン膜に一度不純物を導入し、その後、
粗面ポリシリコンを形成し、その上に不純物を含んだＣ
ＶＤ−ＳｉＯ2 膜を堆積させ、それからの固相拡散によ
って粗面ポリシリコン膜に不純物を注入するようにした
ので、粗面ポリシリコン膜にも均一に不純物が注入さ
れ、ストレージノード全体としても均一に不純物が注入
されることになり、配線抵抗を下げて、ストレージ・ノ
ードの空乏化を防止できる。また、不純物注入がイオン
注入法でなく、固相拡散によるから、粗面ポリシリコン
膜の表面の凹凸を潰すことはない。
の下層ポリシリコン膜に一度不純物を導入し、その後、
粗面ポリシリコンを形成し、その上に不純物を含んだＣ
ＶＤ−ＳｉＯ2 膜を堆積させ、それからの固相拡散によ
って粗面ポリシリコン膜に不純物を注入するようにした
ので、粗面ポリシリコン膜にも均一に不純物が注入さ
れ、ストレージノード全体としても均一に不純物が注入
されることになり、配線抵抗を下げて、ストレージ・ノ
ードの空乏化を防止できる。また、不純物注入がイオン
注入法でなく、固相拡散によるから、粗面ポリシリコン
膜の表面の凹凸を潰すことはない。
【００１４】
【実施例】図１は、本発明の一実施例の工程を示す断面
図である。以下、この図を参照して、一実施例の説明を
行うが、従来例の図２の（ｂ）までは、本実施例の場合
も全く同じであるため、図、説明共、省略する。従っ
て、図１の順序符号は（ｃ）から始める。
図である。以下、この図を参照して、一実施例の説明を
行うが、従来例の図２の（ｂ）までは、本実施例の場合
も全く同じであるため、図、説明共、省略する。従っ
て、図１の順序符号は（ｃ）から始める。
【００１５】図１（ｃ）に示すように、ストレージノー
ド部の下層のポリシリコン膜８に対して、まず、不純物
のドープをイオン注入で行う。ドープの条件はポリシリ
コン膜厚によっても異なってくるが、例えば、１０００
Åの膜厚の場合はヒ素（Ａｓ），４０ＫｅＶのエネルギ
ーで、５Ｅ１５ｃｍ-2程度のドーズ量が適当である。
ド部の下層のポリシリコン膜８に対して、まず、不純物
のドープをイオン注入で行う。ドープの条件はポリシリ
コン膜厚によっても異なってくるが、例えば、１０００
Åの膜厚の場合はヒ素（Ａｓ），４０ＫｅＶのエネルギ
ーで、５Ｅ１５ｃｍ-2程度のドーズ量が適当である。
【００１６】続いて、図１（ｄ）に示すように、粗面ポ
リシリコン膜９を生成する。粗面ポリシリコン９の生成
条件は従来例に記したのと同じである。
リシリコン膜９を生成する。粗面ポリシリコン９の生成
条件は従来例に記したのと同じである。
【００１７】続いて、図１（ｅ）に示すように、粗面ポ
リシリコン膜９の上に、不純物としてリン（Ｐ）を含ん
だＣＶＤ−ＳｉＯ2 膜５１をＣＶＤ法で堆積させる。膜
厚は１０００〜２０００Å程度で、不純物濃度は、１６
ｗｔ％程度が適当である。その後、窒素雰囲気中で９０
０℃程度の熱処理を施し、ＣＶＤ−ＳｉＯ2 膜５１中に
含まれるリンを粗面ポリシリコン膜９に固相拡散させ
る。このとき、粗面ポリシリコン９を被膜しているＣＶ
Ｄ−ＳｉＯ2 膜５１は均一に被膜されているため、不純
物のリンも粗面ポリシリコン膜９に対して均一に拡散し
ていく。このため、粗面ポリシリコン膜９の不純物濃度
が均一になる。また、この熱処理により下層のポリシリ
コン８のアニール効果もある。熱処理後、フッ酸（Ｈ
Ｆ）溶液を用いてＣＶＤ−ＳｉＯ2 膜５１を完全に除去
する。
リシリコン膜９の上に、不純物としてリン（Ｐ）を含ん
だＣＶＤ−ＳｉＯ2 膜５１をＣＶＤ法で堆積させる。膜
厚は１０００〜２０００Å程度で、不純物濃度は、１６
ｗｔ％程度が適当である。その後、窒素雰囲気中で９０
０℃程度の熱処理を施し、ＣＶＤ−ＳｉＯ2 膜５１中に
含まれるリンを粗面ポリシリコン膜９に固相拡散させ
る。このとき、粗面ポリシリコン９を被膜しているＣＶ
Ｄ−ＳｉＯ2 膜５１は均一に被膜されているため、不純
物のリンも粗面ポリシリコン膜９に対して均一に拡散し
ていく。このため、粗面ポリシリコン膜９の不純物濃度
が均一になる。また、この熱処理により下層のポリシリ
コン８のアニール効果もある。熱処理後、フッ酸（Ｈ
Ｆ）溶液を用いてＣＶＤ−ＳｉＯ2 膜５１を完全に除去
する。
【００１８】その後、図１（ｆ）に示すように、ホトリ
ソ・エッチング技術により従来同様ストレージノード部
８，９を形成し、ＳｉＮ膜のような誘電体膜（図（ｆ）
中に黒太線で図示）１０と、セルプレート１１を従来同
様、各々ＬＰＣＶＤ法で生成させて本実施例のＤＲＡＭ
のスタックド・キャパシタセルが得られる。
ソ・エッチング技術により従来同様ストレージノード部
８，９を形成し、ＳｉＮ膜のような誘電体膜（図（ｆ）
中に黒太線で図示）１０と、セルプレート１１を従来同
様、各々ＬＰＣＶＤ法で生成させて本実施例のＤＲＡＭ
のスタックド・キャパシタセルが得られる。
【００１９】なお、この例では、下層ポリシリコン８へ
の不純物ドープを、ヒ素のインプラで行うと記したが、
この不純物ドープは、リンのインプラ、ＰＯＣｌ3 ガス
による熱拡散で行ってもかまわない。
の不純物ドープを、ヒ素のインプラで行うと記したが、
この不純物ドープは、リンのインプラ、ＰＯＣｌ3 ガス
による熱拡散で行ってもかまわない。
【００２０】
【発明の効果】以上、詳述したように、この発明の方法
では、粗面ポリシリコン膜を用いたＤＲＡＭのスタック
キャパシタにおいて、ストレージノードを構成するポリ
シリコンのうち、下層ポリシリコンには、イオン注入法
により充分な不純物ドープを行い、粗面ポリシリコン膜
にはリンを含んだＣＶＤ−ＳｉＯ2 からの固相拡散によ
る不純物ドープを行うようにしたので、ストレージノー
ド部が均一な不純物ドープとなり、配線抵抗の低下、そ
のばらつきの抑制、キャパシタの空乏化を抑制すること
ができる。更に粗面ポリシリコン膜への不純物ドープが
固相拡散に依るため、粗面粒の潰れが起きず、良好な凹
凸形状を保ち、キャパシタ面積の増加が期待できる。
では、粗面ポリシリコン膜を用いたＤＲＡＭのスタック
キャパシタにおいて、ストレージノードを構成するポリ
シリコンのうち、下層ポリシリコンには、イオン注入法
により充分な不純物ドープを行い、粗面ポリシリコン膜
にはリンを含んだＣＶＤ−ＳｉＯ2 からの固相拡散によ
る不純物ドープを行うようにしたので、ストレージノー
ド部が均一な不純物ドープとなり、配線抵抗の低下、そ
のばらつきの抑制、キャパシタの空乏化を抑制すること
ができる。更に粗面ポリシリコン膜への不純物ドープが
固相拡散に依るため、粗面粒の潰れが起きず、良好な凹
凸形状を保ち、キャパシタ面積の増加が期待できる。
【図１】本発明の実施例の工程説明図。
【図２】従来例の工程説明図。
１ 基板 ８ 下層ポリシリコン膜 ９ 粗面ポリシリコン膜 ５１ ＣＶＤ−ＳｉＯ2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 キャパシタ部を有する半導体装置におけ
る、該キャパシタ部のストレージノード部の形成方法と
して、 （ａ）半導体基板上に、前記ストレージノード部の下層
となる第１の導電性膜を形成し、該第１の導電性膜に不
純物を導入する工程と、 （ｂ）前記不純物を導入した第１の導電性膜の上に、形
状が粗面となるよう第２の導電性膜を形成する工程と、 （ｃ）前記粗面の第２の導電性膜の上に、不純物を含ん
だ膜を堆積し、熱処理により、該不純物を含んだ膜から
の固相拡散により、前記粗面の第２の導電性膜に不純物
を導入する工程と、 （ｄ）該不純物を含んだ膜を除去する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１および第２の導電性膜ともに、
ポリシリコン膜とすることを特徴とする請求項１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231540A JPH0786434A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231540A JPH0786434A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786434A true JPH0786434A (ja) | 1995-03-31 |
Family
ID=16925103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5231540A Pending JPH0786434A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786434A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798545A (en) * | 1994-12-28 | 1998-08-25 | Nippon Steel Corporation | Semiconductor storage device |
| US6194758B1 (en) | 1997-12-24 | 2001-02-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising capacitor and method of fabricating the same |
| US6632721B1 (en) | 1999-07-06 | 2003-10-14 | Hitachi, Ltd. | Method of manufacturing semiconductor devices having capacitors with electrode including hemispherical grains |
-
1993
- 1993-09-17 JP JP5231540A patent/JPH0786434A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6940116B2 (en) | 1997-12-24 | 2005-09-06 | Renesas Technology Corp. | Semiconductor device comprising a highly-reliable, constant capacitance capacitor |
| US7368776B2 (en) | 1997-12-24 | 2008-05-06 | Renesas Technology Corp. | Semiconductor device comprising a highly-reliable, constant capacitance capacitor |
| US7439132B2 (en) | 1997-12-24 | 2008-10-21 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US7754562B2 (en) | 1997-12-24 | 2010-07-13 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US7795648B2 (en) | 1997-12-24 | 2010-09-14 | Renesas Technology Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| US7816204B2 (en) | 1997-12-24 | 2010-10-19 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US8471321B2 (en) | 1997-12-24 | 2013-06-25 | Renesas Electronics Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| US8759891B2 (en) | 1997-12-24 | 2014-06-24 | Renesas Electronics Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| US6632721B1 (en) | 1999-07-06 | 2003-10-14 | Hitachi, Ltd. | Method of manufacturing semiconductor devices having capacitors with electrode including hemispherical grains |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
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