JPH0786519A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明はチップ上に形成される多数の単位容量
素子に基づいて容量素子を形成する半導体装置におい
て、ウェハープロセスのばらつきによる容量素子の容量
値の変動を抑制することを目的とする。 【構成】容量形成領域Ａに複数の単位容量素子Ｃu が形
成され、単位容量素子Ｃu の複数を接続して所定の容量
値を備えた容量素子Ｃが形成される。容量素子Ｃを構成
する複数の単位容量素子Ｃu は、容量形成領域Ａの中心
ＣＥに対し均等に分散するように配置される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、チップ上に複数の容
量を形成する半導体装置に関するものである。

【０００２】近年の半導体装置は益々高集積化が進み、
チップ上に多数の能動素子及び受動素子が配列される。
また、このような半導体装置ではその動作の高精度化も
益々要求されている。このため、チップ上に多数形成さ
れる受動素子の精度を向上させることが必要となってい
る。

【０００３】

【従来の技術】４ビットの電荷再配分型Ａ／Ｄ変換器の
一例を図５に従って説明する。容量８Ｃ，４Ｃ，２Ｃ，
１Ｃはその容量値が２の重み付けによる値で設定され、
その容量値の比率は８：４：２：１に設定されている。

【０００４】すなわち、容量８Ｃは８個の単位容量で構
成され、容量４Ｃは４個の単位容量で構成され、容量２
Ｃは２個の単位容量で構成され、容量１Ｃは１個の単位
容量で構成される。

【０００５】各容量８Ｃ，４Ｃ，２Ｃ，１Ｃの一方の端
子はチョッパ型比較器１に接続されている。前記チョッ
パ型比較器１はインバータ回路２と、同インバータ回路
２に対し並列に接続されるＮチャネルＭＯＳトランジス
タＴrcとで構成される。そして、逐次比較制御部（図示
しない）の動作に基づいてトランジスタＴrcのオン・オ
フ動作が制御される。

【０００６】前記各容量８Ｃ〜１Ｃの他方の端子は、前
記逐次比較制御部により制御される切り換え回路３ａ〜
３ｄに接続され、それぞれ基準電源電圧ＡＶＲと、同基
準電源電圧ＡＶＲとグランドＧのレベルとの間で変動す
るアナログ入力信号Ａinと、グランドＧとのいずれかの
レベルが入力されるように切り換えられる。

【０００７】上記のように構成されたＡ／Ｄ変換器の動
作を説明すると、まず前記逐次比較制御部の制御に基づ
いて、切り換え回路３ａ〜３ｄはアナログ入力信号Ａin
に接続されてサンプリング動作が行われ、各容量８Ｃ〜
１Ｃにはその容量値に応じた電荷が蓄積される。

【０００８】このとき、前記トランジスタＴrcはオンさ
れて各容量８Ｃ〜１Ｃのチョッパ型比較器１側の端子
は、同チョッパ型比較器１のしきい値Ｖthに維持され
る。そして、各容量８Ｃ〜１Ｃは前記しきい値Ｖthと、
アナログ入力信号Ａinとの差電圧に基づいて充電され、
各容量８Ｃ〜１Ｃのチョッパ型比較器１側の電極にはマ
イナスの電荷が蓄積される。

【０００９】次いで、前記トランジスタＴrcはオフされ
るとともに、逐次比較制御部の制御に基づいて切り換え
回路３ａ〜３ｄが順次切り換えられ、そのときのインバ
ータ回路２の入力端子のレベルの変化により、インバー
タ回路２から出力される出力信号ＯＵＴが４ビットのデ
ジタル信号となる。

【００１０】上記のようなＡ／Ｄ変換器では、４ビット
のＡ／Ｄ変換を行うために各容量Ｃ８〜Ｃ１が必要とな
り、各容量８Ｃ〜１Ｃは図６に示すようにレイアウトさ
れる。

【００１１】すなわち、チップ４上には１６個の単位容
量が碁盤目状に配列され、その半分の面積を占有する８
個の単位容量で容量８Ｃが構成される。また、容量８Ｃ
に隣接して、縦方向に４個並ぶ単位容量で容量４Ｃが構
成される。

【００１２】また、容量４Ｃに隣接して２個の単位容量
で構成される容量２Ｃと、１個の単位容量で構成される
容量１Ｃとが配列される。なお、容量１Ｃに隣接する１
個の単位容量はダミー容量Ｄである。

【００１３】なお、前記各容量は基板上に形成されたウ
ェルと、同ウェル上に酸化膜を介して形成されるポリＳ
i 層とで形成される。

【００１４】

【発明が解決しようとする課題】上記のようなＡ／Ｄ変
換器の変換精度を向上させるための一手段として、チッ
プ４上に形成された各容量８Ｃ〜１Ｃの容量値を正確に
８：４：２：１に設定することが挙げられる。

【００１５】そして、前記チップ４上に形成された各容
量８Ｃ〜１Ｃは、各単位容量が同一値であれば、上記容
量比に容易に設定可能である。ところが、ウェハープロ
セスのばらつきにより、各単位容量の容量値がチップ４
の一方から他方に向かって増加あるいは減少するように
変動することがある。例えば、前記チップ４上において
右方向から左方向に向かって各単位容量の容量値が大き
くなるようなばらつきが生じると、容量８Ｃの容量値は
設定値より小さくなり、容量１Ｃ，２Ｃの容量値は設定
値より大きくなる。

【００１６】すると、各容量８Ｃ〜１Ｃの容量値を前記
容量比に正確に設定することが困難となる。この結果、
上記Ａ／Ｄ変換器の変換精度が低下するという問題点が
ある。

【００１７】この発明の目的は、チップ上に形成される
多数の単位容量に基づいて容量を形成する半導体装置に
おいて、ウェハープロセスのばらつきによる前記容量の
容量値の変動を抑制し得る半導体装置を提供することに
ある。

【００１８】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、容量形成領域Ａに複数の単位容量
素子Ｃu が形成され、前記単位容量Ｃu の複数を接続し
て所定の容量値を備えた容量素子Ｃが形成される。前記
容量素子Ｃを構成する複数の単位容量素子Ｃuは、前記
容量形成領域Ａの中心ＣＥに対し均等に分散するように
配置される。

【００１９】また、図２に示すように前記容量素子８Ｃ
を構成する複数の単位容量素子８Ｃ1 〜８Ｃ8 は、前記
容量形成領域Ａ１の中心ＣＥに対し、点対称状に配置さ
れる。

【００２０】

【作用】容量素子Ｃを構成する複数の単位容量素子Ｃu
は、容量形成領域Ａの中心ＣＥに対し、均等に分散する
ように配置されるので、ウェハープロセスのばらつきに
よる各単位容量素子Ｃu の容量値のばらつきはそれぞれ
相殺される。

【００２１】

【実施例】図２は本発明を具体化した第一の実施例を示
す。チップ４上の中央部に位置する容量形成領域Ａ１に
は１６個の単位容量が碁盤目状に形成され、各単位容量
から容量８Ｃ，４Ｃ，２Ｃ，１Ｃが構成される。前記１
６個の単位容量はチップ４の中心ＣＥに対し、その周囲
にほぼ均等な範囲で配列されている。

【００２２】前記容量８Ｃは８個の単位容量８Ｃ1 〜８
Ｃ8 で構成され、前記容量４Ｃは４個の単位容量４Ｃ1
〜４Ｃ4 で構成され、前記容量Ｃ２は２個の単位容量２
Ｃ1，２Ｃ2 で構成され、前記容量Ｃ１は１個の単位容
量で構成される。

【００２３】前記単位容量８Ｃ1 〜８Ｃ8 は、例えば単
位容量８Ｃ1 と同８Ｃ8 というように、２個ずつが前記
中心ＣＥに対し、点対称状に位置するように配置され、
各単位容量８Ｃ1 〜８Ｃ8 が配線（図示しない）で並列
に接続されて、前記容量８Ｃが構成される。

【００２４】前記単位容量４Ｃ1 〜４Ｃ4 は、例えば単
位容量４Ｃ1 と同４Ｃ4 というように、２個ずつが前記
中心ＣＥに対し、点対称状に位置するように配置され、
各単位容量４Ｃ1 〜４Ｃ4 が配線（図示しない）で並列
に接続されて、前記容量４Ｃが構成される。

【００２５】前記単位容量２Ｃ1 ，２Ｃ2 は前記中心Ｃ
Ｅに対し、点対称状に位置するように配置され、各単位
容量２Ｃ1 ，２Ｃ2 が配線（図示しない）で並列に接続
されて、前記容量２Ｃが構成される。

【００２６】また、前記容量１Ｃは前記中心ＣＥに隣接
して配置され、容量１Ｃの中心ＣＥに対する点対称位置
にダミー容量Ｄが配置されている。従って、各容量８Ｃ
〜１Ｃは、これらを構成する各単位容量が中心ＣＥに対
し点対称状に分散するように配置されている。

【００２７】このような構成により、ウェハープロセス
のばらつきにより、チップ４の一方から他方に向かって
単位容量の容量値が変動するようなばらつきが生じて
も、各容量８Ｃ〜２Ｃにおいて各単位容量はチップ４の
中心ＣＥに対し均等に分散するように配置されているの
で、例えば単位容量８Ｃ1 と同８Ｃ8 とが容量値の変動
量を補完し合うというように、各単位容量の容量値の変
動は相殺される。

【００２８】また、容量１Ｃは前記中心ＣＥに隣接して
配置されているので、ウェハープロセスのばらつきによ
る容量値の変動は僅少である。従って、ウェハープロセ
スにばらつきが生じても、各容量８Ｃ〜１Ｃの容量値を
正確に設定することが容易となる。そして、このような
各容量８Ｃ〜１Ｃを前記Ａ／Ｄ変換器に使用すれば、Ａ
／Ｄ変換精度を向上させることができる。

【００２９】次に、この発明を具体化した第二の実施例
を図３に従って説明する。チップ４の中心ＣＥの両側に
は容量形成領域Ａ２，Ａ３が配置され、各容量形成領域
Ａ２，Ａ３ではそれぞれ８個の単位容量が縦方向に２列
に配置され、各単位容量から容量８Ｃ，４Ｃ，２Ｃ，１
Ｃが構成される。

【００３０】前記容量８Ｃは８個の単位容量８Ｃ1 〜８
Ｃ8 で構成され、前記容量４Ｃは単位容量４Ｃ1 〜４Ｃ
4 で構成され、前記容量Ｃ２は単位容量２Ｃ1 ，２Ｃ2
で構成され、前記容量Ｃ１は一つの単位容量で構成され
る。

【００３１】前記単位容量８Ｃ1 〜８Ｃ8 は例えば単位
容量８Ｃ1 と同８Ｃ8 というように、前記容量形成領域
Ａ２，Ａ３において、前記中心ＣＥから点対称状に分散
するように配置され、各単位容量８Ｃ1 〜８Ｃ8 が配線
（図示しない）で並列に接続されて、前記容量８Ｃが構
成される。

【００３２】前記単位容量４Ｃ1 〜４Ｃ4 は例えば単位
容量４Ｃ1 と同４Ｃ4 というように、前記容量形成領域
Ａ２，Ａ３において、前記中心ＣＥから点対称状に分散
するように配置され、各単位容量４Ｃ1 〜４Ｃ4 が配線
（図示しない）で並列に接続されて、前記容量４Ｃが構
成される。

【００３３】前記単位容量２Ｃ1 ，２Ｃ2 は前記容量形
成領域Ａ２，Ａ３において、前記中心ＣＥから点対称状
に分散するように配置され、各単位容量２Ｃ1 ，２Ｃ2
が配線（図示しない）で並列に接続されて、前記容量２
Ｃが構成される。

【００３４】また、前記容量１Ｃは前記容量形成領域Ａ
２において、前記中心ＣＥの近傍に配置され、前記容量
形成領域Ａ３において、容量１Ｃの中心ＣＥに対する点
対称位置にダミー容量Ｄが配置されている。

【００３５】従って、各容量８Ｃ〜１Ｃは、これらを構
成する各単位容量が中心ＣＥに対し点対称状に分散する
ように配置されている。このような構成により、ウェハ
ープロセスのばらつきにより、チップ４の一方から他方
に向かって単位容量の容量値が変動するようなばらつき
が生じても、各容量８Ｃ〜２Ｃにおいて各単位容量は、
チップ４の中心ＣＥに対し、点対称状に分散するように
配置されているので、例えば単位容量８Ｃ1 と同８Ｃ8
が容量値の変動量を補完しあうというように、各単位容
量の容量値の変動は相殺される。

【００３６】また、容量１Ｃは前記中心ＣＥの近傍に配
置されているので、ウェハープロセスのばらつきによる
容量値の変動は僅少である。従って、ウェハープロセス
にばらつきが生じても、各容量８Ｃ〜１Ｃの容量値を正
確に設定することが容易となる。

【００３７】次に、この発明を具体化した第三の実施例
を図４に従って説明する。チップ４上の中央部に形成さ
れた容量形成領域Ａ４には、６４個の単位容量が碁盤目
状に形成され、各単位容量から容量３２Ｃ，１６Ｃ，８
Ｃ，４Ｃ，２Ｃ，１Ｃが構成される。前記６４個の単位
容量はチップ４の中心ＣＥに対し、その周囲にほぼ均等
な範囲で配列されている。

【００３８】前記容量３２Ｃは３２個の単位容量３２Ｃ
1 〜３２Ｃ32で構成され、前記容量１６Ｃは１６個の単
位容量１６Ｃ1 〜１６Ｃ16で構成され、容量８Ｃは８個
の単位容量８Ｃ1 〜８Ｃ8 で構成され、前記容量４Ｃは
４個の単位容量４Ｃ1 〜４Ｃ4 で構成され、前記容量Ｃ
２は２個の単位容量２Ｃ1 ，２Ｃ2 で構成され、前記容
量Ｃ１は１個の単位容量で構成される。

【００３９】前記単位容量３２Ｃ1 〜３２Ｃ32は、例え
ば単位容量３２Ｃ1 と同３２Ｃ32というように、前記中
心ＣＥに対し、点対称状に分散するように配置され、各
単位容量３２Ｃ1 〜３２Ｃ32が配線（図示しない）で並
列に接続されて、前記容量３２Ｃが構成される。

【００４０】前記単位容量１６Ｃ1 〜１６Ｃ16は、例え
ば単位容量１６Ｃ1 と同１６Ｃ16というように、前記中
心ＣＥに対し、点対称状に分散するように配置され、各
単位容量１６Ｃ1 〜１６Ｃ16が配線（図示しない）で並
列に接続されて、前記容量１６Ｃが構成される。

【００４１】前記単位容量８Ｃ1 〜８Ｃ8 は、例えば単
位容量８Ｃ1 と同８Ｃ8 というように、前記中心ＣＥに
対し点対称状に分散するように配置され、各単位容量８
Ｃ1〜８Ｃ8 が配線（図示しない）で並列に接続され
て、前記容量８Ｃが構成される。

【００４２】前記単位容量４Ｃ1 〜４Ｃ4 は、同様に前
記中心ＣＥから点対称状に分散するように配置され、各
単位容量４Ｃ1 〜４Ｃ4 が配線（図示しない）で並列に
接続されて、前記容量４Ｃが構成される。

【００４３】前記単位容量２Ｃ1 ，２Ｃ2 は前記中心Ｃ
Ｅに対し、点対称状に分散するように配置され、各単位
容量２Ｃ1 ，２Ｃ2 が配線（図示しない）で並列に接続
されて、前記容量２Ｃが構成される。

【００４４】また、前記容量１Ｃは前記中心ＣＥに隣接
して配置され、容量１Ｃの中心ＣＥに対する点対称位置
にダミー容量Ｄが配置されている。従って、各容量３２
Ｃ〜１Ｃは、これらを構成する各単位容量が中心ＣＥに
対しほぼ均等に分散するように配置されている。

【００４５】このような構成により、ウェハープロセス
のばらつきにより、チップ４の一方から他方に向かって
単位容量の容量値が変動するようなばらつきが生じて
も、各容量３２Ｃ〜２Ｃにおいて各単位容量はチップ４
の中心ＣＥに対し均等に分散するように配置されている
ので、各単位容量の容量値の変動は相殺される。

【００４６】また、容量１Ｃは前記中心ＣＥに隣接して
配置されているので、ウェハープロセスのばらつきによ
る容量値の変動は僅少である。従って、ウェハープロセ
スにばらつきが生じても、各容量３２Ｃ〜１Ｃの容量値
を正確に設定することが容易となる。そして、このよう
な各容量３２Ｃ〜１Ｃを６ビット構成のＡ／Ｄ変換器に
使用すれば、Ａ／Ｄ変換精度を向上させることができ
る。

【００４７】なお、前記実施例ではチップ４の中心ＣＥ
に対し、各単位容量が点対称状に分散するように配置し
たが、その中心ＣＥは必ずしもチップ４の中心である必
要はなく、容量形成領域の中心であればよい。

【００４８】

【発明の効果】以上詳述したように、この発明はチップ
上に形成される多数の単位容量素子に基づいて複数の容
量素子を形成する半導体装置において、ウェハープロセ
スのばらつきによる前記各容量素子の容量値の変動を抑
制し得る半導体装置を提供することができる優れた効果
を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一の実施例を示す単位容量のレイアウト図で
ある。

【図３】第二の実施例を示す単位容量のレイアウト図で
ある。

【図４】第三の実施例を示す単位容量のレイアウト図で
ある。

【図５】電荷再配分型Ａ／Ｄ変換器の一例を示す回路図
である。

【図６】従来の単位容量のレイアウト図である。

【符号の説明】

Ａ 容量形成領域 Ｃ 容量素子 Ｃu 単位容量素子 ＣＥ 中心

Claims (2)

【特許請求の範囲】
1. 【請求項１】 容量形成領域（Ａ）に複数の単位容量素
   子（Ｃu ）を形成し、前記単位容量素子（Ｃu ）の複数
   を接続して所定の容量値を備えた容量素子（Ｃ）を形成
   する半導体装置であって、 前記容量素子（Ｃ）を構成する複数の単位容量素子（Ｃ
   u ）を、前記容量形成領域（Ａ）の中心（ＣＥ）に対し
   均等に分散するように配置したことを特徴とする半導体
   装置。
2. 【請求項２】 前記容量素子（Ｃ）を構成する複数の単
   位容量素子（Ｃu ）を、前記容量形成領域（Ａ）の中心
   （ＣＥ）に対し、点対称状に配置したことを特徴とする
   請求項１記載の半導体装置。