JPH0786525A - Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路 - Google Patents
Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路Info
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- JPH0786525A JPH0786525A JP5177510A JP17751093A JPH0786525A JP H0786525 A JPH0786525 A JP H0786525A JP 5177510 A JP5177510 A JP 5177510A JP 17751093 A JP17751093 A JP 17751093A JP H0786525 A JPH0786525 A JP H0786525A
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Abstract
(57)【要約】
【目的】 出力端に電源電圧より高い電圧が印加された
としても、過電流が生ずることのないＣＭＯＳ出力回路
を提供する。 【構成】 ｐチャネルＭＯＳトランジスタＰＭＯＳの基
板電位を電源から抵抗Ｒを介して与える。抵抗Ｒの抵抗
値は、出力端ＯＵＴの電位が電源電位ＶDDより高くなっ
ても、ｐチャネルＭＯＳトランジスタＰＭＯＳのドレイ
ンと基板との間の寄生ダイオードＤ2 及び抵抗Ｒを通る
過電流が発生しない程度に、大きく設定する。
としても、過電流が生ずることのないＣＭＯＳ出力回路
を提供する。 【構成】 ｐチャネルＭＯＳトランジスタＰＭＯＳの基
板電位を電源から抵抗Ｒを介して与える。抵抗Ｒの抵抗
値は、出力端ＯＵＴの電位が電源電位ＶDDより高くなっ
ても、ｐチャネルＭＯＳトランジスタＰＭＯＳのドレイ
ンと基板との間の寄生ダイオードＤ2 及び抵抗Ｒを通る
過電流が発生しない程度に、大きく設定する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ出力回路及び
それを用いた半導体集積回路に関する。
それを用いた半導体集積回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】図４
は、従来の半導体集積回路において用いられているＣＭ
ＯＳ出力回路の回路図である。図４において、ＰＭＯＳ
はｐチャネルＭＯＳトランジスタであり、ＮＭＯＳはｎ
チャネルＭＯＳトランジスタであり、ＩＮは内部回路か
らの信号入力端であり、ＯＵＴは外部への信号出力端で
あり、ＶDDは電源電圧である。
は、従来の半導体集積回路において用いられているＣＭ
ＯＳ出力回路の回路図である。図４において、ＰＭＯＳ
はｐチャネルＭＯＳトランジスタであり、ＮＭＯＳはｎ
チャネルＭＯＳトランジスタであり、ＩＮは内部回路か
らの信号入力端であり、ＯＵＴは外部への信号出力端で
あり、ＶDDは電源電圧である。
【０００３】図示されている様に、ＰＭＯＳ及びＮＭＯ
Ｓでは、ソース−基板間及びドレイン−基板間に寄生ダ
イオード（ｐｎ接合）Ｄ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 が存在す
る。このため、ＰＭＯＳでは基板を電源に接続し、ＮＭ
ＯＳでは基板をグラウンドに接続し、実際の使用時に寄
生ダイオードＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 が逆バイアスされ
る様にして、これら寄生ダイオードを電流が流れない様
にしている。
Ｓでは、ソース−基板間及びドレイン−基板間に寄生ダ
イオード（ｐｎ接合）Ｄ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 が存在す
る。このため、ＰＭＯＳでは基板を電源に接続し、ＮＭ
ＯＳでは基板をグラウンドに接続し、実際の使用時に寄
生ダイオードＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 が逆バイアスされ
る様にして、これら寄生ダイオードを電流が流れない様
にしている。
【０００４】ところで、半導体集積回路においては、該
集積回路を複数の半導体回路ブロックに分け、各ブロッ
ク毎に独立の電源を用いて個別電源制御する場合があ
る。この様な個別電源制御において、図５に示す様に、
異なる半導体回路ブロックＡ，ＢのＣＭＯＳ出力回路の
出力端どうしを互いに接続し入出力共通端として利用す
る場合にあっては、一方のブロックＡがハイレベル（電
源電圧ＶDDA ）を出力中に他方のブロックＢの電源電圧
ＶDDB が０［Ｖ］となった場合には、出力電圧がブロッ
クＢの電源電圧より高くなるので、ブロックＢの寄生ダ
イオードＤ2 がＯＮし、図中矢印Ｆで示す様な経路で過
電流が流れ、回路を損傷するおそれがある。
集積回路を複数の半導体回路ブロックに分け、各ブロッ
ク毎に独立の電源を用いて個別電源制御する場合があ
る。この様な個別電源制御において、図５に示す様に、
異なる半導体回路ブロックＡ，ＢのＣＭＯＳ出力回路の
出力端どうしを互いに接続し入出力共通端として利用す
る場合にあっては、一方のブロックＡがハイレベル（電
源電圧ＶDDA ）を出力中に他方のブロックＢの電源電圧
ＶDDB が０［Ｖ］となった場合には、出力電圧がブロッ
クＢの電源電圧より高くなるので、ブロックＢの寄生ダ
イオードＤ2 がＯＮし、図中矢印Ｆで示す様な経路で過
電流が流れ、回路を損傷するおそれがある。
【０００５】この様なことは、個別電源制御以外の場合
であっても、電源電圧が０［Ｖ］またはそれに近い時
に、何らかの原因でＣＭＯＳ出力回路の出力端に電圧が
印加されれば、同様に生じ得る。
であっても、電源電圧が０［Ｖ］またはそれに近い時
に、何らかの原因でＣＭＯＳ出力回路の出力端に電圧が
印加されれば、同様に生じ得る。
【０００６】そこで、本発明は、以上の様な従来技術の
問題点に鑑み、出力端に電源電圧より高い電圧が印加さ
れたとしても、過電流が生ずることのないＣＭＯＳ出力
回路を提供することを目的とするものである。
問題点に鑑み、出力端に電源電圧より高い電圧が印加さ
れたとしても、過電流が生ずることのないＣＭＯＳ出力
回路を提供することを目的とするものである。
【０００７】また、本発明は、この様なＣＭＯＳ出力回
路を用いた半導体集積回路を提供することをも目的とし
ている。
路を用いた半導体集積回路を提供することをも目的とし
ている。
【０００８】
【課題を解決するための手段】本発明によれば、以上の
如き目的を達成するものとして、ｐチャネルＭＯＳトラ
ンジスタの基板電位を電源から抵抗を介して与える様に
してなることを特徴とする、ＣＭＯＳ出力回路、が提供
される。
如き目的を達成するものとして、ｐチャネルＭＯＳトラ
ンジスタの基板電位を電源から抵抗を介して与える様に
してなることを特徴とする、ＣＭＯＳ出力回路、が提供
される。
【０００９】また、本発明によれば、以上の如き目的を
達成するものとして、個別電源により駆動される複数の
半導体回路ブロックを有し、該半導体回路ブロックのう
ちの少なくとも１つがＣＭＯＳ出力回路を有し、且つ該
ＣＭＯＳ出力回路の出力端が他の半導体回路ブロックと
接続されている半導体集積回路において、前記ＣＭＯＳ
出力回路のｐチャネルＭＯＳトランジスタの基板電位を
当該ＣＭＯＳ出力回路の属する半導体回路ブロックの電
源から抵抗を介して与える様にしてなることを特徴とす
る、半導体集積回路、が提供される。
達成するものとして、個別電源により駆動される複数の
半導体回路ブロックを有し、該半導体回路ブロックのう
ちの少なくとも１つがＣＭＯＳ出力回路を有し、且つ該
ＣＭＯＳ出力回路の出力端が他の半導体回路ブロックと
接続されている半導体集積回路において、前記ＣＭＯＳ
出力回路のｐチャネルＭＯＳトランジスタの基板電位を
当該ＣＭＯＳ出力回路の属する半導体回路ブロックの電
源から抵抗を介して与える様にしてなることを特徴とす
る、半導体集積回路、が提供される。
【００１０】以上本発明においては、前記抵抗の抵抗値
は、出力端の電位が電源電位より高くなっても、前記ｐ
チャネルＭＯＳトランジスタのドレインと基板との間の
寄生ダイオード及び前記抵抗を通る過電流が発生しない
程度に、大きく設定されているのが好ましい。
は、出力端の電位が電源電位より高くなっても、前記ｐ
チャネルＭＯＳトランジスタのドレインと基板との間の
寄生ダイオード及び前記抵抗を通る過電流が発生しない
程度に、大きく設定されているのが好ましい。
【００１１】
【実施例】以下、図面を参照しながら本発明の具体的実
施例を説明する。
施例を説明する。
【００１２】図１は本発明によるＣＭＯＳ出力回路の一
実施例を示す回路図である。図１において、ＰＭＯＳは
ｐチャネルＭＯＳトランジスタであり、ＮＭＯＳはｎチ
ャネルＭＯＳトランジスタであり、ＩＮは内部回路から
の信号入力端であり、ＯＵＴは外部への信号出力端であ
り、ＶDDは電源電圧である。Ｄ1 はＰＭＯＳのソース−
基板間の寄生ダイオードであり、Ｄ2 はＰＭＯＳのドレ
イン−基板間の寄生ダイオードであり、Ｄ3 はＮＭＯＳ
のドレイン−基板間の寄生ダイオードであり、Ｄ4 はＮ
ＭＯＳのソース−基板間の寄生ダイオードである。
実施例を示す回路図である。図１において、ＰＭＯＳは
ｐチャネルＭＯＳトランジスタであり、ＮＭＯＳはｎチ
ャネルＭＯＳトランジスタであり、ＩＮは内部回路から
の信号入力端であり、ＯＵＴは外部への信号出力端であ
り、ＶDDは電源電圧である。Ｄ1 はＰＭＯＳのソース−
基板間の寄生ダイオードであり、Ｄ2 はＰＭＯＳのドレ
イン−基板間の寄生ダイオードであり、Ｄ3 はＮＭＯＳ
のドレイン−基板間の寄生ダイオードであり、Ｄ4 はＮ
ＭＯＳのソース−基板間の寄生ダイオードである。
【００１３】本実施例では、ＰＭＯＳの基板を抵抗Ｒを
介して電源に接続しており、ＮＭＯＳの基板をグラウン
ドに接続している。このため、通常の動作時には寄生ダ
イオードＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 が逆バイアスされる。
介して電源に接続しており、ＮＭＯＳの基板をグラウン
ドに接続している。このため、通常の動作時には寄生ダ
イオードＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 が逆バイアスされる。
【００１４】図２は、本実施例によるＣＭＯＳ出力回路
の出力特性を示すグラフであり、縦軸に出力電流（Ｉ
OUT ）をとり、横軸に出力電圧（ＶOUT ）−電源電圧
（ＶDD）をとっている。Ｘは本発明実施例の特性を示す
ものであり、Ｙは比較のための図４に示される従来のＣ
ＭＯＳ出力回路の特性を示すものである。図２から分か
る様に、ＶOUT −ＶDDが寄生ダイオードＤ2 の順方向Ｏ
Ｎ電圧ＶF よりも大きくなると、従来のものではインピ
ーダンスが低下して上記図５に関し説明した様な過電流
が流れるのに対し、本発明実施例ではこの様なことがな
く、高抵抗値の抵抗Ｒの存在に基づきインピーダンスが
低下せず、寄生ダイオードＤ2 を通る過電流が流れるこ
とはない。
の出力特性を示すグラフであり、縦軸に出力電流（Ｉ
OUT ）をとり、横軸に出力電圧（ＶOUT ）−電源電圧
（ＶDD）をとっている。Ｘは本発明実施例の特性を示す
ものであり、Ｙは比較のための図４に示される従来のＣ
ＭＯＳ出力回路の特性を示すものである。図２から分か
る様に、ＶOUT −ＶDDが寄生ダイオードＤ2 の順方向Ｏ
Ｎ電圧ＶF よりも大きくなると、従来のものではインピ
ーダンスが低下して上記図５に関し説明した様な過電流
が流れるのに対し、本発明実施例ではこの様なことがな
く、高抵抗値の抵抗Ｒの存在に基づきインピーダンスが
低下せず、寄生ダイオードＤ2 を通る過電流が流れるこ
とはない。
【００１５】上記抵抗Ｒの抵抗値は、出力端の電圧Ｖ
OUT が電源電圧ＶDDより高くなっても、寄生ダイオード
Ｄ2 及び抵抗Ｒを通る過電流が発生しない程度に、大き
く設定するのが好ましい。例えば、電源電圧ＶDDが５
［Ｖ］であって、１［μＡ］の以上の過電流を防止する
場合には、５［ＭΩ］以上の抵抗値とする。
OUT が電源電圧ＶDDより高くなっても、寄生ダイオード
Ｄ2 及び抵抗Ｒを通る過電流が発生しない程度に、大き
く設定するのが好ましい。例えば、電源電圧ＶDDが５
［Ｖ］であって、１［μＡ］の以上の過電流を防止する
場合には、５［ＭΩ］以上の抵抗値とする。
【００１６】図３は、以上の様な実施例のＣＭＯＳ出力
回路を有する半導体回路ブロックを複数用いた半導体集
積回路を示す回路図である。ここでは、２つのブロック
Ａ，Ｂが用いられており、各ブロックＡ，ＢのＣＭＯＳ
出力回路の出力端どうしを互いに接続し入出力共通端と
して利用している。
回路を有する半導体回路ブロックを複数用いた半導体集
積回路を示す回路図である。ここでは、２つのブロック
Ａ，Ｂが用いられており、各ブロックＡ，ＢのＣＭＯＳ
出力回路の出力端どうしを互いに接続し入出力共通端と
して利用している。
【００１７】図３において、ブロックＡがＶF より大き
なハイレベル（電源電圧ＶDDA ）を出力中に他方のブロ
ックＢの電源電圧ＶDDB が何らかの原因で０［Ｖ］とな
った場合でも、ブロックＢの寄生ダイオードＤ2 及び抵
抗Ｒを通って矢印ｆで示す様な経路で流れる電流は、図
２にＸで示される特性により、過大となることはなく許
容値の範囲内である。従って、回路を損傷することがな
い。
なハイレベル（電源電圧ＶDDA ）を出力中に他方のブロ
ックＢの電源電圧ＶDDB が何らかの原因で０［Ｖ］とな
った場合でも、ブロックＢの寄生ダイオードＤ2 及び抵
抗Ｒを通って矢印ｆで示す様な経路で流れる電流は、図
２にＸで示される特性により、過大となることはなく許
容値の範囲内である。従って、回路を損傷することがな
い。
【００１８】個別電源制御以外の場合であっても、電源
電圧が０［Ｖ］またはそれに近い時に何らかの原因でＣ
ＭＯＳ出力回路の出力端に電圧が印加されれば同様に寄
生ダイオードＤ2 を通って電流が流れるが、抵抗Ｒが存
在するので電流値は過大となることはない。
電圧が０［Ｖ］またはそれに近い時に何らかの原因でＣ
ＭＯＳ出力回路の出力端に電圧が印加されれば同様に寄
生ダイオードＤ2 を通って電流が流れるが、抵抗Ｒが存
在するので電流値は過大となることはない。
【００１９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＣＭＯＳ出力回路のｐチャネルＭＯＳトランジス
タの基板電位を電源から抵抗を介して与えているので、
出力電圧が電源電圧より高くなっても過電流が生ずるの
を防止することができる。かくして、本発明のＣＭＯＳ
出力回路の個別電源制御される半導体集積回路に適用す
ることにより、各種原因による過電流の発生を防止して
集積回路の信頼性を向上させることができる。
れば、ＣＭＯＳ出力回路のｐチャネルＭＯＳトランジス
タの基板電位を電源から抵抗を介して与えているので、
出力電圧が電源電圧より高くなっても過電流が生ずるの
を防止することができる。かくして、本発明のＣＭＯＳ
出力回路の個別電源制御される半導体集積回路に適用す
ることにより、各種原因による過電流の発生を防止して
集積回路の信頼性を向上させることができる。
【図１】本発明によるＣＭＯＳ出力回路の一実施例を示
す回路図である。
す回路図である。
【図２】図１のＣＭＯＳ出力回路の出力特性を示すグラ
フである。
フである。
【図３】図１のＣＭＯＳ出力回路を各半導体回路ブロッ
クに有する半導体集積回路を示す回路図である。
クに有する半導体集積回路を示す回路図である。
【図４】従来のＣＭＯＳ出力回路の回路図である。
【図５】図４のＣＭＯＳ出力回路を各半導体回路ブロッ
クに有する半導体集積回路を示す回路図である。
クに有する半導体集積回路を示す回路図である。
Claims (5)
- 【請求項１】 ｐチャネルＭＯＳトランジスタの基板電
位を電源から抵抗を介して与える様にしてなることを特
徴とする、ＣＭＯＳ出力回路。 - 【請求項２】 前記抵抗の抵抗値は、出力端の電位が電
源電位より高くなっても、前記ｐチャネルＭＯＳトラン
ジスタのドレインと基板との間の寄生ダイオード及び前
記抵抗を通る過電流が発生しない程度に、大きく設定さ
れていることを特徴とする、請求項１に記載のＣＭＯＳ
出力回路。 - 【請求項３】 個別電源により駆動される複数の半導体
回路ブロックを有し、該半導体回路ブロックのうちの少
なくとも１つがＣＭＯＳ出力回路を有し、且つ該ＣＭＯ
Ｓ出力回路の出力端が他の半導体回路ブロックと接続さ
れている半導体集積回路において、前記ＣＭＯＳ出力回
路のｐチャネルＭＯＳトランジスタの基板電位を当該Ｃ
ＭＯＳ出力回路の属する半導体回路ブロックの電源から
抵抗を介して与える様にしてなることを特徴とする、半
導体集積回路。 - 【請求項４】 前記半導体回路ブロックのうちの少なく
とも２つがＣＭＯＳ出力回路を有し、これら２つのＣＭ
ＯＳ出力回路の出力端どうしが接続されていることを特
徴とする、請求項３に記載の半導体集積回路。 - 【請求項５】 前記抵抗の抵抗値は、前記ＣＭＯＳ出力
回路の出力端の電位が当該ＣＭＯＳ出力回路の属する半
導体回路ブロックの電源電位より高くなっても、前記ｐ
チャネルＭＯＳトランジスタのドレインと基板との間の
寄生ダイオード及び前記抵抗を通る過電流が発生しない
程度に、大きく設定されていることを特徴とする、請求
項３または４に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5177510A JP2765439B2 (ja) | 1993-06-25 | 1993-06-25 | Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5177510A JP2765439B2 (ja) | 1993-06-25 | 1993-06-25 | Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786525A true JPH0786525A (ja) | 1995-03-31 |
| JP2765439B2 JP2765439B2 (ja) | 1998-06-18 |
Family
ID=16032170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5177510A Expired - Fee Related JP2765439B2 (ja) | 1993-06-25 | 1993-06-25 | Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765439B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0867853A3 (en) * | 1997-03-27 | 1998-12-23 | Hitachi, Ltd. | Circuit device, drive circuit, and display apparatus including these components |
| JP2011512781A (ja) * | 2008-02-15 | 2011-04-21 | アナログ・デバイシズ・インコーポレーテッド | 過電圧保護付き出力ドライバ |
| JP2016181777A (ja) * | 2015-03-24 | 2016-10-13 | 株式会社メガチップス | 半導体集積回路 |
| JP2019216317A (ja) * | 2018-06-11 | 2019-12-19 | 日立オートモティブシステムズ株式会社 | 半導体装置およびセンサシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116864A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | Ｃｍｏｓ半導体集積回路装置 |
-
1993
- 1993-06-25 JP JP5177510A patent/JP2765439B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116864A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | Ｃｍｏｓ半導体集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0867853A3 (en) * | 1997-03-27 | 1998-12-23 | Hitachi, Ltd. | Circuit device, drive circuit, and display apparatus including these components |
| US6078205A (en) * | 1997-03-27 | 2000-06-20 | Hitachi, Ltd. | Circuit device, drive circuit, and display apparatus including these components |
| JP2011512781A (ja) * | 2008-02-15 | 2011-04-21 | アナログ・デバイシズ・インコーポレーテッド | 過電圧保護付き出力ドライバ |
| JP2016181777A (ja) * | 2015-03-24 | 2016-10-13 | 株式会社メガチップス | 半導体集積回路 |
| JP2019216317A (ja) * | 2018-06-11 | 2019-12-19 | 日立オートモティブシステムズ株式会社 | 半導体装置およびセンサシステム |
| US11467016B2 (en) | 2018-06-11 | 2022-10-11 | Hitachi Astemo, Ltd. | Semiconductor device and sensor system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765439B2 (ja) | 1998-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |