JPH03116864A - Ｃｍｏｓ半導体集積回路装置 - Google Patents
Ｃｍｏｓ半導体集積回路装置Info
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- JPH03116864A JPH03116864A JP1254355A JP25435589A JPH03116864A JP H03116864 A JPH03116864 A JP H03116864A JP 1254355 A JP1254355 A JP 1254355A JP 25435589 A JP25435589 A JP 25435589A JP H03116864 A JPH03116864 A JP H03116864A
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- Japan
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- wiring
- substrate
- potential
- circuit
- power supply
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＣＭＯ８半導体ａ積回路装置に関し、特に、Ｃ
ＭＯＳバッファ回路における充放電電流によって起こさ
れる、装置内の他のＣＭＯ３回路の誤動作を防止したＣ
ＭＯＳ半導体集積回路装置に関する。
ＭＯＳバッファ回路における充放電電流によって起こさ
れる、装置内の他のＣＭＯ３回路の誤動作を防止したＣ
ＭＯＳ半導体集積回路装置に関する。
［従来の技術］
従来のＣＭＯＳ半導体集積回路装置の断面図を第３図（
ａ）に、そのＣＭＯＳバッファ回路３２部分の等価回路
を第３図（ｂ）に示す。第３図（ａ）において、ｐ型半
導体基板３ｏ内にはｎ型ウェル３１が形成されている。
ａ）に、そのＣＭＯＳバッファ回路３２部分の等価回路
を第３図（ｂ）に示す。第３図（ａ）において、ｐ型半
導体基板３ｏ内にはｎ型ウェル３１が形成されている。
ＣＭＯＳバッファ回路３２を構成する一方のトランジス
タ、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯ８と
記す）Ｑｎはｐ型半導体基板３ｏ上に形成され、他方の
トランジスタ、ｐチャネルＭＯＳトランジスタ（以下、
ＰＭＯＳと記す）Ｑｐは、ｎ型ウェル３１内に形成され
ている。また、ｐ型半導体基板３゜上には他のＣＭＯ３
回路３６を構成するｎＭＯ３Ｑｎ’が形成されている。
タ、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯ８と
記す）Ｑｎはｐ型半導体基板３ｏ上に形成され、他方の
トランジスタ、ｐチャネルＭＯＳトランジスタ（以下、
ＰＭＯＳと記す）Ｑｐは、ｎ型ウェル３１内に形成され
ている。また、ｐ型半導体基板３゜上には他のＣＭＯ３
回路３６を構成するｎＭＯ３Ｑｎ’が形成されている。
ｐ型半導体基板３０に基板電位を与えるためのｐ＋型領
領域３７、ｎ Ｍ ＯＳ Ｑ ｎのソース領域とともに
接地配線３４によって接地電源ＧＮＤに接続され、また
、ｎウェルにウェル電位を与えるためのｎ１型領域３８
はｐＭＯ３Ｑｐのソース領域とともに電源配線３３を介
して電源Ｖｃｃに接続されている６通常、基板電位ある
いはウェル電位を安定化させるために、基板あるいはウ
ェルは複数個所において接地配線あるいは電源配線と接
続される。特に、ＣＭＯＳバッファ回路を構成する０Ｍ
Ｏ３の近傍では、ＣＭＯ５回路に特有のラッチアップ現
象が発生し易いので、これを防止するために、多数の点
で接続されている。
領域３７、ｎ Ｍ ＯＳ Ｑ ｎのソース領域とともに
接地配線３４によって接地電源ＧＮＤに接続され、また
、ｎウェルにウェル電位を与えるためのｎ１型領域３８
はｐＭＯ３Ｑｐのソース領域とともに電源配線３３を介
して電源Ｖｃｃに接続されている６通常、基板電位ある
いはウェル電位を安定化させるために、基板あるいはウ
ェルは複数個所において接地配線あるいは電源配線と接
続される。特に、ＣＭＯＳバッファ回路を構成する０Ｍ
Ｏ３の近傍では、ＣＭＯ５回路に特有のラッチアップ現
象が発生し易いので、これを防止するために、多数の点
で接続されている。
ＣＭＯＳバッファ回路３２を構成するｐＭＯ８とｎＭＯ
Ｓとのドレイン領域は出力配線３つを介して負荷に接続
されている。
Ｓとのドレイン領域は出力配線３つを介して負荷に接続
されている。
［発明が解決しようとする課題］
上述した従来のＣＭＯＳ半導体集積回路装置におけるＣ
ＭＯＳバッファ回路は、その性質上、大きな負荷を駆動
しなければならない場合が多い。
ＭＯＳバッファ回路は、その性質上、大きな負荷を駆動
しなければならない場合が多い。
この時このＣＭＯＳバッファ回路が接続されている電源
配線、接地配線には、負荷への充放電電流が流れる。こ
の電流は、負荷の大きさに比例して大きくなり、特に外
部負荷を駆動する出力バッファが接続されている電源配
線、接地配線では充放電電流は非常に大きなものとなる
。而して、これらの配線には抵抗、インダクタンスがあ
るので、上記した電流か流れると電圧降下、電位上昇を
起こす。特に、ＣＭＯＳバッファ特有のスパイク性の貫
通電流、急峻な充放電電流の立ち上がり、立ち下りは、
インダクタンスによる大きな逆起電力を発生させる６す
なわち、電源配線、接地配線の電位が、ＣＭＯＳバッフ
ァ動作時に大きく変動（いわゆる電源ノイズ）する。こ
の変動の幅は電源電圧の数１０％にも達することがある
。しかし、ＣＭＯＳバッファはソース電位の変動に対す
る入力電位の余裕度が大きいので、電源電圧の数１０％
程度の変動では誤動作に至らない。
配線、接地配線には、負荷への充放電電流が流れる。こ
の電流は、負荷の大きさに比例して大きくなり、特に外
部負荷を駆動する出力バッファが接続されている電源配
線、接地配線では充放電電流は非常に大きなものとなる
。而して、これらの配線には抵抗、インダクタンスがあ
るので、上記した電流か流れると電圧降下、電位上昇を
起こす。特に、ＣＭＯＳバッファ特有のスパイク性の貫
通電流、急峻な充放電電流の立ち上がり、立ち下りは、
インダクタンスによる大きな逆起電力を発生させる６す
なわち、電源配線、接地配線の電位が、ＣＭＯＳバッフ
ァ動作時に大きく変動（いわゆる電源ノイズ）する。こ
の変動の幅は電源電圧の数１０％にも達することがある
。しかし、ＣＭＯＳバッファはソース電位の変動に対す
る入力電位の余裕度が大きいので、電源電圧の数１０％
程度の変動では誤動作に至らない。
ところが、この接地配線３４に接続されたｐ＋型領領域
３７、ｐ型半導体基板３ｏを介して、すなわち、基板抵
抗Ｒｓｕｂを介して別の場所に形成されたｐ１型領域３
７′と接続されている。この経路を介して上述した電源
ノイズ、この場合はＧＮＤノイズが、ノイズ源であるＣ
ＭＯＳバッファ回路３２以外の別の回路へ伝播する。こ
の事情を第３図（ｃ）に示す。いま、ＣＭＯＳバッファ
回路３２が負荷容量ＣＬの充電電荷を放電させるべく動
作したとする。放を電流は、このバッファ回路が接続し
ている接地配線３４を介して接地電源へ流れ込むが、こ
の電流は配線の抵抗成分Ｒならびにインダクタンス成分
りによりｐ＋型領領域３７電位を上昇させる。このため
、基板抵抗Ｒｓｕｂにより電気的に結合されている別の
ＣＭＯ８回路３６へ電流１２が分岐する。この電流１２
はＣＭＯ８回路３７の接地配線３４′の抵抗、インダク
タンス成分によってｎＭＯ８Ｑｎ’のソース領域および
ｐ＋型領領域３７′電位を変動させる。このときにＣＭ
Ｏ８回路３６がセンスアンプ等の微小電流、電圧を検出
する回路である場合にはこの回路は誤動作を起こす。
３７、ｐ型半導体基板３ｏを介して、すなわち、基板抵
抗Ｒｓｕｂを介して別の場所に形成されたｐ１型領域３
７′と接続されている。この経路を介して上述した電源
ノイズ、この場合はＧＮＤノイズが、ノイズ源であるＣ
ＭＯＳバッファ回路３２以外の別の回路へ伝播する。こ
の事情を第３図（ｃ）に示す。いま、ＣＭＯＳバッファ
回路３２が負荷容量ＣＬの充電電荷を放電させるべく動
作したとする。放を電流は、このバッファ回路が接続し
ている接地配線３４を介して接地電源へ流れ込むが、こ
の電流は配線の抵抗成分Ｒならびにインダクタンス成分
りによりｐ＋型領領域３７電位を上昇させる。このため
、基板抵抗Ｒｓｕｂにより電気的に結合されている別の
ＣＭＯ８回路３６へ電流１２が分岐する。この電流１２
はＣＭＯ８回路３７の接地配線３４′の抵抗、インダク
タンス成分によってｎＭＯ８Ｑｎ’のソース領域および
ｐ＋型領領域３７′電位を変動させる。このときにＣＭ
Ｏ８回路３６がセンスアンプ等の微小電流、電圧を検出
する回路である場合にはこの回路は誤動作を起こす。
［課題を解決するための手段］
本発明は、ｐ（ｎ）型半導体基板上にｎ （ｐ）ＭＯＳ
が、そして、ｎ（ｐ）型ウェル領域にｐ〈ｎ ） Ｍ
ＯＳが形成されているＣＭＯ３半導体集積回路装置にお
いて、ｐ（ｎ）型半導体基板に基板電位を与える基板電
位配線と、ｎ＜ｐ）ＭＯＳのソース領域に接続されるソ
ース電位配線とが別個の配線によって構成され、そして
、基板電位配線とソース電位配線とは一箇所において抵
抗を介して接続されたものである。
が、そして、ｎ（ｐ）型ウェル領域にｐ〈ｎ ） Ｍ
ＯＳが形成されているＣＭＯ３半導体集積回路装置にお
いて、ｐ（ｎ）型半導体基板に基板電位を与える基板電
位配線と、ｎ＜ｐ）ＭＯＳのソース領域に接続されるソ
ース電位配線とが別個の配線によって構成され、そして
、基板電位配線とソース電位配線とは一箇所において抵
抗を介して接続されたものである。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は、本発明の一実施例を示す断面図であり
、第１図（ｂ）は、その等価回路図である。第１図にお
いて、第３図の従来例の部分に相当する部分には下１桁
が共通する参照番号が付されているので重複した説明は
省略するが、本実施例の第３図の従来例と相違する点は
、ＣＭＯＳバッファ回路１２のＱｎのソース領域は接地
配線１４を介して接地電源Ｇ Ｎ Ｄに接続されるが、
ｐ型半導体基板１０に基板電位を与えるためのｐ４型領
域１７は、接地配線１４とは異なる基板電位配線１５に
接続され、そして基板電位配線１５が抵抗Ｒを介して接
地配線１４に接続されている点である。
、第１図（ｂ）は、その等価回路図である。第１図にお
いて、第３図の従来例の部分に相当する部分には下１桁
が共通する参照番号が付されているので重複した説明は
省略するが、本実施例の第３図の従来例と相違する点は
、ＣＭＯＳバッファ回路１２のＱｎのソース領域は接地
配線１４を介して接地電源Ｇ Ｎ Ｄに接続されるが、
ｐ型半導体基板１０に基板電位を与えるためのｐ４型領
域１７は、接地配線１４とは異なる基板電位配線１５に
接続され、そして基板電位配線１５が抵抗Ｒを介して接
地配線１４に接続されている点である。
次に、この実施例装置の回路動作について第１図（ｃ）
を参照して説明する。いま、ＣＭＯＳバッファ回路１２
が負荷容量ＣＬの充電電荷を放電するものとすると、放
電電流ｉが接地配線１４を介して接地電源ＧＮＤへ流れ
込む、接地配線１４には抵抗ｒとインダクタンスｌが存
在するので、接地配線１４には電流の大きさ、電流の時
間変化量に応じた電位変動が発生する。しかし、本実施
例のＣＭＯＳバッファ回路においては、接地配線１４と
基板電位配線１５とが独立しているので。
を参照して説明する。いま、ＣＭＯＳバッファ回路１２
が負荷容量ＣＬの充電電荷を放電するものとすると、放
電電流ｉが接地配線１４を介して接地電源ＧＮＤへ流れ
込む、接地配線１４には抵抗ｒとインダクタンスｌが存
在するので、接地配線１４には電流の大きさ、電流の時
間変化量に応じた電位変動が発生する。しかし、本実施
例のＣＭＯＳバッファ回路においては、接地配線１４と
基板電位配線１５とが独立しているので。
上記接地配線における電位変動は、半導体基板１０へは
伝播しない、したがって、他のＣＭＯＳ回路１６の基板
電位が変動することはなくなり、基板電位の変動に起因
する誤動作が発生する恐れはなくなる。なお、基板電位
配線１５は抵抗Ｒを介して一箇所で接地配線１４へ接続
されるが、この抵抗Ｒは接地配線１４からの動作電流の
逆流防止用である。
伝播しない、したがって、他のＣＭＯＳ回路１６の基板
電位が変動することはなくなり、基板電位の変動に起因
する誤動作が発生する恐れはなくなる。なお、基板電位
配線１５は抵抗Ｒを介して一箇所で接地配線１４へ接続
されるが、この抵抗Ｒは接地配線１４からの動作電流の
逆流防止用である。
第２図（ａ＞は、本発明の他の実施例を示す断面図であ
り、第２図（ｂ）はその等価回路図である。本実施例に
おいては、ｎ型半導体基板２０上にＣＭＯＳバッファ回
路２２のｐＭＯ５Ｑｆ）が、また、基板２０内に設けら
れたｐ型ウェル２１上にはＣＭＯＳバッファ回路２２の
ｎＭＯ８Ｑｎが形成されている。そして、ｎＭＯ３Ｑｎ
のソース領域とウェル電位を与えるためのｐ＋型領領域
２７は接地配線２４によって接地電源ＧＮＤに接続され
、ρＭＯ３Ｑｐのソース領域は電源配線２３を介して電
源ＶＣＣに接続されている。また、ｎ型半導体基板に形
成されたｎ４型領域２８は基板電位配線２５に接続され
、該基板電位配線２５は一箇所におい七抵抗Ｒによって
電源配線２３に接続されている。そして、両トランジス
タのドレインは出力配線２９を介して負荷に接続されて
いる。
り、第２図（ｂ）はその等価回路図である。本実施例に
おいては、ｎ型半導体基板２０上にＣＭＯＳバッファ回
路２２のｐＭＯ５Ｑｆ）が、また、基板２０内に設けら
れたｐ型ウェル２１上にはＣＭＯＳバッファ回路２２の
ｎＭＯ８Ｑｎが形成されている。そして、ｎＭＯ３Ｑｎ
のソース領域とウェル電位を与えるためのｐ＋型領領域
２７は接地配線２４によって接地電源ＧＮＤに接続され
、ρＭＯ３Ｑｐのソース領域は電源配線２３を介して電
源ＶＣＣに接続されている。また、ｎ型半導体基板に形
成されたｎ４型領域２８は基板電位配線２５に接続され
、該基板電位配線２５は一箇所におい七抵抗Ｒによって
電源配線２３に接続されている。そして、両トランジス
タのドレインは出力配線２９を介して負荷に接続されて
いる。
この実施例の回路においては、負荷容量ＣＬを充電する
時、その充電電流が引き起こす電源配線２３の電位変動
を、この配線から基板電位配線２５を分離することによ
り、ｎ型半導体基板内に伝播させないようにしている。
時、その充電電流が引き起こす電源配線２３の電位変動
を、この配線から基板電位配線２５を分離することによ
り、ｎ型半導体基板内に伝播させないようにしている。
［発明の効果］
以上説明したように、本発明は、ＣＭＯ８半導体集積回
路装置において、ソース領域が接続される接地配線（ま
たは電源配線）を基板電位を与えるための基板電位配線
とを別個の配線で構成したものであるので、本発明によ
れば、回路動作によってトランジスタ内を流れる電流が
基板内に流入させないようにすることができる。従って
、本発明によれば、回路動作によって基板電位が変動す
ることがなくなり、集積回路装置内における各回路部の
動作を安定化させることができる。特に、微小電流、微
小電圧を取り扱う回路部では誤動作を起こす恐れがなく
なる。
路装置において、ソース領域が接続される接地配線（ま
たは電源配線）を基板電位を与えるための基板電位配線
とを別個の配線で構成したものであるので、本発明によ
れば、回路動作によってトランジスタ内を流れる電流が
基板内に流入させないようにすることができる。従って
、本発明によれば、回路動作によって基板電位が変動す
ることがなくなり、集積回路装置内における各回路部の
動作を安定化させることができる。特に、微小電流、微
小電圧を取り扱う回路部では誤動作を起こす恐れがなく
なる。
第１図＜ａ）は、本発明の一実施例を示す断面図、第１
図（ｂ）は、その等価回路図、第１図（Ｃ）は、その動
作説明図、第２図（ａ）は、本発明の他の実施例を示す
断面図、第２図（ｂ）は、その等価回路図、第３図（ａ
）は、従来例を示す断面図、第３図（ｂ）は、その等価
回路図、第３図（ｃ）は、その動作説明図である。 １０．３０・・・ｎ型半導体基板、 ２０・・・ｎ型半
導体基板、 １１．３１・・・ｎ型ウェル、 ２１・・
・ｐ型ウェル、 １２．２２．３２ ・ＣＭ ＯＳバッ
ファ回路、 １３．２３．３３・・・電源配線、 １４
．２４．３４．３４′・・・接地配線、 １５．２ら、
３５・・・基板電位配線、 １６．３６・・・他の０
Ｍ０８回路、 １７．２７．３７・・・ｐ＋型領領域１
８．２８．３８・・・ｎ”型領域、 １９．２９．３９
・・・出力配線、 Ｃｔ・・・負荷容量、 ＧＮＤ・・
・接地電源、 Ｑｎ・・・ｎチャネルＭＯ８トランジス
タ、 Ｑｐ・・・ｐチャネルＭＯＳトランジスタ、Ｒ・
・・抵抗、 Ｒｓｕｂ・・・基板抵抗、 Ｖｃｃ・・・
電源。
図（ｂ）は、その等価回路図、第１図（Ｃ）は、その動
作説明図、第２図（ａ）は、本発明の他の実施例を示す
断面図、第２図（ｂ）は、その等価回路図、第３図（ａ
）は、従来例を示す断面図、第３図（ｂ）は、その等価
回路図、第３図（ｃ）は、その動作説明図である。 １０．３０・・・ｎ型半導体基板、 ２０・・・ｎ型半
導体基板、 １１．３１・・・ｎ型ウェル、 ２１・・
・ｐ型ウェル、 １２．２２．３２ ・ＣＭ ＯＳバッ
ファ回路、 １３．２３．３３・・・電源配線、 １４
．２４．３４．３４′・・・接地配線、 １５．２ら、
３５・・・基板電位配線、 １６．３６・・・他の０
Ｍ０８回路、 １７．２７．３７・・・ｐ＋型領領域１
８．２８．３８・・・ｎ”型領域、 １９．２９．３９
・・・出力配線、 Ｃｔ・・・負荷容量、 ＧＮＤ・・
・接地電源、 Ｑｎ・・・ｎチャネルＭＯ８トランジス
タ、 Ｑｐ・・・ｐチャネルＭＯＳトランジスタ、Ｒ・
・・抵抗、 Ｒｓｕｂ・・・基板抵抗、 Ｖｃｃ・・・
電源。
Claims (1)
- 第１導電型半導体基板内に形成された第１種のＭＯＳト
ランジスタと、第２導電型半導体領域内に形成された第
２種のＭＯＳトランジスタとを具備するＣＭＯＳ半導体
集積回路装置において、前記第１導電型半導体基板に接
続され該基板に基板電位を与える第１の配線と、前記第
１種のＭＯＳトランジスタのソース領域を電源または接
地電源へ接続する第２の配線とが別個の配線によって構
成され、かつ、前記第１の配線と前記第２の配線とが抵
抗を介して接続されていることを特徴とするＣＭＯＳ半
導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254355A JP2855701B2 (ja) | 1989-09-29 | 1989-09-29 | Ｃｍｏｓ半導体集積回路装置 |
| US07/591,086 US5124778A (en) | 1989-09-29 | 1990-10-01 | CMOS semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254355A JP2855701B2 (ja) | 1989-09-29 | 1989-09-29 | Ｃｍｏｓ半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03116864A true JPH03116864A (ja) | 1991-05-17 |
| JP2855701B2 JP2855701B2 (ja) | 1999-02-10 |
Family
ID=17263842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254355A Expired - Lifetime JP2855701B2 (ja) | 1989-09-29 | 1989-09-29 | Ｃｍｏｓ半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5124778A (ja) |
| JP (1) | JP2855701B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357461A (en) * | 1990-10-18 | 1994-10-18 | Nec Corporation | Output unit incorporated in semiconductor integrated circuit for preventing semiconductor substrate from fluctuating in voltage level |
| JPH0786525A (ja) * | 1993-06-25 | 1995-03-31 | Nec Corp | Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689428A (en) * | 1990-09-28 | 1997-11-18 | Texas Instruments Incorporated | Integrated circuits, transistors, data processing systems, printed wiring boards, digital computers, smart power devices, and processes of manufacture |
| JP2833291B2 (ja) * | 1991-10-09 | 1998-12-09 | 日本電気株式会社 | Ｃｍｏｓ型半導体集積回路装置 |
| US5567550A (en) * | 1993-03-25 | 1996-10-22 | Texas Instruments Incorporated | Method of making a mask for making integrated circuits |
| US5321293A (en) * | 1993-07-12 | 1994-06-14 | Xerox Corporation | Integrated device having MOS transistors which enable positive and negative voltage swings |
| JP3068513B2 (ja) * | 1997-07-04 | 2000-07-24 | 日本電気株式会社 | 半導体装置、その製造方法 |
| US6414360B1 (en) * | 1998-06-09 | 2002-07-02 | Aeroflex Utmc Microelectronic Systems, Inc. | Method of programmability and an architecture for cold sparing of CMOS arrays |
| JP5581907B2 (ja) * | 2010-09-01 | 2014-09-03 | 株式会社リコー | 半導体集積回路及び半導体集積回路装置 |
| US20200194459A1 (en) * | 2018-12-18 | 2020-06-18 | Vanguard International Semiconductor Corporation | Semiconductor devices and methods for fabricating the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180159A (en) * | 1981-04-30 | 1982-11-06 | Oki Electric Ind Co Ltd | Mos integrated circuit device |
| JPS5916365A (ja) * | 1982-07-19 | 1984-01-27 | Nec Corp | 相補型半導体装置 |
| JPS59189675A (ja) * | 1983-04-12 | 1984-10-27 | Seiko Instr & Electronics Ltd | 半導体装置 |
| JPS6038859A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 相補形ｍｉｓ半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638468B2 (ja) * | 1984-12-18 | 1994-05-18 | 三洋電機株式会社 | 半導体集積回路装置 |
-
1989
- 1989-09-29 JP JP1254355A patent/JP2855701B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-01 US US07/591,086 patent/US5124778A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180159A (en) * | 1981-04-30 | 1982-11-06 | Oki Electric Ind Co Ltd | Mos integrated circuit device |
| JPS5916365A (ja) * | 1982-07-19 | 1984-01-27 | Nec Corp | 相補型半導体装置 |
| JPS59189675A (ja) * | 1983-04-12 | 1984-10-27 | Seiko Instr & Electronics Ltd | 半導体装置 |
| JPS6038859A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 相補形ｍｉｓ半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357461A (en) * | 1990-10-18 | 1994-10-18 | Nec Corporation | Output unit incorporated in semiconductor integrated circuit for preventing semiconductor substrate from fluctuating in voltage level |
| JPH0786525A (ja) * | 1993-06-25 | 1995-03-31 | Nec Corp | Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路 |
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| Publication number | Publication date |
|---|---|
| JP2855701B2 (ja) | 1999-02-10 |
| US5124778A (en) | 1992-06-23 |
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