JPH0786599A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 チャンネルとなる半導体の劣化を招くことが
ない構造で、しかも、オフ電流が小さく且つ寄生容量の
少ない薄膜半導体装置を提供する。 【構成】 絶縁基板１上に、チャンネル層としてのｐｏ
ｌｙ−Ｓｉ領域２、ソ−ス・ドレイン領域３ａ，３ｂが
形成されており、これらｐｏｌｙ−Ｓｉ領域及びソ−ス
・ドレイン領域３ａ，３ｂは、第１のゲ−ト絶縁膜４に
より覆われている。そして、第１のゲ−ト絶縁膜４の上
には、断面形状に略台形形状を有する第２のゲ−ト電極
５ａ，５ｂが水平方向（図１において紙面左右方向）に
おいて、適宜な間隔を隔てて設けられ、これら第２のゲ
−ト電極５ａ，５ｂ及び第１のゲ−ト絶縁膜４を覆うよ
うに第２のゲ−ト絶縁膜６が形成されて、第２のゲ−ト
電極５ａ，５ｂの間に形成された凹部において、第１の
ゲ−ト電極７が第２のゲ−ト絶縁膜６上に形成されてい
る。そして、これら、第２のゲ−ト絶縁膜６、第１のゲ
−ト電極７の上には層間絶縁膜８及びパシベ−ション層
９が順に積層されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、アクティブマ
トリクス液晶ディスプレイ装置等の表示装置に用いられ
る薄膜半導体装置に係り、特に、オフ電流の低減と特性
ばらつきの抑圧を図った薄膜半導体装置に関する。

【０００２】

【従来の技術】従来、この種の薄膜半導体装置として
は、ポリシリコンやアモルファスシリコンからなる薄膜
トランジスタが知られているが、特に、ポリシリコンか
らなる薄膜トランジスタは、アモルファスシリコンから
なる薄膜トランジスタに比して高い移動度と比較的高い
電流駆動能力を得ることができるので、例えば周辺駆動
回路一体型のアクティブマトリクスパネルのスイッチン
グ素子として好適である。ところが、ポリシリコン薄膜
トランジスタは、アモルファス薄膜トランジスタに比し
てリ−ク電流が高いという問題があり、この欠点を解決
するための技術として、例えば、特開平５８−１０５５
７４号公報に示されたように、薄膜トランジスタのチャ
ンネル層とドレイン・ソ−ス領域との間に、不純物濃度
の低い領域（以下、「低濃度不純物領域」と言う。）を
形成したＬＤＤ（Lightly Doped Drain ）構造と称され
るものが提案されている。

【０００３】また、リ−ク電流を低減する技術として
は、例えば、「Extended Abstracts of the 22nd Confe
rence on Solid State Devices and Materials（p.101
1）」には、ゲ−トとドレインの間にオフセット領域と
称される不純物がド−ピングされてない領域を設けると
共に、その上面を覆うように第２のゲ−ト電極を設けた
構造としたものが提案されている。

【０００４】

【発明が解決しようとする課題】しかしながら、前者に
あって低濃度不純物領域のチャンネル方向における長さ
は、薄膜トランジスタの特性を大きく左右するものであ
るが、この低濃度不純物領域は製造過程における２度の
フォトリソグラフィ−工程を経て決定されるようになっ
ているので、この２度のフォトリソグラフィ−工程にお
けるマスクアライメントの精度の良否によって低濃度不
純物領域の長さの精度も定まることとなり、比較的ばら
きを生じ易いために、その結果、薄膜トランジスタの特
性ばらつきが比較的大きいという問題がある。また、後
者にあっては、第１のゲ−ト電極と第２のゲ−ト電極と
が絶縁物を挟んで対向することとなるので、この第１の
ゲ−ト電極と第２のゲ−ト電極との間で寄生容量が形成
されることとなり、この寄生容量に起因する動作速度の
低下、いわゆるフィ−ドスル−による出力電圧の低下等
を招くという問題がある。

【０００５】このため、本出願人は、上述の２つの従来
例における問題を解決すべく図６に示された構造を有す
る薄膜トランジスタを発明し、既に出願を行った（特願
平５−６９１９１号）。すなわち、図６を参照しつつこ
の薄膜トランジスタについて説明すれば、この薄膜トラ
ンジスタは、ガラス基板２０の上に第２のゲ−ト電極２
１ａ，２１ｂが配され、この第２のゲ−ト電極２１ａ，
２１ｂ及びガラス基板２０を覆うように第２のゲ−ト絶
縁膜２２が積層されている。さらに、この第２のゲ−ト
絶縁膜２２の上にはｐｏｌｙ−Ｓｉ層２３が積層され、
このｐｏｌｙ−Ｓｉ層２３の一部にはイオン注入による
ソ−ス拡散層２４ａ及びドレイン拡散層２４ｂが形成さ
れている。そして、このｐｏｌｙ−Ｓｉ層２３及び第２
のゲ−ト絶縁膜２２の一部を覆うように第１のゲ−ト絶
縁膜２５が積層され、その上に第１のゲ−ト電極２６が
形成されると共に、この第１のゲ−ト電極２６及び第１
のゲ−ト絶縁膜２５の一部を覆うように層間絶縁膜２７
が設けられ、さらに、この層間絶縁膜２７にはパシベ−
ション膜２８が積層されている。

【０００６】そして、第２のゲ−ト電極２１ａ，２１ｂ
は、積層方向（図６において紙面上下方向）に対して略
直交する方向においてソ−ス・ドレイン拡散層２４ａ，
２４ｂと第１のゲ−ト電極２６の間に位置するように設
けられているもので、図６において紙面表裏方向が長手
軸方向軸となるように形成されており、図６に現われて
いる２つの部位２１ａ，２１ｂは長手軸方向の一端で接
続されているものである。さらに、この第２のゲ−ト電
極２１ａのソ−ス拡散層２４ａに近い側縁部分イはこの
薄膜トランジスタの積層方向において第２のゲ−ト絶縁
膜２２を介してソ−ス拡散層２４ａと、また、第２のゲ
−ト電極２１ｂのドレイン拡散層２４ｂに近い側縁部分
ロは、この薄膜トランジスタの積層方向において第２の
ゲ−ト絶縁膜２２を介してドレイン拡散層２４ｂと、そ
れぞれオ−バラップするように配設されている。かかる
構造により、従来と異なり、第１及び第２のゲ−ト電極
間の寄生容量の減少による動作速度の低下防止、また、
マスクアライメントのずれによる影響が少ないことによ
るオフ電流の低減が図られるものである。

【０００７】しかしながら、上述の薄膜トランジスタに
あっては、チャンネル層であるｐｏｌｙ−Ｓｉ層２３が
積層方向で凹凸部があるために、その段差の部分で絶縁
耐圧の低下を招き易く、そのため、信頼性が低下するこ
ととなるばかりか、また、アモルファスシリコンをレ−
ザ光線により結晶化することによってポリシリコンを得
る場合には、ｐｏｌｙ−Ｓｉ層２３の下地の熱伝導率が
この段差の部分で局所的に異なることによって、均一な
結晶成長が妨げられ、そのため、薄膜トランジスタの特
性にばらつきが生じてしまうという問題があった。

【０００８】本発明は、上記実情に鑑みてなされたもの
で、チャンネルとなる半導体の劣化を招くことがない構
造で、しかも、オフ電流が小さく且つ寄生容量の少ない
薄膜半導体装置を提供するものである。

【０００９】

【課題を解決するための手段】本発明に係る薄膜半導体
装置は、チャンネル領域を挟むようにソ−ス領域及びド
レイン領域が形成され、これらチャンネル領域、ソ−ス
領域及びドレイン領域を覆うように複数の絶縁膜が積層
され、前記複数の絶縁膜を介してチャンネル領域の上部
に、第１のゲ−ト電極と第２のゲ−ト電極とが前記第２
のゲ−ト電極によって前記第１のゲ−ト電極が挟まれる
ようにして配設され且つ前記第１のゲ−ト電極と前記第
２のゲ−ト電極の間には前記複数の絶縁膜の内、少なく
とも一つの絶縁膜が介在されてなるものである。

【００１０】

【作用】第１のゲ−ト電極は、第２のゲ−ト電極に挟ま
れるように設けられ、しかも第１及び第２のゲ−ト電極
は、共にチャンネル領域の上に位置した構造となってい
るので、従来と異なりチャンネル領域に段差を生ずるこ
とがなく、従来のようなチャンネル領域に生じた段差に
よる絶縁耐圧の不均一に起因する信頼性の低下やアニ−
ル処理の際、結晶成長が不均一になるという不都合がな
くなることとなる。

【００１１】

【実施例】以下、図１乃至図５を参照しつつ、本発明に
係る薄膜半導体装置について説明する。ここで、図１は
本発明に係る薄膜半導体装置の一実施例における縦断面
図、図２乃至図４は本実施例の薄膜半導体装置の製造プ
ロセスを説明するための主要工程における縦断面図、図
５は本実施例の薄膜半導体装置の平面図である。この薄
膜半導体装置は、ガラス等の絶縁部材からなる絶縁基板
１上に、チャンネル領域としてのｐｏｌｙ−Ｓｉ領域
２、ソ−ス・ドレイン領域３ａ，３ｂが形成されてお
り、これらｐｏｌｙ−Ｓｉ領域２及びソ−ス・ドレイン
領域３ａ，３ｂは、第１のゲ−ト絶縁膜４により覆われ
ている。そして、第１のゲ−ト絶縁膜４の上には、断面
形状が略台形形状を有する第２のゲ−ト電極５ａ，５ｂ
が水平方向（図１において紙面左右方向）において、適
宜な間隔を隔てて設けられている。この第２のゲ−ト電
極５ａ，５ｂは、図５に示されたように第２のゲ−ト電
極本体部５ｃから突設された構成となっている。尚、図
１に示された断面図は、図５のＡＡ線における縦断面図
である。

【００１２】さらに、第２のゲ−ト電極５ａ，５ｂ及び
第１のゲ−ト絶縁膜４を覆うように第２のゲ−ト絶縁膜
６が形成されている。そして、第２のゲ−ト電極５ａ，
５ｂの間に形成された凹部において、第１のゲ−ト電極
７が第２のゲ−ト絶縁膜６上に形成されている。これ
ら、第２のゲ−ト絶縁膜６、第１のゲ−ト電極７の上に
は層間絶縁膜８及びバシベ−ション層９が順に積層され
ると共に、層間絶縁膜８の上面側からソ−ス・ドレイン
領域３ａ，３ｂへかけて電極層１０ａ，１０ｂが形成さ
れている。本実施例の薄膜半導体装置は、例えば、アク
ティブマトリクス型の液晶ディスプレイ装置における液
晶素子の駆動用スイッチング素子として用いられるよう
な場合を想定したもので、図５はその場合の画素部分の
主たる配置構成を示しているものである。

【００１３】同図において、ソ−ス・ドレイン領域３ｂ
からは、第２のゲ−ト電極本体部５ｃと対向するように
蓄積容量電極部１１が延設されており、第２のゲ−ト電
極本体部５ｃとの間において、蓄積容量１２が形成され
るようになっているものである。次に、図２乃至図４を
参照しつつ、この薄膜半導体装置の製造プロセスについ
て説明する。先ず、絶縁基板１上にアモルファスシリコ
ンを、例えば、ＬＰＣＶＤ法により約１００ｎｍ堆積
し、これを炉中に晒すことによりあるいはレ−ザ−光線
を照射することにより、結晶化アニ−ルを施し、ｐｏｌ
ｙ−Ｓｉ領域２を得る（図２（ａ）参照）。続いて、こ
のｐｏｌｙ−Ｓｉ領域２上に、例えば、酸化シリコンを
ＥＣＲ−ＣＶＤ法により、約５０ｎｍ程度堆積すること
によって第１のゲ−ト絶縁膜４を得る（図２（ａ）参
照）。さらに、ポリシリコンをＬＰＣＶＤ法により約３
００ｎｍ程度着膜し、着膜後にフォトリソグラフィ−法
によりパタ−ニングすることにより第２のゲ−ト電極５
ａ，５ｂを形成する（図２（ｂ）参照）。尚、図２には
示されていないが、本装置を液晶ディスプレイ装置に適
用した場合には、この際、第２のゲ−ト電極本体部５ｃ
（図５参照）も同時に形成されることとなる。

【００１４】さらに、例えば、酸化シリコンをＬＰＣＶ
Ｄ法或いはプラズマＣＶＤ法により約５０ｎｍ程度着膜
して第２のゲ−ト絶縁膜６を得る（図２（ｃ）参照）。
続いて、ポリシリコンを約３００ｎｍ程度着膜した後
に、エッチバックにより平坦化することで、第１のゲ−
ト電極７を得る（図３（ａ），（ｂ）参照）。この平坦
化により第１のゲ−ト電極７の上面の位置と第２のゲ−
ト電極５ａ，５ｂの上面の位置とは、略同程度となる。
そして、上方よりＰ（ｎチャンネル型薄膜半導体装置と
する場合）等の不純物イオンを全面に注入する（図３
（ｃ）参照）。この際、第１及び第２のゲ−ト電極７，
５ａ，５ｂの直下に位置するｐｏｌｙ−Ｓｉ領域２に
は、第１及び第２のゲ−ト電極７，５ａ，５ｂがマスク
となるためにイオンが注入されることはなく、この部分
の長さ（図３において紙面左右方向）は、第１及び第２
のゲ−ト電極７，５ａ，５ｂに対して自己整合的に設定
されることとなる。

【００１５】次に、例えば酸化シリコンをプラズマＣＶ
Ｄ法により約１μｍ程度着膜後、コンタクト孔の形成、
スパッタ法によるＡｌ−Ｃｕの着膜及びパタ−ニングを
順に施すことによって、層間絶縁膜８及び電極層１０
ａ，１０ｂを形成する。最後に、酸化シリコンを着膜し
てパシベ−ション層９を得ることによって、本実施例の
薄膜半導体装置が完成することとなる（図１参照）。上
述の構成において、第２のゲ−ト電極５ａ，５ｂには、
第１のゲ−ト電極７に印加される電圧と同一或いはそれ
より低い電圧を常時印加するようにする。これにより、
ｐｏｌｙ−Ｓｉ領域２の第２のゲ−ト電極５ａ，５ｂの
直下に位置する部位は、低抵抗領域となるので、薄膜半
導体装置のオフ状態において、電界が集中するドレイン
端部は、この低抵抗領域により電界の集中が緩和され、
不純物注入に起因する結晶欠陥が少なくなり、オフ電流
の原因となる電荷の発生が減少することにより、従来に
比してオフ電流が十分に低減されることとなる。そのた
め、従来に比してチャンネル長を短く設定できることと
なる。

【００１６】また、本実施例の第１のゲ−ト電極７と第
２のゲ−ト電極５ａ，５ｂの間には、互いの側壁部分で
対向する部分が生じることにより、寄生容量が生ずる
が、その大きさは、構造に起因して従来の寄生容量に比
して小さく、しかも、第１のゲ−ト電極７の横幅（図１
において紙面左右方向）を小さくする（必然的にチャン
ネル長が短くなる）ことで、この第１及び第２のゲ−ト
電極７，５ａ，５ｂ間に生ずる寄生容量を小さくするこ
とが可能であり、ゲ−トラインにおける信号の遅延が低
減されることとなる。

【００１７】

【発明の効果】以上、述べたように、本発明によれば、
チャンネル領域に段差を生ずることのないようにしかも
チャンネル領域の上方に第１及び第２のゲ−ト電極が略
並設されるように構成することによって、従来と異なり
チャンネル領域の一部に局部的に絶縁耐力が低下するよ
うな部分がなくなるので、信頼性の向上が図れる。ま
た、チャンネル領域の段差がなくなることにより、その
下地の熱伝導率が従来のように異なるということがなく
なるので、アニ−ルによる結晶化の際に結晶成長が均一
となり、特性のばらつきの少ない薄膜半導体装置が提供
されることとなるものである。

【００１８】さらに、第２のゲ−ト電極の直下に位置す
る不純物が注入されない半導体領域の長さは、第２のゲ
−ト電極の加工精度によって定まるので、従来と異なり
長さのばらつきが少なくなり、そのため、特性のばらつ
きが少ない薄膜半導体装置を提供することができる。そ
の上、第２のゲ−ト電極の直下に位置する不純物が注入
されない半導体領域は、第２のゲ−ト電極への電圧の印
加によってソ−ス・ドレイン領域として作用することに
より、第１のゲ−ト電極直下の本来のチャンネル領域の
長さを短くすることができ、これにより、第２のゲ−ト
電極を設けたことによるゲ−ト容量の増加、開口率の低
下というデメリットを十分補って余りあるものである。

【図面の簡単な説明】

【図１】 本発明に係る薄膜半導体装置の一実施例にお
ける縦断面図である。

【図２】 本実施例の薄膜半導体装置の製造プロセスを
説明するための主な工程における縦断面図である。

【図３】 本実施例の薄膜半導体装置の製造プロセスを
説明するための主な工程における縦断面図である。

【図４】 本実施例の薄膜半導体装置の製造プロセスを
説明するための主な工程における縦断面図である

【図５】 本実施例の薄膜半導体装置を液晶ディスプレ
イの画素部に適用した場合の平面図である。

【図６】 本発明に係る薄膜半導体装置の基礎となった
本願出願人による発明に係る薄膜半導体装置の縦断面図
である。

【符号の説明】

２…ｐｏｌｙ−Ｓｉ領域、 ４…第１のゲ−ト絶縁膜、
５ａ，５ｂ…第２のゲ−ト電極、 ５ｃ…第２のゲ−
ト電極本体部、 ６…第２のゲ−ト絶縁膜、７…第１の
ゲ−ト電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】 チャンネル領域を挟むようにソ−ス領域
   及びドレイン領域が形成され、これらチャンネル領域、
   ソ−ス領域及びドレイン領域を覆うように複数の絶縁膜
   が積層され、前記複数の絶縁膜を介してチャンネル領域
   の上部に、第１のゲ−ト電極と第２のゲ−ト電極とが前
   記第２のゲ−ト電極によって前記第１のゲ−ト電極が挟
   まれるようにして配設され且つ前記第１のゲ−ト電極と
   前記第２のゲ−ト電極の間には前記複数の絶縁膜の内、
   少なくとも一つの絶縁膜が介在されてなることを特徴と
   する薄膜半導体装置。