JPH0982969A - 薄膜トランジスタおよび液晶表示装置 - Google Patents
薄膜トランジスタおよび液晶表示装置Info
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- JPH0982969A JPH0982969A JP23405995A JP23405995A JPH0982969A JP H0982969 A JPH0982969 A JP H0982969A JP 23405995 A JP23405995 A JP 23405995A JP 23405995 A JP23405995 A JP 23405995A JP H0982969 A JPH0982969 A JP H0982969A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 リーク電流を低減するとともに、ソース・ド
レイン耐圧が高い薄膜トランジスタを提供することを目
的とする。また、高電圧駆動に対応でき、開口率の大き
い液晶表示装置を提供することを目的とする。 【解決手段】 本発明の薄膜トランジスタは、複数のコ
ンタクト領域を有する半導体膜と、複数のコンタクト領
域と接続するように形成された第１及び第２の電極と、
半導体膜の第１の電極及び第２の電極と反対側の面に形
成されたゲート絶縁膜と、ゲート絶縁膜の半導体膜と反
対側の面の第１の電極と第２の電極との間に対応する領
域に、それぞれのゲート電極あたりの電界強度を均一に
するように、すなわちそれぞれのゲート電極にかかる電
界強度の差が緩和されるように電界強度に対応してチャ
ネル長を調節して配設した複数のゲート電極とを具備し
たことを特徴とする。また、本発明の液晶表示装置は上
記構成の薄膜トランジスタを具備したことを特徴とす
る。
レイン耐圧が高い薄膜トランジスタを提供することを目
的とする。また、高電圧駆動に対応でき、開口率の大き
い液晶表示装置を提供することを目的とする。 【解決手段】 本発明の薄膜トランジスタは、複数のコ
ンタクト領域を有する半導体膜と、複数のコンタクト領
域と接続するように形成された第１及び第２の電極と、
半導体膜の第１の電極及び第２の電極と反対側の面に形
成されたゲート絶縁膜と、ゲート絶縁膜の半導体膜と反
対側の面の第１の電極と第２の電極との間に対応する領
域に、それぞれのゲート電極あたりの電界強度を均一に
するように、すなわちそれぞれのゲート電極にかかる電
界強度の差が緩和されるように電界強度に対応してチャ
ネル長を調節して配設した複数のゲート電極とを具備し
たことを特徴とする。また、本発明の液晶表示装置は上
記構成の薄膜トランジスタを具備したことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタに
関し、特に複数のゲート電極を備えた薄膜トランジスタ
に関する。
関し、特に複数のゲート電極を備えた薄膜トランジスタ
に関する。
【０００２】また、本発明は薄膜トランジスタを備えた
液晶表示装置に関する。
液晶表示装置に関する。
【０００３】
【従来の技術】近年、薄膜トランジスタ（以下、ＴＦＴ
と略記）は、液晶表示装置、密着センサ等の分野で幅広
く実用化されており、さらに開発が活発に進められてい
る。
と略記）は、液晶表示装置、密着センサ等の分野で幅広
く実用化されており、さらに開発が活発に進められてい
る。
【０００４】特に液晶表示装置においては、その画素部
分のスイッチング用ＴＦＴと、その画像表示を行う周辺
の同一基板上に画素を駆動するために周辺駆動回路系
（いわゆるＬＣＤドライバー；液晶駆動回路）とをＴＦ
Ｔにより作り込んだ構成の駆動回路一体型液晶表示装置
が開発されてきている。例えば非単結晶の結晶シリコン
を半導体膜に用いた薄膜トランジスタ（ｐ−ＳｉＴＦ
Ｔ）は、特にこの分野に好適の技術として注目されてい
る。
分のスイッチング用ＴＦＴと、その画像表示を行う周辺
の同一基板上に画素を駆動するために周辺駆動回路系
（いわゆるＬＣＤドライバー；液晶駆動回路）とをＴＦ
Ｔにより作り込んだ構成の駆動回路一体型液晶表示装置
が開発されてきている。例えば非単結晶の結晶シリコン
を半導体膜に用いた薄膜トランジスタ（ｐ−ＳｉＴＦ
Ｔ）は、特にこの分野に好適の技術として注目されてい
る。
【０００５】ＴＦＴはドレイン接合部近傍に電界が集中
して異常なリーク電流が発生しやすいため、この大きな
リーク電流を低減することがＴＦＴの特性向上に際して
の課題となっている。
して異常なリーク電流が発生しやすいため、この大きな
リーク電流を低減することがＴＦＴの特性向上に際して
の課題となっている。
【０００６】このようなリーク電流は、オフ時（ｎ型の
ＴＦＴではゲート電圧が０Ｖからマイナスの時）に発生
し、このため該トランジスタのオン／オフのスイッチン
グ動作が十分に機能しないという問題がある。
ＴＦＴではゲート電圧が０Ｖからマイナスの時）に発生
し、このため該トランジスタのオン／オフのスイッチン
グ動作が十分に機能しないという問題がある。
【０００７】このようなＴＦＴのリーク電流を低減させ
るためには、ゲート・ドレイン間の電界の集中を避ける
ようにすればよいが、これを実現させるためにＬＤＤ
（Lightly Doped Drain ）構造、マルチゲート構造など
が提案されている。
るためには、ゲート・ドレイン間の電界の集中を避ける
ようにすればよいが、これを実現させるためにＬＤＤ
（Lightly Doped Drain ）構造、マルチゲート構造など
が提案されている。
【０００８】ＬＤＤ構造はドレイン近傍に電荷分布をも
たせることにより、ドレイン接合部に電界が集中しなく
なるようにしたもので、トランジスタのオフ時のリーク
電流を低減しようとするものである。ドレイン近傍に電
荷分布をもたせるために、通常のソース・ドレイン領域
の電荷より少ない電荷を有する領域（ｎ−ｃｈＴＦＴで
はｎ−領域、ｐ−ｃｈＴＦＴではｐ−領域）を形成する
必要があり、このｎ−領域もしくはｐ−領域の長さは数
マイクロメータ程度が理想とされている。この領域を形
成するためにフォトリソグラフィー法によりマスク合わ
せを行っているが、基板が大型化すると基板の伸縮等が
原因となりマスク合わせ精度が悪くなってしまう。この
ため、数マイクロメーターオーダのｎ−領域若しくはｐ
−領域を精度よく形成することが難しいという問題があ
る。
たせることにより、ドレイン接合部に電界が集中しなく
なるようにしたもので、トランジスタのオフ時のリーク
電流を低減しようとするものである。ドレイン近傍に電
荷分布をもたせるために、通常のソース・ドレイン領域
の電荷より少ない電荷を有する領域（ｎ−ｃｈＴＦＴで
はｎ−領域、ｐ−ｃｈＴＦＴではｐ−領域）を形成する
必要があり、このｎ−領域もしくはｐ−領域の長さは数
マイクロメータ程度が理想とされている。この領域を形
成するためにフォトリソグラフィー法によりマスク合わ
せを行っているが、基板が大型化すると基板の伸縮等が
原因となりマスク合わせ精度が悪くなってしまう。この
ため、数マイクロメーターオーダのｎ−領域若しくはｐ
−領域を精度よく形成することが難しいという問題があ
る。
【０００９】また、ｎ−領域若しくはｐ−領域形成のた
めには、不純物を低ドーズでゲート絶縁膜を介して半導
体中に打ち込む必要があるが、この時ゲート絶縁膜の膜
厚が不均一になると半導体中に注入される不純物の正味
の量が変動してしまい、適正な濃度のｎ−領域若しくは
ｐ−領域を形成することが難しいという問題がある。
めには、不純物を低ドーズでゲート絶縁膜を介して半導
体中に打ち込む必要があるが、この時ゲート絶縁膜の膜
厚が不均一になると半導体中に注入される不純物の正味
の量が変動してしまい、適正な濃度のｎ−領域若しくは
ｐ−領域を形成することが難しいという問題がある。
【００１０】一方、マルチゲート構造では、１つのトラ
ンジスタに複数のゲート電極を設けることにより、従来
は１つのトランジスタに印加されていた電界を各ゲート
電極により形成される複数のトランジスタに分配するた
めに電界集中が避けられるものである。
ンジスタに複数のゲート電極を設けることにより、従来
は１つのトランジスタに印加されていた電界を各ゲート
電極により形成される複数のトランジスタに分配するた
めに電界集中が避けられるものである。
【００１１】図９はマルチゲート構造の薄膜トランジス
タの１例を概略的に示した断面図である。絶縁基板９０
１上にバッファ層９０２、半導体膜９０３が形成され、
この半導体膜９０３上にゲート絶縁膜９０４が形成され
ている。ゲート絶縁膜９０４には複数の開口部が形成さ
れ、この開口部を通じてソース電極９０５、ドレイン電
極９０６が半導体膜９０３と電気的に接続して形成され
ている。ゲート絶縁膜９０４上のソース電極とドレイン
電極との間にはチャネル長Ｌの２個のゲート電極９０７
が形成されており、またゲート電極上には層間絶縁膜９
０８が形成されている。
タの１例を概略的に示した断面図である。絶縁基板９０
１上にバッファ層９０２、半導体膜９０３が形成され、
この半導体膜９０３上にゲート絶縁膜９０４が形成され
ている。ゲート絶縁膜９０４には複数の開口部が形成さ
れ、この開口部を通じてソース電極９０５、ドレイン電
極９０６が半導体膜９０３と電気的に接続して形成され
ている。ゲート絶縁膜９０４上のソース電極とドレイン
電極との間にはチャネル長Ｌの２個のゲート電極９０７
が形成されており、またゲート電極上には層間絶縁膜９
０８が形成されている。
【００１２】このようなマルチゲートＴＦＴの課題とし
て、ソース・ドレイン耐圧の確保と開口率の向上があ
る。ソース・ドレイン耐圧とはソース・ドレイン間に電
圧を印加して、チャネル領域が破壊されるときの破壊電
圧である。すなわち従来のマルチゲートＴＦＴは各ゲー
ト電極では同一の活性層内にあるチャネル長は同じであ
るため、ソース・ドレインに高電圧を印加すると高電位
電極であるソース電極に近いチャネルに電界が集中して
破壊され易いという問題がある。
て、ソース・ドレイン耐圧の確保と開口率の向上があ
る。ソース・ドレイン耐圧とはソース・ドレイン間に電
圧を印加して、チャネル領域が破壊されるときの破壊電
圧である。すなわち従来のマルチゲートＴＦＴは各ゲー
ト電極では同一の活性層内にあるチャネル長は同じであ
るため、ソース・ドレインに高電圧を印加すると高電位
電極であるソース電極に近いチャネルに電界が集中して
破壊され易いという問題がある。
【００１３】例えば高分子分散型液晶を光バルブに用い
た液晶表示装置等ではソース・ドレイン間に２０Ｖ以上
の高い電圧が印加されることも一般的でありソース・ド
レイン耐圧の向上が課題である。
た液晶表示装置等ではソース・ドレイン間に２０Ｖ以上
の高い電圧が印加されることも一般的でありソース・ド
レイン耐圧の向上が課題である。
【００１４】一方、マルチゲートＴＦＴは、ＬＤＤ構造
のような微細なマスク合わせは不要であり、容易に大型
基板上に形成できるという利点がある。特に、このマル
チゲートＴＦＴを液晶表示装置の画素スイッチング素子
として用いる場合には、開口率を向上するためにトラン
ジスタサイズを小さくすることが望まれている。
のような微細なマスク合わせは不要であり、容易に大型
基板上に形成できるという利点がある。特に、このマル
チゲートＴＦＴを液晶表示装置の画素スイッチング素子
として用いる場合には、開口率を向上するためにトラン
ジスタサイズを小さくすることが望まれている。
【００１５】高いソース・ドレイン耐圧を確保するには
チャネル長を長くすればよいが、従来の構造のＴＦＴで
ソース・ドレイン間の耐圧を確保するために全てのチャ
ネル長を長く形成するとトランジスタサイズが大きくな
り、また、開口率が低下してしまうという問題がある。
チャネル長を長くすればよいが、従来の構造のＴＦＴで
ソース・ドレイン間の耐圧を確保するために全てのチャ
ネル長を長く形成するとトランジスタサイズが大きくな
り、また、開口率が低下してしまうという問題がある。
【００１６】
【発明が解決しようとする課題】本発明はこのような問
題点を解決するためになされたものである。すなわち、
本発明はリーク電流を低減するとともに、ソース・ドレ
イン耐圧が高く、かつ開口率の大きい薄膜トランジスタ
を提供することを目的とする。
題点を解決するためになされたものである。すなわち、
本発明はリーク電流を低減するとともに、ソース・ドレ
イン耐圧が高く、かつ開口率の大きい薄膜トランジスタ
を提供することを目的とする。
【００１７】また本発明は大型基板に形成が容易で、高
電圧駆動に対応できる開口率の大きい薄膜トランジスタ
を備えた液晶表示装置を提供することを目的とする。
電圧駆動に対応できる開口率の大きい薄膜トランジスタ
を備えた液晶表示装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明の薄膜トランジス
タは、複数のコンタクト領域を有する半導体膜と、複数
のコンタクト領域と接続するように形成された第１及び
第２の電極と、半導体膜の第１の電極及び第２の電極と
反対側の面に形成されたゲート絶縁膜と、ゲート絶縁膜
の半導体膜と反対側の面の第１の電極と第２の電極との
間に対応する領域に、それぞれのゲート電極あたりの電
界強度を均一にするように、すなわちそれぞれのゲート
電極にかかる電界強度の差が緩和されるように電界強度
に対応してチャネル長を調節して配設した複数のゲート
電極とを具備したことを特徴とする。
タは、複数のコンタクト領域を有する半導体膜と、複数
のコンタクト領域と接続するように形成された第１及び
第２の電極と、半導体膜の第１の電極及び第２の電極と
反対側の面に形成されたゲート絶縁膜と、ゲート絶縁膜
の半導体膜と反対側の面の第１の電極と第２の電極との
間に対応する領域に、それぞれのゲート電極あたりの電
界強度を均一にするように、すなわちそれぞれのゲート
電極にかかる電界強度の差が緩和されるように電界強度
に対応してチャネル長を調節して配設した複数のゲート
電極とを具備したことを特徴とする。
【００１９】半導体膜は例えば非単結晶の結晶シリコン
膜を成膜するようにしてもよいし、また例えば非晶質シ
リコン膜を成膜するようにしてもよく、これら以外の半
導体膜を用いるようにしてもよい。
膜を成膜するようにしてもよいし、また例えば非晶質シ
リコン膜を成膜するようにしてもよく、これら以外の半
導体膜を用いるようにしてもよい。
【００２０】本発明の薄膜トランジスタも例えばスタガ
型、逆スタガ型、コプラナ型などタイプを問わない。こ
のことは以下特に述べない場合でも同様である。
型、逆スタガ型、コプラナ型などタイプを問わない。こ
のことは以下特に述べない場合でも同様である。
【００２１】本発明の薄膜トランジスタは、複数のコン
タクト領域を有する半導体膜と、複数のコンタクト領域
と接続するように形成された第１及び第２の電極と、半
導体膜の第１の電極及び第２の電極と反対側の面に形成
されたゲート絶縁膜と、ゲート絶縁膜の半導体膜と反対
側の面の第１の電極と第２の電極との間の第１の電界強
度を有する領域に形成された第１のチャネル長を有する
第１のゲート電極と、前記電極間の前記第１の電界強度
より小さな第２の電界強度を有する領域に形成された前
記第１のチャネル長より短い第２のチャネル長を有する
第２のゲート電極とを具備したことを特徴とする。
タクト領域を有する半導体膜と、複数のコンタクト領域
と接続するように形成された第１及び第２の電極と、半
導体膜の第１の電極及び第２の電極と反対側の面に形成
されたゲート絶縁膜と、ゲート絶縁膜の半導体膜と反対
側の面の第１の電極と第２の電極との間の第１の電界強
度を有する領域に形成された第１のチャネル長を有する
第１のゲート電極と、前記電極間の前記第１の電界強度
より小さな第２の電界強度を有する領域に形成された前
記第１のチャネル長より短い第２のチャネル長を有する
第２のゲート電極とを具備したことを特徴とする。
【００２２】本発明の薄膜トランジスタは、複数のコン
タクト領域を有する半導体膜と、複数のコンタクト領域
と接続するように形成されたソース及びドレイン電極
と、半導体膜のソース及びドレイン電極と反対側の面に
形成されたゲート絶縁膜と、ゲート絶縁膜の半導体膜と
反対側の面のソース電極とドレイン電極との間にドレイ
ン電極に近接して配設された第１のチャネル長を有する
第１のゲート電極と、この第１のゲート電極とソース電
極との間に配設された第１のチャネル長より短い第２の
チャネル長を有する第２のゲート電極とを具備したこと
を特徴とする。
タクト領域を有する半導体膜と、複数のコンタクト領域
と接続するように形成されたソース及びドレイン電極
と、半導体膜のソース及びドレイン電極と反対側の面に
形成されたゲート絶縁膜と、ゲート絶縁膜の半導体膜と
反対側の面のソース電極とドレイン電極との間にドレイ
ン電極に近接して配設された第１のチャネル長を有する
第１のゲート電極と、この第１のゲート電極とソース電
極との間に配設された第１のチャネル長より短い第２の
チャネル長を有する第２のゲート電極とを具備したこと
を特徴とする。
【００２３】本発明の薄膜トランジスタは、複数のコン
タクト領域を有する半導体膜と、複数のコンタクト領域
と接続するように形成された第１及び第２の電極と、半
導体膜の第１の電極及び第２の電極と反対側の面に形成
されたゲート絶縁膜と、ゲート絶縁膜の半導体膜と反対
側の面の第１の電極と第２の電極との間に、第１の電極
の第２の電極側に近接して形成された第１のチャネル長
を有する第１のゲート電極と、第２の電極の第１の電極
側に近接して形成された第１のチャネル長を有する第２
のゲート電極と、第１のゲート電極と第２のゲート電極
との間に形成された第１のチャネル長より短い第２のチ
ャネル長を有する第３のゲート電極とを具備したことを
特徴とする。
タクト領域を有する半導体膜と、複数のコンタクト領域
と接続するように形成された第１及び第２の電極と、半
導体膜の第１の電極及び第２の電極と反対側の面に形成
されたゲート絶縁膜と、ゲート絶縁膜の半導体膜と反対
側の面の第１の電極と第２の電極との間に、第１の電極
の第２の電極側に近接して形成された第１のチャネル長
を有する第１のゲート電極と、第２の電極の第１の電極
側に近接して形成された第１のチャネル長を有する第２
のゲート電極と、第１のゲート電極と第２のゲート電極
との間に形成された第１のチャネル長より短い第２のチ
ャネル長を有する第３のゲート電極とを具備したことを
特徴とする。
【００２４】本発明の薄膜トランジスタは、絶縁基板上
に形成された半導体膜と、この半導体膜上に形成された
複数の開口部を有するゲート絶縁膜と、開口部を介して
半導体膜と接続するようにゲート絶縁膜上に形成された
第１の電極及び第２の電極と、ゲート絶縁膜上の第１の
電極と第２の電極との間にそれぞれのゲート電極あたり
の電界強度を均一にするように、すなわちそれぞれのゲ
ート電極にかかる電界強度の差が緩和されるように電界
強度に対応してゲート電極のチャネル長を調節して配設
した複数のゲート電極とを具備したことを特徴とする。
に形成された半導体膜と、この半導体膜上に形成された
複数の開口部を有するゲート絶縁膜と、開口部を介して
半導体膜と接続するようにゲート絶縁膜上に形成された
第１の電極及び第２の電極と、ゲート絶縁膜上の第１の
電極と第２の電極との間にそれぞれのゲート電極あたり
の電界強度を均一にするように、すなわちそれぞれのゲ
ート電極にかかる電界強度の差が緩和されるように電界
強度に対応してゲート電極のチャネル長を調節して配設
した複数のゲート電極とを具備したことを特徴とする。
【００２５】本発明の薄膜トランジスタは、絶縁基板上
に形成された半導体膜と、この半導体膜上に形成された
複数の開口部を有するゲート絶縁膜と、開口部を介して
半導体膜と接続するようにゲート絶縁膜上に形成された
第１の電極及び第２の電極と、ゲート絶縁膜上の第１の
電極と第２の電極との間の第１の電界強度を有する領域
に形成された第１のチャネル長を有する第１のゲート電
極と、ゲート絶縁膜上の電極間の第１の電界強度より小
さな第２の電界強度を有する領域に形成された第１のチ
ャネル長より短い第２のチャネル長を有する第２のゲー
ト電極とを具備したことを特徴とする。
に形成された半導体膜と、この半導体膜上に形成された
複数の開口部を有するゲート絶縁膜と、開口部を介して
半導体膜と接続するようにゲート絶縁膜上に形成された
第１の電極及び第２の電極と、ゲート絶縁膜上の第１の
電極と第２の電極との間の第１の電界強度を有する領域
に形成された第１のチャネル長を有する第１のゲート電
極と、ゲート絶縁膜上の電極間の第１の電界強度より小
さな第２の電界強度を有する領域に形成された第１のチ
ャネル長より短い第２のチャネル長を有する第２のゲー
ト電極とを具備したことを特徴とする。
【００２６】また、本発明の薄膜トランジスタは、絶縁
基板上に形成された半導体膜と、この半導体膜上に形成
された複数の開口部を有するゲート絶縁膜と、開口部を
介して半導体膜と接続するようにゲート絶縁膜上に形成
されたソース電極及びドレイン電極と、ゲート絶縁膜上
のソース電極とドレイン電極との間にドレイン電極に隣
接して配設された第１のチャネル長を有する第１のゲー
ト電極と、ゲート絶縁膜上の第１のゲート電極とソース
電極との間に配設された第１のチャネル長より短い第２
のチャネル長を有する第２のゲート電極とを具備したこ
とを特徴とする。 また、本発明の薄膜トランジスタ
は、絶縁基板上に形成された半導体膜と、この半導体膜
上に形成された複数の開口部を有するゲート絶縁膜と、
開口部を介して半導体膜と接続するようにゲート絶縁膜
上に形成された第１の電極及び第２の電極と、第１の電
極の第２の電極側に隣接して形成された第１のチャネル
長を有する第１のゲート電極と、第２の電極の第１の電
極側に隣接して形成された第１のチャネル長を有する第
２のゲート電極と、第１のゲート電極と第２のゲート電
極との間に形成された第１のチャネル長より短い第２の
チャネル長を有する第３のゲート電極とを具備したこと
を特徴とする。
基板上に形成された半導体膜と、この半導体膜上に形成
された複数の開口部を有するゲート絶縁膜と、開口部を
介して半導体膜と接続するようにゲート絶縁膜上に形成
されたソース電極及びドレイン電極と、ゲート絶縁膜上
のソース電極とドレイン電極との間にドレイン電極に隣
接して配設された第１のチャネル長を有する第１のゲー
ト電極と、ゲート絶縁膜上の第１のゲート電極とソース
電極との間に配設された第１のチャネル長より短い第２
のチャネル長を有する第２のゲート電極とを具備したこ
とを特徴とする。 また、本発明の薄膜トランジスタ
は、絶縁基板上に形成された半導体膜と、この半導体膜
上に形成された複数の開口部を有するゲート絶縁膜と、
開口部を介して半導体膜と接続するようにゲート絶縁膜
上に形成された第１の電極及び第２の電極と、第１の電
極の第２の電極側に隣接して形成された第１のチャネル
長を有する第１のゲート電極と、第２の電極の第１の電
極側に隣接して形成された第１のチャネル長を有する第
２のゲート電極と、第１のゲート電極と第２のゲート電
極との間に形成された第１のチャネル長より短い第２の
チャネル長を有する第３のゲート電極とを具備したこと
を特徴とする。
【００２７】本発明の液晶表示装置は、複数のコンタク
ト領域を有する半導体膜と、複数のコンタクト領域と接
続するように形成された第１及び第２の電極と、半導体
膜の前記第１の電極及び第２の電極と反対側の面に形成
されたゲート絶縁膜と、ゲート絶縁膜の半導体膜と反対
側の面の第１の電極と第２の電極との間に対応する領域
に、それぞれのゲート電極にかかる電界強度の差を緩和
するように電界強度に対応してチャネル長を調節して配
設した複数のゲート電極とを備えた薄膜トランジスタを
具備したことを特徴とする。
ト領域を有する半導体膜と、複数のコンタクト領域と接
続するように形成された第１及び第２の電極と、半導体
膜の前記第１の電極及び第２の電極と反対側の面に形成
されたゲート絶縁膜と、ゲート絶縁膜の半導体膜と反対
側の面の第１の電極と第２の電極との間に対応する領域
に、それぞれのゲート電極にかかる電界強度の差を緩和
するように電界強度に対応してチャネル長を調節して配
設した複数のゲート電極とを備えた薄膜トランジスタを
具備したことを特徴とする。
【００２８】また、本発明の液晶表示装置は、絶縁基板
上に形成された半導体膜と、この半導体膜上に形成され
た複数の開口部を有するゲート絶縁膜と、開口部を介し
て半導体膜と接続するようにゲート絶縁膜上に形成され
た第１の電極及び第２の電極と、ゲート絶縁膜上の第１
の電極と第２の電極との間に、それぞれのゲート電極あ
たりの電界強度ができるだけ均一になるように、すなわ
ちそれぞれのゲート電極にかかる電界強度の差が緩和さ
れるように電界強度に対応してゲート電極のチャネル長
を調節して配設した複数のゲート電極とを備えた薄膜ト
ランジスタを具備したことを特徴とする。
上に形成された半導体膜と、この半導体膜上に形成され
た複数の開口部を有するゲート絶縁膜と、開口部を介し
て半導体膜と接続するようにゲート絶縁膜上に形成され
た第１の電極及び第２の電極と、ゲート絶縁膜上の第１
の電極と第２の電極との間に、それぞれのゲート電極あ
たりの電界強度ができるだけ均一になるように、すなわ
ちそれぞれのゲート電極にかかる電界強度の差が緩和さ
れるように電界強度に対応してゲート電極のチャネル長
を調節して配設した複数のゲート電極とを備えた薄膜ト
ランジスタを具備したことを特徴とする。
【００２９】以上のような構成により、本発明の薄膜ト
ランジスタは複数配設されたゲート電極のチャネル長を
最適化して配設することにより、それぞれのゲート電極
にかかる電界強度の差が緩和される。また、オフ時のリ
ーク電流も少なくすることができる。したがって、マル
チゲートの薄膜トランジスタにおいて最も問題になるド
レイン電極側に形成されたゲート電極のチャネルのソー
ス・ドレイン耐圧が向上する。
ランジスタは複数配設されたゲート電極のチャネル長を
最適化して配設することにより、それぞれのゲート電極
にかかる電界強度の差が緩和される。また、オフ時のリ
ーク電流も少なくすることができる。したがって、マル
チゲートの薄膜トランジスタにおいて最も問題になるド
レイン電極側に形成されたゲート電極のチャネルのソー
ス・ドレイン耐圧が向上する。
【００３０】また、ソース・ドレイン電極間のゲート電
極による遮光面積を少なくでき、液晶表示装置に用いる
場合表示装置の開口率が向上する。
極による遮光面積を少なくでき、液晶表示装置に用いる
場合表示装置の開口率が向上する。
【００３１】また、このような薄膜トランジスタを備え
た液晶表示装置においては、開口率が向上し、ソース・
ドレイン間に高電圧を印加するような駆動にも対応でき
る。
た液晶表示装置においては、開口率が向上し、ソース・
ドレイン間に高電圧を印加するような駆動にも対応でき
る。
【００３２】
【発明の実施の形態】以下に本発明の薄膜トランジスタ
の１例を図に基づいて詳細に説明する。
の１例を図に基づいて詳細に説明する。
【００３３】図１は本発明の薄膜トランジスタの１例を
概略的に示す断面図である。
概略的に示す断面図である。
【００３４】透明絶縁基板１０１上にバッファ層１０
２、半導体膜１０３が形成され、この半導体膜１０３上
にゲート絶縁膜１０４が形成されている。半導体膜１０
３は非単結晶の結晶シリコン膜を成膜するようにしても
よいし、また非晶質シリコン膜を成膜するようにしても
よい。ゲート絶縁膜１０４には複数の開口部が形成さ
れ、この開口部を通じてドレイン電極１０５、ソース電
極１０６が半導体膜１０３と電気的に接続して形成され
ている。ゲート絶縁膜１０４上のドレイン電極とソース
電極との間には２個のゲート電極１０７が形成されてお
り、またゲート電極上には層間絶縁膜１０８が形成され
ている。
２、半導体膜１０３が形成され、この半導体膜１０３上
にゲート絶縁膜１０４が形成されている。半導体膜１０
３は非単結晶の結晶シリコン膜を成膜するようにしても
よいし、また非晶質シリコン膜を成膜するようにしても
よい。ゲート絶縁膜１０４には複数の開口部が形成さ
れ、この開口部を通じてドレイン電極１０５、ソース電
極１０６が半導体膜１０３と電気的に接続して形成され
ている。ゲート絶縁膜１０４上のドレイン電極とソース
電極との間には２個のゲート電極１０７が形成されてお
り、またゲート電極上には層間絶縁膜１０８が形成され
ている。
【００３５】図１０は本発明の薄膜トランジスタ１例を
概略的に示す断面図であり、本発明の薄膜トランジスタ
の構造を逆スタガ型の薄膜トランジスタに適用した１例
である。１１０はチャネル保護膜である。図１１は本発
明の薄膜トランジスタ１例を概略的に示す断面図であ
り、本発明の薄膜トランジスタの構造をスタガ型の薄膜
トランジスタに適用した１例である。
概略的に示す断面図であり、本発明の薄膜トランジスタ
の構造を逆スタガ型の薄膜トランジスタに適用した１例
である。１１０はチャネル保護膜である。図１１は本発
明の薄膜トランジスタ１例を概略的に示す断面図であ
り、本発明の薄膜トランジスタの構造をスタガ型の薄膜
トランジスタに適用した１例である。
【００３６】このように本発明はコプラナ型、逆スタガ
型、スタガ型など各種の薄膜トランジスタに適用するよ
うにしてもよい。このことは以下特に述べない場合も同
様である。
型、スタガ型など各種の薄膜トランジスタに適用するよ
うにしてもよい。このことは以下特に述べない場合も同
様である。
【００３７】ゲート電極１０７のチャネル長Ｌ１、Ｌ２
はゲート電極が形成される位置の電界強度の大きさに対
応して最適化して形成されている。すなわち、それぞれ
のゲート電極あたりの電界強度が均一になるように前記
電界強度に対応して前記ゲート電極のチャネル長を調節
して配設されている。
はゲート電極が形成される位置の電界強度の大きさに対
応して最適化して形成されている。すなわち、それぞれ
のゲート電極あたりの電界強度が均一になるように前記
電界強度に対応して前記ゲート電極のチャネル長を調節
して配設されている。
【００３８】また、ドレイン電極とソース電極との間の
大きな電界強度がかかる領域には、この大きな電界強度
に対応できるようチャネル長Ｌ１のゲート電極１０７ａ
を形成し、この電界強度より小さな電界強度がかかる領
域にはＬ１より短いＬ２のチャネル長を有するゲート電
極１０７ｂを形成するようにしてもよい。
大きな電界強度がかかる領域には、この大きな電界強度
に対応できるようチャネル長Ｌ１のゲート電極１０７ａ
を形成し、この電界強度より小さな電界強度がかかる領
域にはＬ１より短いＬ２のチャネル長を有するゲート電
極１０７ｂを形成するようにしてもよい。
【００３９】また、ドレイン電極１０５とソース電極１
０６との間にドレイン電極１０５に隣接してチャネル長
Ｌ１のゲート電極１０７ａを形成し、このチャネル長Ｌ
１のゲート電極１０７ａとソース電極１０６との間にＬ
１より短いチャネル長Ｌ２を有するゲート電極１０７ｂ
を形成するようにしてもよい。
０６との間にドレイン電極１０５に隣接してチャネル長
Ｌ１のゲート電極１０７ａを形成し、このチャネル長Ｌ
１のゲート電極１０７ａとソース電極１０６との間にＬ
１より短いチャネル長Ｌ２を有するゲート電極１０７ｂ
を形成するようにしてもよい。
【００４０】図１に例示した薄膜トランジスタの場合、
ドレイン電極１０５に近いゲート電極１０７ａに電界が
集中するので、ドレイン電極１０５側のゲート電極１０
７ａのチャネル長Ｌ１はソース電極側のゲート電極１０
７ｂのチャネル長Ｌ２よりも長く形成されている。どち
らのゲート電極のチャネル長においても、配設されたチ
ャネル位置における電界強度に対してそれぞれソース・
ドレイン耐圧に対応できるチャネル長さを有するように
形成されている。
ドレイン電極１０５に近いゲート電極１０７ａに電界が
集中するので、ドレイン電極１０５側のゲート電極１０
７ａのチャネル長Ｌ１はソース電極側のゲート電極１０
７ｂのチャネル長Ｌ２よりも長く形成されている。どち
らのゲート電極のチャネル長においても、配設されたチ
ャネル位置における電界強度に対してそれぞれソース・
ドレイン耐圧に対応できるチャネル長さを有するように
形成されている。
【００４１】図２はチャネル位置とチャネルポテンシャ
ルの関係を示したものである。
ルの関係を示したものである。
【００４２】Ｌはチャネル長、ｙは高電位電極側のチャ
ネル端からの距離、Ｖdsはソース・ドレイン電圧、Ｖｙ
は高電位電極側のチャネル端からの距離ｙにおけるチャ
ネルポテンシャルである（図３参照）。Ｖdsが大きくな
るに従いドレイン電極に近いチャネル位置に電界が集中
することを示している。したがって図１に例示したよう
に複数のゲート電極のチャネル長を最適化して配設する
ことにより、電界の集中を回避することができる。例え
ば図９に例示したようなチャネル長の等しいマルチゲー
トＴＦＴと比較するとソースドレイン耐圧が向上する。
ネル端からの距離、Ｖdsはソース・ドレイン電圧、Ｖｙ
は高電位電極側のチャネル端からの距離ｙにおけるチャ
ネルポテンシャルである（図３参照）。Ｖdsが大きくな
るに従いドレイン電極に近いチャネル位置に電界が集中
することを示している。したがって図１に例示したよう
に複数のゲート電極のチャネル長を最適化して配設する
ことにより、電界の集中を回避することができる。例え
ば図９に例示したようなチャネル長の等しいマルチゲー
トＴＦＴと比較するとソースドレイン耐圧が向上する。
【００４３】配設するゲート電極の数は２個に限らず必
要に応じてさらに多くのゲート電極を配設するようにし
てもよい。図４は４個のゲート電極を備えた本発明の薄
膜トランジスタの１例を概略的に示す断面図である。
要に応じてさらに多くのゲート電極を配設するようにし
てもよい。図４は４個のゲート電極を備えた本発明の薄
膜トランジスタの１例を概略的に示す断面図である。
【００４４】また複数のゲート電極のチャネル長の設計
に当たっては、例えば図２に例示したようなチャネル位
置とチャネルポテンシャルの関係に基づいて行うように
してもよい。
に当たっては、例えば図２に例示したようなチャネル位
置とチャネルポテンシャルの関係に基づいて行うように
してもよい。
【００４５】チャネル長Ｌ１、Ｌ２の２つのゲート電極
に分割する場合は、Ｖy ／Ｖsdが約０．５となるような
ｙ／Ｌの値は約０・７なので、ドレイン電極側のゲート
電極のチャネル長Ｌ１とゲート電極側のゲート電極のチ
ャネル長Ｌ２との比を、約７：３となるようにしてもよ
い。３分割の時は、同様にＶy ／Ｖsdが約０．３３、約
０．６７となるようなｙ／Ｌの値はそれぞれ約０．５、
約０・８５なので、ドレイン電極側からのゲート電極の
チャネル長Ｌ１、Ｌ２、Ｌ３の比は約１０：７：３とな
るようにしてもよい。
に分割する場合は、Ｖy ／Ｖsdが約０．５となるような
ｙ／Ｌの値は約０・７なので、ドレイン電極側のゲート
電極のチャネル長Ｌ１とゲート電極側のゲート電極のチ
ャネル長Ｌ２との比を、約７：３となるようにしてもよ
い。３分割の時は、同様にＶy ／Ｖsdが約０．３３、約
０．６７となるようなｙ／Ｌの値はそれぞれ約０．５、
約０・８５なので、ドレイン電極側からのゲート電極の
チャネル長Ｌ１、Ｌ２、Ｌ３の比は約１０：７：３とな
るようにしてもよい。
【００４６】ここで、これら例示した比は分割の１例で
あり、トランジスタの特性、要求されるソース・ドレイ
ン耐圧など、必要に応じて設計するようにしてもよい。
あり、トランジスタの特性、要求されるソース・ドレイ
ン耐圧など、必要に応じて設計するようにしてもよい。
【００４７】また、ゲート電極のチャネル長を調節して
ソース電極、ドレイン電極を入れ替えるようにしてもよ
い。
ソース電極、ドレイン電極を入れ替えるようにしてもよ
い。
【００４８】図１に例示した薄膜トランジスタは例えば
液晶表示装置の駆動回路に用いるようにしてもよい。
液晶表示装置の駆動回路に用いるようにしてもよい。
【００４９】図５は本発明の薄膜トランジスタの別の１
例を概略的に示した断面図である。このＴＦＴは例えば
液晶表示装置の画素スイッチング素子として用いられる
もので、ドレイン電極、ソース電極は反転しながら駆動
されるものである。
例を概略的に示した断面図である。このＴＦＴは例えば
液晶表示装置の画素スイッチング素子として用いられる
もので、ドレイン電極、ソース電極は反転しながら駆動
されるものである。
【００５０】透明絶縁基板５０１上にバッファ層５０
２、半導体膜５０３が形成され、この半導体膜５０３上
にゲート絶縁膜５０４が形成されている。ゲート絶縁膜
５０４には複数の開口部が形成され、この開口部を通じ
て第１の電極５０５、第２の電極５０６が半導体膜５０
３と電気的に接続して形成されている。ここで電位の高
い側の電極がドレイン電極であり、電位の低い側の電極
がゲート電極であり、ドレイン電極、ソース電極は反転
して駆動するようにしてもよい。ゲート絶縁膜５０４上
の第１の電極５０３と第２の電極５０４との間には複数
のゲート電極５０７ａ、５０７ｂ、５０７ｃが形成され
ている。またゲート電極上には層間絶縁膜５０８が形成
されている。
２、半導体膜５０３が形成され、この半導体膜５０３上
にゲート絶縁膜５０４が形成されている。ゲート絶縁膜
５０４には複数の開口部が形成され、この開口部を通じ
て第１の電極５０５、第２の電極５０６が半導体膜５０
３と電気的に接続して形成されている。ここで電位の高
い側の電極がドレイン電極であり、電位の低い側の電極
がゲート電極であり、ドレイン電極、ソース電極は反転
して駆動するようにしてもよい。ゲート絶縁膜５０４上
の第１の電極５０３と第２の電極５０４との間には複数
のゲート電極５０７ａ、５０７ｂ、５０７ｃが形成され
ている。またゲート電極上には層間絶縁膜５０８が形成
されている。
【００５１】図５に例示した薄膜トランジスタにおいて
も、図１に例示した薄膜トランジスタと同様に、それぞ
れのゲート電極のチャネル長Ｌ１、Ｌ２、Ｌ３はゲート
電極が形成される位置の電界強度の大きさに対応して最
適化して形成されている。すなわち、それぞれのゲート
電極あたりの電界強度が均一になるように前記電界強度
に対応して前記ゲート電極のチャネル長を調節して配設
されている。
も、図１に例示した薄膜トランジスタと同様に、それぞ
れのゲート電極のチャネル長Ｌ１、Ｌ２、Ｌ３はゲート
電極が形成される位置の電界強度の大きさに対応して最
適化して形成されている。すなわち、それぞれのゲート
電極あたりの電界強度が均一になるように前記電界強度
に対応して前記ゲート電極のチャネル長を調節して配設
されている。
【００５２】この薄膜トランジスタの場合は、ドレイン
電極、ソース電極が互いに反転しながら駆動するので、
第１の電極と第２の電極との間に大きな電界強度がかか
る領域が２か所できる。これらの領域にこの大きな電界
強度に対応できるチャネル長Ｌ１、Ｌ３のゲート電極５
０７ａ、５０７ｃを形成し、この電界強度より小さな電
界強度がかかる領域にはＬ１、Ｌ３より短いＬ２のチャ
ネル長を有するゲート電極５０７ｂを形成するようにし
てもよい。
電極、ソース電極が互いに反転しながら駆動するので、
第１の電極と第２の電極との間に大きな電界強度がかか
る領域が２か所できる。これらの領域にこの大きな電界
強度に対応できるチャネル長Ｌ１、Ｌ３のゲート電極５
０７ａ、５０７ｃを形成し、この電界強度より小さな電
界強度がかかる領域にはＬ１、Ｌ３より短いＬ２のチャ
ネル長を有するゲート電極５０７ｂを形成するようにし
てもよい。
【００５３】第１の電極の第２の電極側に隣接してチャ
ネル長Ｌ１のゲート電極５０７ａを形成し、第２の電極
の第１の電極側に隣接してチャネル長Ｌ３のゲート電極
５０７ｃを形成し、チャネル長Ｌ１のゲート電極５０７
ａとチャネル長Ｌ３のゲート電極５０７ｃとの間にＬ
１、Ｌ３より短いチャネル長Ｌ２を有するゲート電極５
０７ｂとを形成するようにしてもよい。
ネル長Ｌ１のゲート電極５０７ａを形成し、第２の電極
の第１の電極側に隣接してチャネル長Ｌ３のゲート電極
５０７ｃを形成し、チャネル長Ｌ１のゲート電極５０７
ａとチャネル長Ｌ３のゲート電極５０７ｃとの間にＬ
１、Ｌ３より短いチャネル長Ｌ２を有するゲート電極５
０７ｂとを形成するようにしてもよい。
【００５４】図４に例示した薄膜トランジスタの場合、
第１の電極に隣接したゲート電極５０７ａ、第２の電極
に隣接したゲート電極５０７ｃに電界が集中するので、
それぞれのチャネル位置における電界強度に対してソー
ス・ドレイン耐圧を確保できるように、両電極側のゲー
ト電極のチャネル長Ｌ１、Ｌ３は両電極から離れたゲー
ト電極５０７ｂのチャネル長Ｌ２よりも長く形成されて
いる。Ｌ１、Ｌ２及びＬ３の、どのゲート電極のチャネ
ル長においても、配設されたチャネル位置における電界
強度に対してそれぞれソース・ドレイン耐圧に対応でき
るチャネル長さを有するように形成されている。すなわ
ち、チャネル長Ｌ２のゲート電極５０７ｂを中心に各ゲ
ート電極５０７ａ、５０７ｃ、第１の電極５０５、第２
の電極５０６が対称的に形成されており、この場合Ｌ１
〜Ｌ３＞Ｌ２のように形成されている。
第１の電極に隣接したゲート電極５０７ａ、第２の電極
に隣接したゲート電極５０７ｃに電界が集中するので、
それぞれのチャネル位置における電界強度に対してソー
ス・ドレイン耐圧を確保できるように、両電極側のゲー
ト電極のチャネル長Ｌ１、Ｌ３は両電極から離れたゲー
ト電極５０７ｂのチャネル長Ｌ２よりも長く形成されて
いる。Ｌ１、Ｌ２及びＬ３の、どのゲート電極のチャネ
ル長においても、配設されたチャネル位置における電界
強度に対してそれぞれソース・ドレイン耐圧に対応でき
るチャネル長さを有するように形成されている。すなわ
ち、チャネル長Ｌ２のゲート電極５０７ｂを中心に各ゲ
ート電極５０７ａ、５０７ｃ、第１の電極５０５、第２
の電極５０６が対称的に形成されており、この場合Ｌ１
〜Ｌ３＞Ｌ２のように形成されている。
【００５５】また複数のゲート電極５０７のチャネル長
の設計に当たっては、前述したように、例えば図２に例
示したようなチャネル位置とチャネルポテンシャルの関
係に基づいて行うようにしてもよい。
の設計に当たっては、前述したように、例えば図２に例
示したようなチャネル位置とチャネルポテンシャルの関
係に基づいて行うようにしてもよい。
【００５６】このようにゲート電極５０７のチャネル長
を、チャネル位置に応じて最適化することにより、ドレ
イン電極、ソース電極が反転して駆動されるような場合
であっても、ソース・ドレイン耐圧を確保することがで
き、リーク電流を低減することができる。また、チャネ
ル長を最適化していない従来のマルチゲートＴＦＴに比
べてトランジスタサイズが小さくなり、液晶表示装置に
用いた場合開口率が向上する。
を、チャネル位置に応じて最適化することにより、ドレ
イン電極、ソース電極が反転して駆動されるような場合
であっても、ソース・ドレイン耐圧を確保することがで
き、リーク電流を低減することができる。また、チャネ
ル長を最適化していない従来のマルチゲートＴＦＴに比
べてトランジスタサイズが小さくなり、液晶表示装置に
用いた場合開口率が向上する。
【００５７】図５に例示した薄膜トランジスタを例えば
液晶表示装置の画素スイッチング素子として用いるよう
にしてもよい。
液晶表示装置の画素スイッチング素子として用いるよう
にしてもよい。
【００５８】図６は本発明の液晶表示装置を１例を模式
的に示した断面図である。
的に示した断面図である。
【００５９】この液晶表示装置は透明絶縁基板６０１上
にそれぞれ複数の画素スイッチング用ＴＦＴ６０２、画
素電極６０３、ゲート線６０４、信号線６０５からなる
ＴＦＴアレイが形成されている。これらＴＦＴアレイ上
に絶縁保護膜６０６、液晶層６０７が形成され、この上
に対向電極６０８が形成されたガラス基板６０９が配設
され、また、これらＴＦＴアレイを駆動するための図示
しない駆動回路も配設されている。液晶層には高分子分
散型液晶を用いるようにしてもよい。
にそれぞれ複数の画素スイッチング用ＴＦＴ６０２、画
素電極６０３、ゲート線６０４、信号線６０５からなる
ＴＦＴアレイが形成されている。これらＴＦＴアレイ上
に絶縁保護膜６０６、液晶層６０７が形成され、この上
に対向電極６０８が形成されたガラス基板６０９が配設
され、また、これらＴＦＴアレイを駆動するための図示
しない駆動回路も配設されている。液晶層には高分子分
散型液晶を用いるようにしてもよい。
【００６０】駆動回路用ＴＦＴは、ｐ−ｃｈＴＦＴ６１
０とｎ−ｃｈＴＦＴ６１１とからなるＣＭＯＳ（Comple
mentaly MOS ）６１２からなっている。６１３は液晶容
量、６１４は補助容量を示している。この画素スイッチ
ング用ＴＦＴ６０２は、複数のゲート電極を有する薄膜
トランジスタを用いており、この複数のゲート電極のチ
ャネル長はゲート電極が形成される位置の電界強度の大
きさに対応して最適化して形成されている。例えば図
４、５、１０などに例示した他の本発明の薄膜トランジ
スタを用いるようにしてもよい。
０とｎ−ｃｈＴＦＴ６１１とからなるＣＭＯＳ（Comple
mentaly MOS ）６１２からなっている。６１３は液晶容
量、６１４は補助容量を示している。この画素スイッチ
ング用ＴＦＴ６０２は、複数のゲート電極を有する薄膜
トランジスタを用いており、この複数のゲート電極のチ
ャネル長はゲート電極が形成される位置の電界強度の大
きさに対応して最適化して形成されている。例えば図
４、５、１０などに例示した他の本発明の薄膜トランジ
スタを用いるようにしてもよい。
【００６１】図７は図６に例示した液晶表示装置の回路
を概略的に示した図である。
を概略的に示した図である。
【００６２】ＴＦＴアレイの駆動回路にも、複数のゲー
ト電極のチャネル長がゲート電極が形成される位置の電
界強度の大きさに対応して最適化して形成された薄膜ト
ランジスタを用いている。駆動回路用ＴＦＴには例えば
図１に例示した薄膜トランジスタを用いるようにしても
よい。
ト電極のチャネル長がゲート電極が形成される位置の電
界強度の大きさに対応して最適化して形成された薄膜ト
ランジスタを用いている。駆動回路用ＴＦＴには例えば
図１に例示した薄膜トランジスタを用いるようにしても
よい。
【００６３】このような薄膜トランジスタを備えた液晶
表示装置は、リーク電流が低減したオンオフのスイッチ
ング特性が高い液晶表示装置である。また優れたソース
・ドレイン耐圧を有しているため高電圧駆動にも対応で
き、さらに開口率も向上した液晶表示装置となる。ま
た、マルチゲート構造のＴＦＴを採用しているため、Ｌ
ＤＤ構造のＴＦＴのような微細なマスク合わせが不要で
あり、表示画面の大型化にも対応できる。
表示装置は、リーク電流が低減したオンオフのスイッチ
ング特性が高い液晶表示装置である。また優れたソース
・ドレイン耐圧を有しているため高電圧駆動にも対応で
き、さらに開口率も向上した液晶表示装置となる。ま
た、マルチゲート構造のＴＦＴを採用しているため、Ｌ
ＤＤ構造のＴＦＴのような微細なマスク合わせが不要で
あり、表示画面の大型化にも対応できる。
【００６４】つぎに、本発明の薄膜トランジスタの製造
方法について図８に基づいて説明する。
方法について図８に基づいて説明する。
【００６５】まず、図８（ａ）に示すように、ガラス基
板等からなる透光性絶縁基板８０１上にプラズマＣＶＤ
法等によりＳｉＯｘ、ＳｉｘＮｙ等からなるバッファ層
８０２を形成する。さらに、プラズマＣＶＤ法等により
例えば膜厚５０ｎｍのアモルファスシリコン膜を被着
し、エキシマレーザアニール法等により半導体とした後
に、フォトリソグラフィー及びエッチングにより半導体
パターン８０３を形成する。
板等からなる透光性絶縁基板８０１上にプラズマＣＶＤ
法等によりＳｉＯｘ、ＳｉｘＮｙ等からなるバッファ層
８０２を形成する。さらに、プラズマＣＶＤ法等により
例えば膜厚５０ｎｍのアモルファスシリコン膜を被着
し、エキシマレーザアニール法等により半導体とした後
に、フォトリソグラフィー及びエッチングにより半導体
パターン８０３を形成する。
【００６６】次いで、図８（ｂ）に示すように、常圧Ｃ
ＶＤ法等により例えば膜厚７０ｎｍのゲート絶縁膜８０
４を形成し、さらに例えば膜厚２５０ｎｍのＡｌ、Ｍｏ
Ｔａ等をフォトリソグラフィー及びエッチングによりパ
ターニングして、同一半導体パターン上に複数のゲート
電極８０５を形成する。本発明で特徴的なのは、この時
形成される複数のチャネルの長さである。この長さは、
電界強度に対応してチャネル長さを最適化していること
である。この場合、ドレイン電極に最も近いチャネルの
長さ（Ｌ1 ）が他のチャネルの長さ（Ｌ2 ，Ｌ3 ，
Ｌn ）よりも長く形成している。
ＶＤ法等により例えば膜厚７０ｎｍのゲート絶縁膜８０
４を形成し、さらに例えば膜厚２５０ｎｍのＡｌ、Ｍｏ
Ｔａ等をフォトリソグラフィー及びエッチングによりパ
ターニングして、同一半導体パターン上に複数のゲート
電極８０５を形成する。本発明で特徴的なのは、この時
形成される複数のチャネルの長さである。この長さは、
電界強度に対応してチャネル長さを最適化していること
である。この場合、ドレイン電極に最も近いチャネルの
長さ（Ｌ1 ）が他のチャネルの長さ（Ｌ2 ，Ｌ3 ，
Ｌn ）よりも長く形成している。
【００６７】次に図８（ｃ）に示すように、ゲート電極
８０５をマスクとして例えばイオンドーピング法により
例えばリン等の不純物をドーピングした後、３００℃、
１時間のアニールにより不純物を活性化して不純物注入
領域８０６を形成する。その後、例えばプラズマＣＶＤ
法等により４００ｎｍのＳｉＯｘ等からなる層間絶縁膜
８０７を形成した後、フォトリソグラフィー及びエッチ
ングにより、コンタクトホール８０８を形成する。
８０５をマスクとして例えばイオンドーピング法により
例えばリン等の不純物をドーピングした後、３００℃、
１時間のアニールにより不純物を活性化して不純物注入
領域８０６を形成する。その後、例えばプラズマＣＶＤ
法等により４００ｎｍのＳｉＯｘ等からなる層間絶縁膜
８０７を形成した後、フォトリソグラフィー及びエッチ
ングにより、コンタクトホール８０８を形成する。
【００６８】ついで、図８（ｄ）に示すように例えば４
００ｎｍのＡｌ等をスパッタリングし、さらにフォトリ
ソグラフィおよびエッチングによりドレイン電極８０
９、ソース電極８１０を形成し、４５０℃、３０分のア
ニールを行った後、水素プラズマ処理を施しコプラナ型
薄膜トランジスタ８１１が完成する。
００ｎｍのＡｌ等をスパッタリングし、さらにフォトリ
ソグラフィおよびエッチングによりドレイン電極８０
９、ソース電極８１０を形成し、４５０℃、３０分のア
ニールを行った後、水素プラズマ処理を施しコプラナ型
薄膜トランジスタ８１１が完成する。
【００６９】従来の構造のマルチゲートＴＦＴとＴＦＴ
サイズ（チャネル長・チャネル幅）が等しい本発明のＴ
ＦＴでは、従来の構造のマルチゲートＴＦＴとＴＦＴサ
イズ（チャネル長・チャネル幅）が等しい場合でも、ソ
ース・ドレイン耐圧が向上する。また、リーク電流のオ
フバイアス時の跳ね上がりについても従来のマルチゲー
トＴＦＴより効果的に抑制することができる。
サイズ（チャネル長・チャネル幅）が等しい本発明のＴ
ＦＴでは、従来の構造のマルチゲートＴＦＴとＴＦＴサ
イズ（チャネル長・チャネル幅）が等しい場合でも、ソ
ース・ドレイン耐圧が向上する。また、リーク電流のオ
フバイアス時の跳ね上がりについても従来のマルチゲー
トＴＦＴより効果的に抑制することができる。
【００７０】このように、本発明の薄膜トランジスタは
マルチゲート構造であるため、ＬＤＤ構造のように微細
なマスク合わせは不要なため大型基板上に形成しやす
く、かつソース・ドレイン耐圧が高く、また液晶表示装
置に用いる場合開口率を大きくできる薄膜トランジスタ
である。
マルチゲート構造であるため、ＬＤＤ構造のように微細
なマスク合わせは不要なため大型基板上に形成しやす
く、かつソース・ドレイン耐圧が高く、また液晶表示装
置に用いる場合開口率を大きくできる薄膜トランジスタ
である。
【００７１】図８に例示した薄膜トランジスタでは層間
絶縁膜にＳｉＯｘを用いているが、ＳｉｘＮｙを用いる
ようにしてもよい。また、注入される不純物はＡｓ，Ｂ
を用いるようにしてもよい。さらに、不純物の活性化条
件は３００℃に限らず例えば６００℃でもよく、活性化
方法としてランプアニール・エキシマレーザアニールを
用いるようにしてもよい。
絶縁膜にＳｉＯｘを用いているが、ＳｉｘＮｙを用いる
ようにしてもよい。また、注入される不純物はＡｓ，Ｂ
を用いるようにしてもよい。さらに、不純物の活性化条
件は３００℃に限らず例えば６００℃でもよく、活性化
方法としてランプアニール・エキシマレーザアニールを
用いるようにしてもよい。
【００７２】
【発明の効果】以上説明してきたように、本発明の薄膜
トランジスタによれば、複数のゲート電極のチャネル長
が、それぞれの配設位置の電界強度に応じて最適化され
ているので、リーク電流が低減するとともに、ソース・
ドレイン耐圧が高くなる。
トランジスタによれば、複数のゲート電極のチャネル長
が、それぞれの配設位置の電界強度に応じて最適化され
ているので、リーク電流が低減するとともに、ソース・
ドレイン耐圧が高くなる。
【００７３】本発明の液晶表示装置によれば、ソースド
レイン耐圧が高いため高電圧駆動にも対応でき、また開
口率を高くすることができる。
レイン耐圧が高いため高電圧駆動にも対応でき、また開
口率を高くすることができる。
【図１】本発明の薄膜トランジスタの１例を概略的に示
す断面図。
す断面図。
【図２】チャネル位置とチャネルポテンシャルの関係を
示す図。
示す図。
【図３】薄膜トランジスタのチャネル位置、チャネル長
を示す図。
を示す図。
【図４】本発明の薄膜トランジスタの１例を概略的に示
す断面図。
す断面図。
【図５】本発明の薄膜トランジスタの１例を概略的に示
す断面図。
す断面図。
【図６】本発明の液晶表示装置を概略的に示す図。
【図７】本発明の液晶表示装置の回路を概略的に示す
図。
図。
【図８】本発明の薄膜トランジスタの製造工程を示す
図。
図。
【図９】従来の薄膜トランジスタ１例を概略的に示す
図。
図。
【図１０】本発明の薄膜トランジスタの１例を概略的に
示す図。
示す図。
【図１１】本発明の薄膜トランジスタの１例を概略的に
示す図。
示す図。
１０１……絶縁基板、１０２……バッファ層、１０３…
…半導体膜 １０４……ゲート絶縁膜、１０５……ドレイン電極、１
０６……ソース電極 １０７ａ……ゲート電極（Ｌ１）、１０７ｂ……ゲート
電極（Ｌ２） １０８……層間絶縁膜、１０９……不純物注入領域、１
１０……チャネル保護膜 ５０１……絶縁基板、５０２……バッファ層、５０３…
…半導体膜 ５０４……ゲート絶縁膜、５０５……第１の電極、５０
６……第２の電極 ５０７ａ……ゲート電極（Ｌ１）、５０７ｂ……ゲート
電極（Ｌ２） ５０７ｃ……ゲート電極（Ｌ３）、５０８……層間絶縁
膜 ５０９……不純物注入領域 ６０１……透明絶縁基板、６０２……画素スイッチング
用ＴＦＴ ６０３……画素電極、６０４……ゲ−ト線、６０５……
信号線 ６０６……絶縁保護膜、６０７……液晶層、６０８……
対向電極 ６０９……ガラス基板、６１０……ｐ−ｃｈＴＦＴ、６
１１……ｎ−ｃｈＴＦＴ ６１２……ＣＭＯＳ、６１３……液晶容量、６１４……
補助容量 ８０１……透光性絶縁基板、８０２……バッファ層 ８０３……半導体パターン、８０４……ゲート絶縁膜 ８０５……ゲート電極、８０６……不純物注入領域、８
０７……層間絶縁膜 ８０８……コンタクトホール、８０９……ドレイン電
極、８１０……ソース電極 ８１１……薄膜トランジスタ ９０１……絶縁基板、９０２……バッファ層、９０３…
…半導体膜 ９０４……ゲート絶縁膜、９０５……ドレイン電極、９
０６……ソース電極 ９０７……ゲート電極、９０８……層間絶縁膜、９０９
……不純物注入領域
…半導体膜 １０４……ゲート絶縁膜、１０５……ドレイン電極、１
０６……ソース電極 １０７ａ……ゲート電極（Ｌ１）、１０７ｂ……ゲート
電極（Ｌ２） １０８……層間絶縁膜、１０９……不純物注入領域、１
１０……チャネル保護膜 ５０１……絶縁基板、５０２……バッファ層、５０３…
…半導体膜 ５０４……ゲート絶縁膜、５０５……第１の電極、５０
６……第２の電極 ５０７ａ……ゲート電極（Ｌ１）、５０７ｂ……ゲート
電極（Ｌ２） ５０７ｃ……ゲート電極（Ｌ３）、５０８……層間絶縁
膜 ５０９……不純物注入領域 ６０１……透明絶縁基板、６０２……画素スイッチング
用ＴＦＴ ６０３……画素電極、６０４……ゲ−ト線、６０５……
信号線 ６０６……絶縁保護膜、６０７……液晶層、６０８……
対向電極 ６０９……ガラス基板、６１０……ｐ−ｃｈＴＦＴ、６
１１……ｎ−ｃｈＴＦＴ ６１２……ＣＭＯＳ、６１３……液晶容量、６１４……
補助容量 ８０１……透光性絶縁基板、８０２……バッファ層 ８０３……半導体パターン、８０４……ゲート絶縁膜 ８０５……ゲート電極、８０６……不純物注入領域、８
０７……層間絶縁膜 ８０８……コンタクトホール、８０９……ドレイン電
極、８１０……ソース電極 ８１１……薄膜トランジスタ ９０１……絶縁基板、９０２……バッファ層、９０３…
…半導体膜 ９０４……ゲート絶縁膜、９０５……ドレイン電極、９
０６……ソース電極 ９０７……ゲート電極、９０８……層間絶縁膜、９０９
……不純物注入領域
Claims (7)
- 【請求項１】 複数のコンタクト領域を有する半導体膜
と、 前記複数のコンタクト領域と接続するように形成された
第１の電極及び第２の電極と、 前記半導体膜の前記第１の電極及び第２の電極と反対側
の面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の前記半導体膜と反対側の面の前記第
１の電極と第２の電極との間に対応する領域に、それぞ
れのゲート電極にかかる電界強度の差を緩和するように
前記電界強度に対応してチャネル長を調節して配設した
前記複数のゲート電極とを具備したことを特徴とする薄
膜トランジスタ。 - 【請求項２】 絶縁基板上に形成された半導体膜と、 前記半導体膜上に形成された複数の開口部を有するゲー
ト絶縁膜と、 前記開口部を介して前記半導体膜と接続するように前記
ゲート絶縁膜上に形成された第１の電極及び第２の電極
と、 前記ゲート絶縁膜上の前記第１の電極と第２の電極との
間に、それぞれのゲート電極にかかる電界強度の差を緩
和するように前記電界強度に対応してチャネル長を調節
して配設した複数のゲート電極とを具備したことを特徴
とする薄膜トランジスタ。 - 【請求項３】 絶縁基板上に形成された半導体膜と、 前記半導体膜上に形成された複数の開口部を有するゲー
ト絶縁膜と、 前記開口部を介して前記半導体膜と接続するように前記
ゲート絶縁膜上に形成された第１の電極及び第２の電極
と、 前記ゲート絶縁膜上の前記第１の電極と第２の電極との
間の第１の電界強度を有する領域に形成された第１のチ
ャネル長を有する第１のゲート電極と、 前記ゲート絶縁膜上の前記電極間の前記第１の電界強度
より小さな第２の電界強度を有する領域に形成された前
記第１のチャネル長より短い第２のチャネル長を有する
第２のゲート電極とを具備したことを特徴とする薄膜ト
ランジスタ。 - 【請求項４】 絶縁基板上に形成された半導体膜と、 前記半導体膜上に形成された複数の開口部を有するゲー
ト絶縁膜と、 前記開口部を介して前記半導体膜と接続するように前記
ゲート絶縁膜上に形成されたソース電極及びドレイン電
極と、 前記ゲート絶縁膜上の前記ソース電極と前記ドレイン電
極との間に前記ドレイン電極に隣接して配設された第１
のチャネル長を有する第１のゲート電極と、 前記ゲート絶縁膜上の前記第１のゲート電極と前記ソー
ス電極との間に配設された前記第１のチャネル長より短
い第２のチャネル長を有する第２のゲート電極とを具備
したことを特徴とする薄膜トランジスタ。 - 【請求項５】 絶縁基板上に形成された半導体膜と、 前記半導体膜上に形成された複数の開口部を有するゲー
ト絶縁膜と、 前記開口部を介して前記半導体膜と接続するように前記
ゲート絶縁膜上に形成された第１の電極及び第２の電極
と、 前記第１の電極の第２の電極側に隣接して形成された第
１のチャネル長を有する第１のゲート電極と、 前記第２の電極の第１の電極側に隣接して形成された第
１のチャネル長を有する第２のゲート電極と、 前記第１のゲート電極と前記第２のゲート電極との間に
形成された第１のチャネル長より短い第２のチャネル長
を有する第３のゲート電極とを具備したことを特徴とす
る薄膜トランジスタ。 - 【請求項６】 複数のコンタクト領域を有する半導体膜
と、 前記複数のコンタクト領域と接続するように形成された
第１の電極及び第２の電極と、 前記半導体膜の前記第１の電極及び第２の電極と反対側
の面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の前記半導体膜と反対側の面の前記第
１の電極と第２の電極との間に対応する領域に、それぞ
れのゲート電極にかかる電界強度の差を緩和するように
前記電界強度に対応してチャネル長を調節して配設した
前記複数のゲート電極とを備えた薄膜トランジスタを具
備したことを特徴とする液晶表示装置。 - 【請求項７】 絶縁基板上に形成された半導体膜と、 前記半導体膜上に形成された複数の開口部を有するゲー
ト絶縁膜と、 前記開口部を介して前記半導体膜と接続するように前記
ゲート絶縁膜上に形成された第１の電極及び第２の電極
と、 前記ゲート絶縁膜上の前記第１の電極と第２の電極との
間に、それぞれのゲート電極にかかる電界強度の差を緩
和するように前記電界強度に対応してチャネル長を調節
して配設した前記複数のゲート電極とを備えた薄膜トラ
ンジスタを具備したことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23405995A JPH0982969A (ja) | 1995-09-12 | 1995-09-12 | 薄膜トランジスタおよび液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23405995A JPH0982969A (ja) | 1995-09-12 | 1995-09-12 | 薄膜トランジスタおよび液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982969A true JPH0982969A (ja) | 1997-03-28 |
Family
ID=16964949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23405995A Withdrawn JPH0982969A (ja) | 1995-09-12 | 1995-09-12 | 薄膜トランジスタおよび液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982969A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003207805A (ja) * | 2002-01-11 | 2003-07-25 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
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| JP2024046050A (ja) * | 2022-09-22 | 2024-04-03 | 株式会社東芝 | 半導体装置 |
-
1995
- 1995-09-12 JP JP23405995A patent/JPH0982969A/ja not_active Withdrawn
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919081B1 (ko) * | 2001-08-28 | 2009-09-28 | 세이코 인스트루 가부시키가이샤 | 절연 기판 상에 형성된 전계 효과 트랜지스터 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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