JPH0786743B2

JPH0786743B2 - ディスプレイコントローラ

Info

Publication number: JPH0786743B2
Application number: JP59106092A
Authority: JP
Inventors: 和彦西; 孝寿石井; 良蔵山下; 隆俊奥村; 成光山岡
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1984-05-25
Filing date: 1984-05-25
Publication date: 1995-09-20
Anticipated expiration: 2010-09-20
Also published as: DE166204T1; EP0166204B1; EP0166204A2; EP0166204A3; US4660070A; DE3587934T2; DE3587934D1; JPS60249185A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はコンピュータの端末装置あるいはテレビゲー
ム等に用いられるディスプレイコントローラに関する。

〔従来技術〕

近年、CPU（中央処理装置）に接続されて使用されるデ
ィスプレイコントローラ（以下、VDPと略称する）であ
って、VRAM（ビデオRAM）に記憶されている画像データ
を読出し、この読出した画像データに基づいてCRT（ブ
ラウン管）表示装置の表示画面にカラードット表示を行
うVDPが各種開発されている。ところで、従来のこの種
のVDPは、CPUから出力された画像データをVRAM内に書込
む機能は有するものの、例えばテレビジョンの画面を画
像データに変換してVRAM内に格納したり、あるいは他の
VDPから出力される画像データをVRAM内に格納する機能
は有していなかった。

〔発明の目的〕

この発明は上記事情に鑑みてなされたもので、その目的
は外部から供給される画像データをVRAM内に格納する機
能を有するディスプレイコントローラを提供することに
ある。

〔発明の構成〕

この発明は、中央処理装置の制御の下に、メモリ内に記
憶されている画像データを読出し、この読出した画像デ
ータをカラーパレットによってRGB信号に変換して表示
装置に供給し、表示装置の表示画面にカラードット表示
を行うディスプレイコントローラにおいて、外部から供
給される外部画像データを前記メモリに書込む処理を指
示する書込み指示データが書込まれるレジスタと、外部
画像データが供給されると端子と、前記レジスタ内に前
記書込み指示データが書込まれた場合に、前記端子へ供
給された外部画像データを、前記メモリに接続されるデ
ータバスへ供給するとともに、このデータバスを介して
直接的に前記カラーパレットに転送する手段と、外部画
像データとともに外部から供給される外部同期信号に基
づいてアドレスデータを発生し、前記メモリに接続され
るアドレスバスへ出力する手段と、前記外部同期信号に
基づく表示用同期信号を発生し、前記表示装置へ出力す
る手段とを具備することを特徴としている。

〔実施例〕

以下、図面を参照しこの発明の一実施例について説明す
る。なお、以下の説明においては、表示画面の最上行・
最左端のドットをドットD0と称し、以下最上行の各ドッ
トを順次ドットD1,D2…と称する。また、第２行目，第
３行目の各ドットも最上行からの連続番号で呼ぶ。

第１図はこの発明の一実施例によりVDP1を用いたカラー
ディスプレイ装置の構成を示すブロック図であり、この
図において符号２はCPU、３はCPU2において用いられる
プログラムが記憶されたROMおよびデータ記憶用のRAMか
らなるメモリ、４はCRT表示装置、５はVRAMである。ま
た、VDP1において、７はCPUインターフェイス、８はCPU
バス、９はカラーバスであり、このカラーバス９は端子
T1に接続されている。10はCPU2によって２ビットのアド
レスデータが書込まれるレジスタであり、このレジスタ
10に書込まれた２ビットのアドレスデータによって、VR
AM5内に設けられた４つの記憶領域の内の１つが指定さ
れる。この場合、レジスタ10の出力の第０ビットは、直
接外部画像データ書込回路17および表示処理回路18へ供
給され、また、第１ビットはアンドゲートANを介して上
記各回路へ供給される。また、アンドゲートANはＶカウ
ンタ14の最上位ビット、すなわち、インターレースにお
ける第１フィールド、第２フィールドに各々対応して変
わるビットに基づいて開閉制御される。

また、レジスタ10の書込みは、後述する各表示モードに
対応して行われる。すなわち、VRAM5内の４つの記憶領
域は、表示モードおよびインターレースの状態に基づい
て使い分けられる。11はCPU2によって２ビットのモード
データMDが書込まれるレジスタである。この実施例によ
るVDP1は３つの表示モードを有している。モードＩにお
いては、カラーコードが４ビット（16色）であり、CRT
表示装置４の表示画面に256ドット（横）×192ドット
（たて）のカラードット表示が行われる。また、レジス
タ10内のデータが“0,0"の場合、VRAM5の０番地,1番
地，……に各々〔ドットD0,D1のカラーコード〕，〔ド
ットD2,D3のカラーコード〕…が各々記憶される、モー
ドIIにおいては、カラーコードが４ビットであり、CRT
表示装置４の表示画面に512ドット（横）×192ドット
（たて）のカラードット表示が行われる。またこの場
合、VRAM5内に第１メモリおよび第２メモリが設けられ
る。そして、〔ドットD0,D1のカラーコード〕，〔ドッ
トD1,D2のカラーコード〕，〔ドットD3,D4のカラーコー
ド〕，〔ドットD5,D6のカラーコード〕…が各々第１メ
モリの０番地，第２メモリの０番地，第１メモリの１番
地，第２メモリの１番地，…に各々記憶される。モード
IIIにおいては、カラーコードが８ビット（256色）であ
り、表示画面に256ドット（横）×192ドット（たて）の
カラードット表示が行われる。また、VRAM5内には第1,
第２メモリが設けられ、ドットD0,D1,…の各カラーコー
ドが各々、第１メモリの０番地，第２メモリの０番地，
第１メモリの１番地，第２メモリの１番地…に記憶され
る。そして、上述したモードＩ〜IIIのいずれかを指定
するデータがモードデータMDである。

次に、13は水平（Ｈ）カウンタ、14は垂直（Ｖ）カウン
タ、15はタイミング信号発生回路である。このタイミン
グ信号発生回路15は、水晶振動子を用いて周期46.5nsec
の基本クロックパルスを発生するクロックパルス発生回
路と、基本クロックパルスを分周して周期93nsecおよび
186nsecのクロックパルスφ１およびφ２を発生する分
周器と、クロックパルスφ２をアップカウントする基本
タイミングカウンタと、このカウンタの出力をデコード
するデコーダ等を有して構成されるもので、上記基本タ
イミングカウンタの出力に基づいて水平同期信号HSYNC
および垂直同期信号VSYNCを発生する。この水平同期信
号HSYNCおよび垂直同期信号VSYNCは表示処理回路18にお
いて合成され、コンポジット同期信号CSYNCとしてCRT表
示装置４へ供給される。そして、この同期信号CSYNCに
より、CRT表示装置４の電子ビームの走査が制御され
る。また、タイミング信号発生回路15は、上記基本タイ
ミングカウンタの出力に基づいてリセット信号VR,HRを
発生し、Ｖカウンタ14およびＨカウンタ13の各リセット
端子Ｒへ各々供給する。この場合、リセット信号VRは表
示画面の最上行、最左端のドットが表示されるタイミン
グで出力され、また、リセット信号HRは各ドット行の最
左端のドットが表示されるタイミングで出力される。

Ｈカウンタ13はクロックパルスφ２（186nsec）をカウ
ントする341進のカウンタであり、クロックパルスφ２
を341パルスカウントする毎にＶカウンタ14へパルス信
号HPを出力する。このＨカウンタ13のカウント出力はCR
T表示装置４の電子ビームの水平走査位置に対応してお
り、同カウント出力が０〜255の間は画面にドット表示
が行われ、256〜340の間は水平非表示期間となる。Ｖカ
ウンタ14はパルス信号HPをカウントする262進のカウン
タである。このＶカウンタ14のカウント出力は電子ビー
ムの垂直走査位置に対応しており、同カウント出力が０
〜191の間は画面にドット表示が行われ、192〜261の間
は垂直非表示期間となる。

外部画像データ書込み回路17は、端子T1を介してカラー
バス９へ供給される外部画像データを取込み、取込んだ
データをVRAMインターフェイス19を介してVRAM5内に書
込む回路である。なお、詳細は後述する。表示処理回路
18は、CPU2からインターフェイス７を介して供給される
カラーコードをVRAMインターフェイス19を介してVRAM5
へ供給し、同VRAM5内に書込む。また、CPU2から表示指
令が出力された場合は、前述した同期信号CSYNCをCRT表
示装置４へ出力すると共に、VRAM5からカラーコードを
読出し、読出したカラーコードをＨカウンタ13およびＶ
カウンタ14の各カウント出力が示すCRT表示装置４の電
子ビームの走査位置に合わせて、バッファ20を介してカ
ラーバス９へ出力する。出力されたカラーコードはカラ
ーパレット21へ供給される。

カラーパレット21は一種のコード変換回路であり、前述
したモードI,IIの場合、４ビットのカラーコードを９ビ
ットのカラーデータに変換して出力する。このカラーパ
レット21は、例えば＃０〜＃15の16個のラッチ（各９ビ
ット）と、カラーコードをデコードするデコーダとから
構成され、供給されたカラーコードに対応するラッチ内
のデータがカラーデータとして出力される。すなわち、
以下の表に従い、16個のラッチのうち１個のラッチがデ
コーダにより選択され、この選択されたラッチに予め記
憶された９ビットのカラーデータが出力される。

このようにして４ビットのカラーコードが９ビットのカ
ラーデータに変換される。また、入力が３ビットである
場合にはラッチ＃０〜＃７と＃８〜＃15にそれぞれ同じ
内容のカラーデータを記憶させる。このようにすること
で、カラーコードの最上位ビットが“1"であるか“0"で
あるかによらず、カラーコードの下位３ビットのみによ
りカラーデータが決定される。そして、出力されたカラ
ーデータの上位３ビットがグリーンカラーデータGDとし
て、中位３ビットがレッドカラーデータRDとして、また
下位３ビットがブルカラーデータBDとして各々DAC（デ
ィジタル／アナログ変換器）22へ供給される。また、こ
のカラーパレット21は、モードIIIの場合、供給された
カラーコード（８ビット）の上位３ビットをレッドカラ
ーデータRDとして、中位３ビットをグリーンカラーデー
タGDとして、また、下位２ビットをブルーカラーデータ
BDとして各々出力する。なおこの場合、上述した16個の
ラッチ内のデータは使用されない。DAC22は上記カラー
データRD,GD,BDを各々レッドカラー信号RV,グリーンカ
ラー信号GV,ブルーカラー信号BV（いずれもアナログ信
号）に変換し、CRT表示装置４へ供給する。これによ
り、表示画面にカラードット表示が行われる。なお、１
ドットの表示時間はモードI,IIIの場合に186nsec、モー
ドIIの場合は93nsecである。

次に、外部画像データ書込回路17について詳述する。第
２図は同書込回路17の詳細を示す回路図であり、この図
において、符号30は１ビットのレジスタである。このレ
ジスタ30のデータ入力端は、端子P4を介してCPUバス８
（第１図）に接続されており、CPU2が外部画像データ処
理（外部から供給される画像データの、VRAM5への書込
み）を指示する時はこのレジスタ30に“1"を書込む。な
お、このレジスタ30には例えばＤ型フリップフロップ
（以下DFFと略称する）あるいはＪ−Ｋフリップフロッ
プ等が用いられる。また、このレジスタ30には、勿論CP
U2のコントロールバスを介してCPU2から書込み信号WEが
供給されるが、この図においては書込み信号WEの記載を
省略している。31はDFFであり、端子P10を介して供給さ
れる垂直同期信号VSYNCによってトリガされ、入力端子
Ｄのデータ（レジスタ30の出力）を出力端子Ｑから出力
する。第３図（イ）〜（ハ）に、レジスタ30の出力、垂
直同期信号VSYNC、DFF31の出力信号DGの各一例を示す。
この図に示すように、DFF31の出力は垂直同期信号VSYNC
に同期した信号となる。そして、このDFF31の出力が
“1"の時外部画像データ処理が行われる。

符号32はバッファであり、そのコントロール端子Ｃへア
ンドゲート33から“1"信号が供給されると、エネーブル
状態となり、入力端のデータを出力する。コントロール
端子Ｃへ“0"信号が供給された場合はディスエーブル状
態となり、その出力がハイインピーダンス状態となる。
34は端子P6を介して供給されるモードデータMDをデコー
ドするデコーダであり、モードデータMDがモードＩを示
すデータの場合にモード信号M1（“1"信号）を出力し、
モードIIを示すデータの場合にモード信号M2を出力し、
また、モードIIIを示すデータの場合にモード信号M3を
出力する。

符号36は、端子P3を介して供給されるＨカウンタ13のカ
ウント出力の第０ビット（LSB）の信号HQOをアップカウ
ントする７ビットのカウンタであり、デコーダ38の出力
端子＜１＞の信号によってリセットされる。デコーダ37
は端子P2を介して供給されるＶカウンタ14のカウント出
力をデコードするデコーダであり、その出力端子＜０
＞，＜192＞は各々Ｖカウンタ14のカウント出力が
「０」および「192」の時“1"信号となる。デコーダ38
はＨカウンタ13のカウント出力をデコードするデコーダ
である。39,40は各々セット／リセットフリップフロッ
プ（以下、FFと略称する）、41,43はアンドゲート、42
はオアゲートである。

符号44はクロックパルスφ２によってトリガされる４ビ
ットのディレイレジスタであり、その入力端へは端子P5
を介してカラーバス９の下位４ビットのデータが供給さ
れる。45は、そのロード端子Ｌは前述した信号HQOが供
給された時入力端のデータをラッチする８ビットのラッ
チである。46はクロックパルスφ２によってトリガされ
る８ビットのディレイレジスタであり、その入力端へは
カラーバス９のデータが供給される。47は、そのセレク
ト端子SAへ供給されるモード信号M1が“1"信号の時その
入力端子Ａのデータを出力し、モード信号M1が“0"信号
の時はその入力端子Ｂのデータを出力するセレクタであ
る。また、48はクロックパルスφ２によってトリガされ
るディレイレジスタ、49は、そのコントロール端子Ｃへ
供給される信号WRITEが“1"信号の時エネーブル状態、
“0"信号の時ディスエーブル状態となるバッファであ
る。

次に、第１図および第２図に示すカラーディスプレイ装
置における外部画像データ処理の際の動作を説明する。

（１）モードＩによって外部画像データの処理を行う
場合。

この場合、例えば第４図に示す回路をVDP1の端子T1〜T
3,T5,T6に接続する。この第４図に示す回路において、5
2は通常のカラーテレビジョン、53はカラーテレビジョ
ン52から出力されるコンポジットビデオ信号（カラーテ
レビ信号）CVDに基づいてRGB信号を作成し、また、同ビ
デオ信号から水平同期信号GHSYNC,垂直同期信号GVSYNC
を各々抽出するデコーダである。このデコーダ53から同
期信号GHSYNC,GVSYNCが各々出力され、端子T5,T6を介し
てタイミング信号発生回路15（第１図）へ供給される
と、以後タイミング信号発生回路15が同期信号GHSYNC,G
VSYNCに同期して動作する。すなわち、同期信号HSYNC,V
SYNCは各々デコーダ53からの同期信号GHSYNC,GVSYNCと
同一タイミングで出力され、また、リセット信号HR,VR
は各々、同期信号GHSYNC,GVSYNCに基づくタイミングで
出力される。第４図の符号54はデコーダ53から出力され
るRGB信号と予め設定されている一定レベルと比較する
比較器であり、RGB信号のレベルが上記一定レベルより
高い場合に“1"信号を、低い場合に“0"信号を各々出力
する。すなわち、この比較器54はRGB信号を３ビット
（８色）のカラーコードに変換する。また、55はクロッ
クパルスφ２によってトリガされるディレイレジスタ、
56は信号DGが“1"信号の時エネーブル状態となるバッフ
ァであり、このバッファ56の出力は端子T1を介してカラ
ーバス９の下位３ビットへ供給される。

しかして、モードＩによって外部画像データの処理を行
う場合は、CPU2が、まずレジスタ11（第１図）にモード
Ｉを示すデータを書き込み、次にレジスタ10にVRAM5の
記憶領域を指示する２ビットのデータを書込み、次いで
レジスタ30（第２図）に“1"を書込む。レジスタ30に
“1"が書込まれると、次の同期信号VSYNCのタイミング
（すなわち、同期信号GVSYNCのタイミング）においてDF
F31の出力信号が“1"信号となり、この“1"信号が端子P
7,T2を介してバッファ56（第４図）へ供給される。これ
により、バッファ56がエネーブル状態となる。また、上
記“1"信号はインバータ58（第１図）によって反転され
てバッファ20のコントロール端子Ｃへ供給され、これに
よりバッファ20がディスエブール状態となる。バッファ
56がエネーブル状態になると、DFF55からクロックパル
スφ２のタイミングで順次出力されるドットD0,D1,…の
各カラーコードが同バッファ56を介してカラーバス９の
下位３ビットへ順次出力される。そして、カラーバス９
へ出力されたカラーコードは、端子P5（第２図）を介し
てディレイレジスタ44へ供給され、このレジスタ44によ
ってクロックパルスφ２の１タイミング遅延されてラッ
チ45の入力端の下位４ビットLD0〜３へ供給されると共
に、同ラッチ45の上位４ビットLD4〜７へ供給される。
すなわち、ラッチ45の入力端のデータは第５図に示すよ
うになる。なお、この図においてD0,D1……は各々ドッ
トD0,D1…の各カラーコードを意味する。そして、この
入力端のデータがクロックパルスφ２の２倍の周期の信
号HQOによってラッチ45に読込まれ、セレクタ47を介し
てディレイレジスタ48へ供給され、このレジスタ48によ
ってクロックパルスφ２の１タイミング遅延されてバッ
ファ49の入力端へ供給される。すなわち、バッファ49の
入力端のデータは第６図に示すようになる。

一方、モードＩにおいてはモード信号M2,M3が共に“0"
信号にあり、したがって、信号HQOがオアゲート42（第
２図左下）を通過し、アンドゲート43の入力端へ供給さ
る。ここで、アンドゲート41の出力信号ACTが“1"であ
るとすると、信号HQ0がオアゲート42およびアンドゲー
ト43を通過し、信号WRITEとして出力される。すなわ
ち、信号WRITEの波形は第６図に示すものとなる。そし
て、この信号WRITEがバッファ49のコントロール端子Ｃ
へ供給されると、同バッファ49から、〔ドットD0,D1の
カラーコード〕，〔ドットD2,D3のカラーコード〕，…
…が順次信号HQ0のタイミングで出力され、端子P9を介
して第１図のVRAMデータバス60（８ビット）へ供給され
る。

次に、アンドゲート41（第２図）の出力信号ACTは、Ｈ
カウンタ13のカウント出力が２〜257であって、かつ、
Ｖカウンタ14のカウント出力が０〜191の時“1"信号と
なる。他方、第４図に示すディレイレジスタ55からカラ
ーコードが出力されるのは、Ｈカウンタ13のカウント出
力が０〜255であって、かつ、Ｖカウンタ14のカウント
出力が０〜191の時である。そして、ディレイレジスタ5
5から出力された各カラーコードはクロックパルスφ２
の２タイミング遅延されて、バッファ49（第２図）へ供
給される。すなわち、信号ACTが“1"に立上るのは、カ
ラーコードがバッファ49の入力端へ供給されるタイミン
グである。そして、この信号ACTが“1"信号になると、
アンドゲート43が開状態となり、前述した信号WRITEが
同アンドゲート43から出力され、また、アンドゲート33
から“1"信号が出力されることから、バッファ32がエネ
ーブル状態となる。

次に、第１図のVRAMアドレスバス61（17ビット）へは端
子P8（第２図）を介してバッファ32の出力が供給され
る。すなわち、VRAMアドレスバス61の下位７ビットへは
カウンタ36のカウント出力が供給され、次の８ビットへ
はＶカウンタ14のカウント出力が供給され、上位２ビッ
トへはレジスタ10の出力が供給される。ここで、カウン
タ36はＨカウンタ13のカウント出力が「１」の時リセッ
トされ、以後信号HQ0をアップカウントする。

しかして、信号DGが“1"信号に立上った後の、信号ACT
の最初の立上り時点直後において、VRAMデータバス60へ
はドットD0,D1のカラーコードが出力され、またVRAMア
ドレスバス61へは、レジスタ10のデータを“00"とすれ
ば、アドレス“0,0,……,0,0"（「０」）が出力され
る。そして、これらのカラーコードおよびアドレスが各
々VRAMインターフェイス19へ供給される。VRAMインター
フェイス19は、これらのカラーコードおよびアドレスを
各々VRAM5へ出力すると共に、信号WRITEおよびクロック
パルスφ２に基づいて書込みパルスを作成し、VRAM5へ
出力する。これにより、VRAM5のアドレス「０」にドッ
トD0,D1のカラーコードが書込まれる。以下、信号HQ0の
タイミングで〔ドットD2,D3のカラーコード〕，〔ドッ
トD4,D5のカラーコード〕，……が順次VRAMデータバス6
0へ出力され、また、信号HQ0によってカウンタ36がイン
クリメントされることから、同信号HQ0のタイミングで
アドレス「１」，「２」……が順次VRAMアドレスバス61
へ出力される。これにより、VRAM5のアドレス「１」，
「２」……へ順次カラーコードが書込まれる。そして、
カラーテレビジョン52の画面の最上行の全ドット（256
個）のカラーコードがVRAM5のアドレス「０」〜「127」
に書込まれると、その後の時点でＶカウンタ14（第１
図）がインクリメントされ、次いで第４図のディレイレ
ジスタ55から画面の第２行目の各ドットのカラーコード
が、順次出力される。そして、出力されたカラーコード
がVRAM5のアドレス「128」，「129」……へ順次書込ま
れる。以下同様の動作が繰返えされて、画面の全ドット
のカラーコードがVRAM5に格納される。

なお、カラーバス９へ出力された各カラーコードは、カ
ラーパレット21へも供給されるので、上記VRAM5の書込
み動作と並行して、CRT表示装置４の画面に画像表示が
行われる。

（２）モードIIによって外部画像データの処理を行う
場合。

この場合、例えば第７図に示す回路をVDP1の端子T1〜T6
に接続する。この第７図に示す回路において、カラーテ
レビジョン52から出力されたコンポジットビデオ信号CV
DはA/D変換器71および同期信号抽出回路72へ供給され
る。A/D変換器71はクロックパルスφ１（周期93nsec）
のタイミングでコンポジットビデオ信号CVDをサンプル
し、このサンプルした値を４ビットのディジタルデータ
（以下、ビデオデータと称す）に変換して出力する。出
力されたビデオデータはディレイレジスタ73によってク
ロックパルスφ１の１タイミング遅延されてディレイレ
ジスタ74の入力端の下位４ビットへ供給されると共に、
同レジスタ74の上位４ビットへ供給される。ディレイレ
ジスタ74は入力端のデータをクロックパルスφ１の２倍
の周期のクロックパルスφ２のタイミングで読込み、読
込んだデータをバッファ75,端子T1を介してカラーバス
９へ出力する。

以上の構成により、例えば第８図のサンプル点S0,S1…
においてサンプルされた各ビデオデータは、第９図に示
すように、クロックパルスφ２のタイミングでカラーバ
ス９へ順次出力される。一方、同期信号抽出回路72はコ
ンポジットビデオ信号CVDから水平同期信号および垂直
同期信号を各々抽出し、同期信号GHSYNCおよびGVSYNCと
して端子T5およびT6を介してタイミング信号発生回路15
へ出力する。

しかして、モードIIによって外部画像データの処理を行
う場合は、CPU2が、まずレジスタ11にモードIIを示すデ
ータを書込み、次にレジスタ10の書込みを行い、次いで
レジスタ30に“1"を書込む。レジスタ30に“1"が書込ま
れると、次の同期信号VSYNCのタイミングでDFF31の出力
信号DGが“1"となる。これにより、第７図に示すバッフ
ァ75がエネーブル状態となり、以後、ビデオデータがカ
ラーバス９へ順次出力される。そして、このビデオデー
タがクロックパルスφ２のタイミングで第２図に示す８
ビットのディレイレジスタ46に読込まれ、セレクタ47,
ディレイレジスタ48,バッファ49を介してVRAMデータバ
ス60へ出力される。すなわち、このモードIIの場合、第
10図に示すように、クロックパルスφ２のタイミングで
VRAMデータバス60へビデオデータが出力される。なお、
このモードIIにおいては、オアゲート42（第２図左下）
の出力が“1"となり、したがって、信号WRITEが信号ACT
と同一波形になる。一方、VRAMアドレスバス61へは、前
述した場合と同様に、信号HQ0のタイミングでアドレス
「０」，「１」，「２」…が順次出力される（レジスタ
10内のデータが“0,0"の場合）。VRAMインターフェイス
19（第１図）は、VRAMアドレスバス61上のアドレスおよ
びVRAMデータバス60上のビデオデータを各々前述した第
１メモリ，第２メモリへ共通に出力する。また、クロッ
クパルスφ２のタイミングで書込み信号を作成し、この
書込み信号を第１メモリ，第２メセリへ交互に供給す
る。これにより、カラーバス９へ出力されたビデオデー
タが第11図に示す状態で第１メモリ，第２メモリに順次
書込まれる。

なお、図示は省略しているが、VDP1内にはビデオ信号再
生回路が設けられている。そして、VRAM5内に格納され
たビデオデータを再生する場合は、各ビデオデータを順
次読出してビデオ信号再生回路へ供給し、ここで各ビデ
オデータに基づいてコンポジットビデオ信号を作成し、
CRT表示装置４へ出力する。また、データ収録と同時に
画像表示を行う場合も、カラーバス９のデータを上記ビ
デオ信号再生回路へ供給する。

（３）モードIIIによって外部画像データの処理を行
う場合。

この場合、例えば第12図に示す回路をVDP1の端子T1〜T
3,T5,T6に接続する。この図に示す回路において、カラ
ーテレビジョン52,デコーダ53,は各々第４図に示すもの
と同一である。A/D変換器80はデコーダ53から出力され
るRGB信号を各々３ビット,3ビット,2ビットのディジタ
ルデータに変換して合計８ビットのカラーコードとし、
このカラーコードをバッファ81を介してカラーバス９へ
出力する。

しかして、このモードIIIにより外部画像データの処理
を行う場合は、CPU2がレジスタ11にモードIIIを示すデ
ータを書込み、次いでレジスタ10,30の書込みを行う。
以後、モードIIの場合と全く同様の過程でVRAM5の第1,
第２メモリにカラーコードが書込まれる。すなわち、VR
AM5の第1,第２メモリに第13図に示す状態でドットD0,D1
…の各カラーコードが書込まれる。

なおこの場合、カラーバス９へ順次出力されたカラーコ
ードはカラーパレット21を介してDAC22へ供給され、再
びRGB信号に戻され、CRT表示装置４へ供給される。これ
により、カラーコードの収録と画像表示が同時に行われ
る。

なお、上述した例はいずれもカラーテレビジョンから出
力されるコンポジットビデオ信号に基づく画像データの
収録であるが、第１図のディスプレイ装置は、例えばビ
デオテープレコーダから出力されるコンポジットビデオ
信号に基づく画像データの収録、あるいは他のディスプ
レイ装置から出力されるカラーコードの収録等も可能で
ある。

〔発明の効果〕

以上説明したように、この発明によれば、中央処理装置
の制御の下に、メモリ内に記憶されている画像データを
読出し、この読出した画像データをカラーパレットによ
ってRGB信号に変換して表示装置に供給し、表示装置の
表示画面にカラードット表示を行うディスプレイコント
ローラにおいて、外部から供給される外部画像データを
前記メモリに書込む処理を指示する書込み指示データが
書込まれるレジスタと、外部画像データが供給されると
端子と、前記レジスタ内に前記書込み指示データが書込
まれた場合に、前記端子へ供給された外部画像データ
を、前記メモリに接続されるデータバスへ供給するとと
もに、このデータバスを介して直接的に前記カラーパレ
ットに転送する手段と、外部画像データとともに外部か
ら供給される外部同期信号に基づいてアドレスデータを
発生し、前記メモリに接続されるアドレスバスへ出力す
る手段と、前記外部同期信号に基づく表示用同期信号を
発生し、前記表示装置へ出力する手段とを設けたので、
外部画像データをメモリ内に記憶することができると共
に、その際のメモリの記憶内容を表示装置によって確認
することができる。

この結果、例えばテレビジョンの画面やビデオテープに
記録されている画像等を、表示装置によって確認しなが
ら、メモリに記憶することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は同実施例における外部画像データ書込回路17の
詳細を示すブロック図、第３図は第２図に示す信号DGの
変化タイミングを説明するためのタイミングチャート、
第４図はモードＩによって外部画像データの収録を行う
場合の外部付加回路例を示すブロック図、第５図，第６
図は各々モードＩによって外部画像データの収録を行う
場合における各部の動作タイミングチャート、第７図は
モードIIによって外部画像データの収録を行う場合にお
ける外部付加回路例を示すブロック図、第８図はコンポ
ジットビデオ信号の波形を示す波形図、第９図，第10図
は各々モードIIによって外部画像データの収録を行う場
合における各部の動作タイミングチャート、第11図はモ
ードIIによって外部画像データの収録を行う場合におけ
るVRAM5の記憶状態を示す図、第12図はモードIIIによっ
て外部画像データの収録を行う場合における外部付加回
路例を示すブロック図、第13図は上記場合におけるVRAM
5の記憶状態を示す図である。１……VDP、２……CPU、４……CRT表示装置、５……VRA
M、13……Ｈカウンタ、14……Ｖカウンタ、15……タイ
ミング信号発生回路、17……外部画像データ書込回路、
19……VRAMインターフェイス、30……レジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者石井孝寿東京都港区南青山５丁目11番５号株式会社アスキー内 (72)発明者山下良蔵東京都港区南青山５丁目11番５号株式会社アスキー内 (72)発明者奥村隆俊静岡県浜松市中沢町10番１号日本楽器製造株式会社内 (72)発明者山岡成光静岡県浜松市中沢町10番１号日本楽器製造株式会社内 (56)参考文献特開昭52−107730（ＪＰ，Ａ) 特開昭53−139180（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】中央処理装置の制御の下に、メモリ内に記
憶されている画像データを読出し、この読出した画像デ
ータをカラーパレットによってRGB信号に変換して表示
装置に供給し、表示装置の表示画面にカラードット表示
を行うディスプレイコントローラにおいて、外部から供給される外部画像データを前記メモリに書込
む処理を指示する書込み指示データが書込まれるレジス
タと、外部画像データが供給される端子と、前記レジスタ内に前記書込み指示データが書込まれた場
合に、前記端子へ供給された外部画像データを、前記メ
モリに接続されるデータバスへ供給するとともに、この
データバスを介して直接的に前記カラーパレットに転送
する手段と、外部画像データとともに外部から供給される外部同期信
号に基づいてアドレスデータを発生し、前記メモリに接
続されるアドレスバスへ出力する手段と、前記外部同期信号に基づく表示用同期信号を発生し、前
記表示装置へ出力する手段とを具備することを特徴とす
るディスプレイコントローラ。