JPH0786797B2

JPH0786797B2 - 電子機器

Info

Publication number: JPH0786797B2
Application number: JP1148844A
Authority: JP
Inventors: 誠野嶋
Original assignee: Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-06-12
Filing date: 1989-06-12
Publication date: 1995-09-20
Anticipated expiration: 2010-09-20
Also published as: JPH0314017A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は少なくとも２台のキーボードを接続可能な電子
機器に関する。

（ロ）従来の技術近年、コンピュータ、特に一般向けパーソナルコンピュ
ータに対するアプリケーションソフトは充実し、更にそ
の内容が高度化してきた。その結果、従来の如く１台の
キーボードだけでは、充分にソフトの能力を発揮できな
いため、別途キーボードを接続可能とすることが要望さ
れている。

然るに２台以上のキーボードを接続する場合には、同時
に多数のデータが入力される可能性があるので、これに
対する対策が必要である。

斯る対策としては、例えば特開昭62−187924号公報或い
は特開昭62−229419号公報等に開示された方法がある。

前者の公報に開示された方法は、各キーボード毎に切替
キーを備え、斯るキーを操作することにより入力可能な
キーボードを選択するものである。一方、後者の公報に
開示された方法は、複数のキーボードを一括管理するデ
ータ入力手段を備え、斯る手段が各キーボードを順次ポ
ーリングすることにより各キーボードからの入力を読取
るものである。

（ハ）発明が解決しようとする課題然るに、前者の方法ではキーボードを切替えるという人
的操作が必要であるために入力速度が低下するという問
題があり、一方、後者の方法では、ポーリングされてい
ないキーボードにおいて入力されたものは読込まれない
という問題が生じる。

（ニ）課題を解決するための手段本発明は斯る点に鑑みてなされたもので、その構成的特
徴は、第１、第２キーボードと、上記第１キーボード上
でのキー入力に応答して信号を出力する第１エンコーダ
と、上記第２キーボード上でのキー入力に応答して信号
を出力する第２エンコーダと、上記第１、第２エンコー
ダと接続され、斯るエンコーダから出力される信号に基
づいて制御を司る制御手段と、上記第２エンコーダと上
記制御手段との接続を制御するスイッチ手段とを備えて
なり、更に、上記第１、第２エンコーダは互いに他方の
エンコーダより信号が出力されている際には、キー入力
に応答した信号の出力を停止すると共に上記第１エンコ
ーダは上記第２エンコーダからの信号出力の有無に基づ
いて上記スイッチ手段の開閉を制御することにある。

（ホ）作用斯る構成では、各キーボードは互いのキーボードの入力
状態によりキー入力に応答した信号の出力を制御する。

（ヘ）実施例第１図は本発明の実施例を示すブロック図である。

図中の第１、第２キーボード（１）（２）は共にキース
イッチ（図示せず）がマトリックス上に配されている。
斯るキーボード（１）（２）は夫々第１、第２エンコー
ダ（３）（４）よりスキャンラインSL1,SL2を介して送
られてくるスキャン信号に基づいて走査される。また、
この時キースイッチが押下されると、リターンラインRL
1、RL2を介して押下キーに対応したリターン信号を第
１、第２エンコーダ（３）（４）に返送する。

上記第１、第２エンコーダ（３）（４）は共に１チップ
マイクロコンピュータからなり、夫々CPU（3a）（4
a）、ROM（3b）（4b）及びRAM（3c）（4c）を有する。
そして、各エンコーダ（３）（４）はROM（3b）（4b）
に格納された制御プログラムに基づいて上述した様なキ
ーボードの走査を行なうと共に斯る走査に応答して返送
されたリターン信号を対応したコードデータに変換す
る。そして、上記制御の下で、クロック線（KBCLK）よ
りクロック信号を出力すると共に斯る信号に同期してデ
ータ線（KBDATA）に上記コードデータをシリアルに出力
する。尚、斯るデータ転送は所謂同期式であるため、出
力される各キーコードの前後には夫々スタートビット及
びストップビットが付加される。また、各エンコーダ
（３）（４）の制御動作については後で詳述する。

上記クロック線（KBCLK）及びデータ線（KBDATA）に送
出された信号は、例えばマイクロコンピュータからなる
副制御部（５）に入力される。斯る副制御部（５）は、
マイクロコンピュータからなる主制御部（６）の制御の
下、データ線（KBDATA）を介して入力されたコードデー
タを直接主制御部（６）に送出したり、記憶手段（７）
に格納したりする。また、副制御部（５）はデータ線
（KBDATA）よりストップビットが入力される毎に第１制
御線（CL1）を介してデータ転送終了信号（SCPRTS）を
第１エンコーダ（３）に出力する。

一方、第２エンコーダ（４）と副制御部（５）とを接続
するクロック線（KBCLK）及びデータ線（KBDATA）上に
は、第１、第２のアナログスイッチ（8a）（8b）が配さ
れ、その開閉は第１エンコーダ（３）により制御され
る。また、第２エンコーダ（４）のクロック線（KBCL
K）に接続されたクロック信号出力端は、第１エンコー
ダ（３）にも接続され、更に第１エンコーダ（３）によ
り制御されるステートバッファ（９）にも接続されてい
る。尚、斯るバッファ（９）の他端は接地されている。

次に、第１エンコーダ（３）の制御プログラムに基づく
動作を説明するが、基本的には第１エンコーダ（３）
は、以下の２つの動作を時分割的もしくは並列的に処理
する。

（ｉ）第１キーボード（１）上の押下されたキーの読
込み（ii）第２エンコーダ（４）の状態検出及び上記
（ｉ）の処理により読込まれたキーに対応したコードの
副制御部（５）への出力第２図（ａ）は上記（ｉ）の処理を示すフローチャート
である。まず、電源が投入されると、S101ステップにお
いてRAM（3c）の内容をクリアする。

次いで、S102ステップにおいて第１キーボード（１）に
スキャン信号を送出し、斯る信号に応答して第１キーボ
ード（１）よりリターン信号が返送されると、S103ステ
ップにおいてこれを検出し、続くS104ステップで斯るリ
ターン信号をRAM（3c）に格納する。尚、S103ステップ
でリターン信号が検出されなかった時、あるいはS104ス
テップが終了した時には、処理はS102ステップに戻る。

従って、S102〜S104ステップが繰返されることにより、
RAM（3c）に第１キーボード（１）上で押下されたキー
に対応したリターン信号が順次格納される。

第２図（ｂ）は、上記（ii）の処理を示すフローチャー
トである。まず、電源が投入されると、S105ステップに
おいて初期化処理を行なう。具体的には、第１、第２の
アナログスイッチ（8a）（8b）を開とし、かつステート
バッファ（９）に“H"信号を出力することにより開放状
態になすと共に変数Flagを「０」にする。斯るFlagはRA
M（3c）中の所定領域に保持される。

次いで、S106ステップにおいて第２エンコーダ（４）よ
りクロック信号が出力されているか否かを判定する。斯
る判定において出力されていると判定すると処理はS107
ステップに進む。

S107ステップはFlagが「１」であるか否かを判定し、
「１」であると判定した時、処理をS106ステップに戻
す。一方、「１」でないと判定すると、S108ステップに
おいて第１、第２のアナログスイッチ（8a）（8b）を閉
となすと共に続くS109ステップでFlagを「１」に変更し
た後、処理をS106ステップに戻す。

S106ステップに戻って、斯るステップにおいてクロック
信号が出力されていないと判定すると、処理はS110ステ
ップに進む。S110ステップではFlagが「０」であるか否
かを判定する。

斯る判定において、「０」であると判定すると処理はS1
14ステップに進む。一方、「０」でないと判定するとS1
11〜S113ステップを順次処理した後S114ステップに進
む。

S111ステップでは、副制御部（５）からのデータ転送終
了信号（SCPRTS）の出力を待ち、斯る信号が出力される
と、続くS112ステップにおいてFlagを「０」とすると共
にS113ステップにおいて、第１、第２アナログスイッチ
（8a）（8b）を開となす。

また、S114ステップでは、RAM（3c）中にリターン信号
が格納されているか否かを判定し、格納されていないと
判定すると処理はS106ステップに戻る。

従って、第１キーボード（１）からの入力が全く存在せ
ず、第２キーボード（２）からのみキー入力が生じてい
る際には、第１エンコーダ（３）は基本的には、S106〜
S114ステップを繰返し処理しながら第２エンコーダから
出力されるクロック信号の有無に基づいて第１、第２の
アナログスイッチ（8a）（8b）の開閉を制御するだけで
ある。

一方、S114ステップにおいてリターン信号が格納されて
いると判定すると、S115〜S117ステップが順次処理され
る。

S117ステップでは、ステートバッファ（９）に“L"信号
を出力することにより斯るバッファ（９）に接続されて
いる第２エンコーダ（４）のクロック信号出力端を接地
状態となす。次いで、S116ステップにおいてRAM（3c）
中に格納されているリターン信号をその格納順に読出す
と共に斯るリターン信号を対応するコードデータに変換
し、斯るデータをデータ線（KBDATA）を介してシリアル
に副制御部（５）に送出する。尚、斯る送出時、上述し
た様に送出される各データの前後にはスタートビット及
びストップビットが付加されると共にクロック線（KBCL
K）上にはクロック信号が送出される。また、送出され
たリターン信号はRAM（3c）中より消去される。

S116ステップにおけるコードデータの送出が終了する
と、S117ステップにおいて、ステートバッファ（９）に
“H"信号を出力し解放状態とする。その後処理はS106ス
テップに戻る。

従って、第１エンコーダ（３）はS114ステップでRAM（3
c）中にリターン信号が格納されていると判定すると、S
115〜S117ステップを処理することにより、上記リター
ン信号に対応したコードデータを副制御部（５）に出力
すると共にこの間第２エンコーダ（４）のクロック信号
出力端を接地状態となす。

第３図は、第２エンコーダ（４）のROM（4b）中に格納
されている制御プログラムに基づく制御動作を示すフロ
ーチャートであり、以下では斯るフローに従って第２エ
ンコーダ（４）の動作を説明する。

まず、電源が投入されると、S201ステップにおいてRAM
（4c）の内容をクリアする。次いでS203、S204ステップ
において、上述したS102、S103ステップと同様に第２キ
ーボード（２）にスキャン信号を送出しながらリターン
信号の返送を待つ。そして、上記リターン信号が返送さ
れると処理をS203ステップからS204ステップに進める。

斯るS204ステップでは、第２キーボード（２）より返送
されたリターン信号をRAM（4c）中に格納する。次い
で、S205ステップにおいて、クロック信号出力端が接地
状態にあるか否かを判定する。

斯る判定において接地状態であると判定すると、S206及
びS207ステップが処理される。具体的には、S206ステッ
プにおいて第２キーボード（２）にスキャン信号を送出
し、S207ステップで上記スキャン信号に応答して第２キ
ーボード（２）よりリターン信号が返送されたか否かを
判定する。

斯る判定において、リターン信号が返送されたと判定す
ると処理をS204ステップに戻す。またリターン信号が返
送されていないと判定すると処理をS205ステップに戻
す。

S205ステップに戻って、斯るステップで接地状態にない
と判定すると、処理はS208ステップに進む。斯るステッ
プでは、上述したS116ステップと同様にRAM（4c）中の
リターン信号に対応したコードデータを副制御部（５）
に順次出力する。その後処理は、S202ステップに戻る。

従って、第２エンコーダ（４）は第２キーボード（１）
上でのキー入力に応答したリターン信号を順次RAM（4
c）中に格納していくと共に、クロック信号出力端が接
地状態となっていない時に上記リターン信号に対応した
コードデータを副制御部（５）に送出する。

以上の説明から明らかな様に、本実施例装置では、第１
エンコーダ（３）が副制御部（５）にコードデータを送
出している間は第２エンコーダ（４）のクロック信号出
力端が接地状態となる。従って、第２エンコーダ（４）
に読取られた第２キーボード（２）上でのキー入力に応
答したリターン信号は第２エンコーダ（４）のRAM（4
c）中に順次格納されるだけであり、副制御部（５）に
は出力されない。その後、第１エンコーダ（３）からの
コードデータの出力が終了すると斯るエンコーダ（３）
は第２エンコーダ（４）のクロック信号出力端の接地状
態を解除する。この結果、第２エンコーダ（４）はこれ
を検出し、RAM（4c）中のリターン信号に対応したコー
ドデータを出力するが、斯るデータ出力に応答して第１
エンコーダ（３）は第１、第２のアナログスイッチ（8
a）（8b）を閉となすので上記データは副制御部（５）
に送られることとなる。

一方、第２エンコーダ（４）よりコードデータが送出さ
れている際には、第１エンコーダ（３）はこれを検出
し、第１、第２のアナログスイッチ（8a）（8b）を閉と
なすと共に、この時第１キーボード（１）上でのキー入
力に応答したリターン信号をRAM（3c）中に格納するだ
けで、副制御部（５）には出力しない。その後、第２エ
ンコーダ（４）からのコードデータの出力が終了する
と、第１エンコーダ（３）はこれを検出すると共に副制
御部（５）からのデータ転送終了信号（SCPRTS）の出力
を待って第１、第２のアナログスイッチ（8a）（8b）を
開となす。次いでRAM（3c）中にリターン信号が格納さ
れている際には、第２エンコーダ（４）のクロック信号
出力端を接地すべくステートバッファ（９）に“L"信号
を送出した後、上記RAM（3c）中のリターン信号と対応
したコードデータを副制御部（５）に出力する。

尚、本実施例では、主制御部（６）と副制御部（５）と
の２つの制御部を有する装置について説明したが、主制
御部（６）が副制御部（５）の機能を持つことにより制
御部を１つとすることは当業者にとって極めて容易に成
し得るものであり、本発明の主旨から逸脱するものでは
ない。

また、各エンコーダ（３）（４）のRAM（3c）（4c）中
にはリターン信号そのものを格納したが、上記リターン
信号に対応するコードデータを格納する様にすることも
本発明の主旨から逸脱するものではない。

更に、本実施例の第２エンコーダ（４）では第３図に示
す如くキースキャンとコードデータの出力とをシーケン
シャルに行なったが、第１エンコーダ（３）の如く上記
両動作を並列的あるいは時分割的に行なっても良い。

（ト）発明の効果本発明によれば、第１、第２エンコーダは互いに他方の
エンコーダの出力を監視し、他方のエンコーダが出力状
態にある時にはキーボードより入力された信号をバッフ
ァリングし、上記出力が停止した時バッファリングされ
た信号を出力する。従って、２つのキーボードから同時
に入力することが可能であると共にその入力が読込まれ
ないという問題は生じない。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図
（ａ）（ｂ）及び第３図は本実施例の動作を説明するた
めのフローチャートである。（１）（２）……第１、第２キーボード、（３）（４）
……第１、第２エンコーダ、（５）……副制御部（制御
手段）、（8a）（8b）……第１、第２のアナログスイッ
チ（スイッチ手段）

Claims

【特許請求の範囲】

【請求項１】第１、第２キーボードと、上記第１キーボ
ード上でのキー入力に応答して信号を出力するための第
1CPU手段及び第1RAM手段を有する第１エンコーダと、上
記第２キーボード上でのキー入力に応答して信号を出力
するための第2CPU手段及び第2RAM手段を有する第２エン
コーダと、上記第１、第２エンコーダに接続されこれら
エンコーダから出力された信号に基づいて制御を司る制
御手段と、上記第１エンコーダの制御の下に上記第２エ
ンコーダと上記制御手段との接続を制御するスイッチ手
段と、上記第１エンコーダからの信号出力がある場合第
１状態となり、上記信号出力がない場合第２状態となる
ように上記第１エンコーダにより制御されるステートバ
ッファとを備え、上記第１エンコーダの第1CPUは、上記第１キーボードか
らの入力を順次上記第1RAM手段に格納すると共に上記第
２エンコーダの信号出力の有無を判定し上記信号出力が
発生していない場合に上記第1RAM手段に格納されたデー
タを上記制御手段に出力し、この信号出力期間中のみ上
記スイッチ手段を開とし、かつ、上記ステートバッファ
を第１状態とするように制御し、上記第２エンコーダの第2CPUは、上記第２キーボードか
らの入力を順次上記第2RAM手段に格納すると共に上記ス
テートバッファの状態が第２状態となっていることを検
出した時上記第2RAM中のデータを上記制御手段に出力す
るように制御することを特徴とする電子機器。