JPH0786866B2 - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
- Publication number
- JPH0786866B2 JPH0786866B2 JP62252468A JP25246887A JPH0786866B2 JP H0786866 B2 JPH0786866 B2 JP H0786866B2 JP 62252468 A JP62252468 A JP 62252468A JP 25246887 A JP25246887 A JP 25246887A JP H0786866 B2 JPH0786866 B2 JP H0786866B2
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- JP
- Japan
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- address
- data
- processor
- error
- register
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Description
【発明の詳細な説明】 〔概要〕 マルチプロセッサシステムにおいて、他のロセッサから
の誤ったアドレスによるレジスタへのアクセスについて
の処理方式に関し、 メインプロセッサからアクセスすべきデータレジスタの
アドレスに続いて書込むべきデータの送出を可能にする
ことによって処理速度を向上することを目的とし、 アクセスされたサブプロセッサにおいては、メインプロ
セッサから送信された、書込みを行うべきレジスタのア
ドレスに誤りが存在することを識別したときには、この
アドレスに後続して送られてくるデータについてのデー
タレジスタに対する書込み処理およびメインプロセッサ
に対する書込み終了の応答を行はないように構成する。
の誤ったアドレスによるレジスタへのアクセスについて
の処理方式に関し、 メインプロセッサからアクセスすべきデータレジスタの
アドレスに続いて書込むべきデータの送出を可能にする
ことによって処理速度を向上することを目的とし、 アクセスされたサブプロセッサにおいては、メインプロ
セッサから送信された、書込みを行うべきレジスタのア
ドレスに誤りが存在することを識別したときには、この
アドレスに後続して送られてくるデータについてのデー
タレジスタに対する書込み処理およびメインプロセッサ
に対する書込み終了の応答を行はないように構成する。
〔産業上の利用分野〕 マルチプロセッサシステムにおいて、他のプロセッサか
ら誤ったアドレスによるレジスタへのアクセスについて
の処理方式に関する。
ら誤ったアドレスによるレジスタへのアクセスについて
の処理方式に関する。
データ処理の高速化を図るために複数のプロセッサによ
って並列処理を行うことが実施されているが、このよう
な並列処理においてはそれぞれのプロセッサにおけるレ
ジスタを他のプロセッサがアクセスすることが頻繁に行
われる。
って並列処理を行うことが実施されているが、このよう
な並列処理においてはそれぞれのプロセッサにおけるレ
ジスタを他のプロセッサがアクセスすることが頻繁に行
われる。
特に、個々のプロセッサの規模が大きくなるとレジスタ
の数が増加し、他のプロセッサからのデータ書込みのた
めのアクセスに際して書込みを行うレジスタの指定に誤
りがあるとシステム全体が誤動作する結果を生じる。
の数が増加し、他のプロセッサからのデータ書込みのた
めのアクセスに際して書込みを行うレジスタの指定に誤
りがあるとシステム全体が誤動作する結果を生じる。
このような事態を避けるために、従来は、他のプロセッ
サにアクセスしようとするメインプロセッサは、サブプ
ロセッサに対して書込みを行うレジスタのアドレスを先
ず送出し、サブプロセッサではこのレジスタアドレスに
誤りがないことを確認してから応答信号をメインプロセ
ッサに返送し、メインプロセッサはこの応答信号を受信
してから書込むべきデータをサブプロセッサに送信する
ように構成されていた。
サにアクセスしようとするメインプロセッサは、サブプ
ロセッサに対して書込みを行うレジスタのアドレスを先
ず送出し、サブプロセッサではこのレジスタアドレスに
誤りがないことを確認してから応答信号をメインプロセ
ッサに返送し、メインプロセッサはこの応答信号を受信
してから書込むべきデータをサブプロセッサに送信する
ように構成されていた。
なお、本明細書においては、上記のように他のプロセッ
サにアクセスしようとするプロセッサを「メインプロセ
ッサ」といい、またアクセスされる側のプロセッサを
「サブプロセッサ」というが、この「メイン」および
「サブ」は当該ジョブについての関係のみをいうもので
あり、プロセッサ自体の構成あるいはマルチプロセッサ
システム内で定められた固定的な関係をいうものではな
い。
サにアクセスしようとするプロセッサを「メインプロセ
ッサ」といい、またアクセスされる側のプロセッサを
「サブプロセッサ」というが、この「メイン」および
「サブ」は当該ジョブについての関係のみをいうもので
あり、プロセッサ自体の構成あるいはマルチプロセッサ
システム内で定められた固定的な関係をいうものではな
い。
上記のごとき従来技術においては、サブプロセッサから
の応答を待ってメインプロセッサからデータを送出する
ものであるため、その期間はメインプロセッサにとって
無用な待ち時間となり、システム全体として処理が遅く
なるという欠点があった。
の応答を待ってメインプロセッサからデータを送出する
ものであるため、その期間はメインプロセッサにとって
無用な待ち時間となり、システム全体として処理が遅く
なるという欠点があった。
本発明は、メインプロセッサからアクセスすべきデータ
レジスタのアドレスに続いて書込むべきデータの送出を
可能にすることによって処理速度を向上することを目的
とする。
レジスタのアドレスに続いて書込むべきデータの送出を
可能にすることによって処理速度を向上することを目的
とする。
第１図にその原理的構成を示すように、メインプロセッ
サ11からアクセスされたサブプロセッサ12において、メ
インプロセッサから送信された書込みを行うべきデータ
レジスタ62のアドレスに誤りが存在することを識別した
ときには、このアドレスに後続して送られてくるデータ
のこのデータレジスタ62に対する書込み処理およびメイ
ンプロセッサに対する書込み終了の応答を行はないよう
に抑止するようにした。
サ11からアクセスされたサブプロセッサ12において、メ
インプロセッサから送信された書込みを行うべきデータ
レジスタ62のアドレスに誤りが存在することを識別した
ときには、このアドレスに後続して送られてくるデータ
のこのデータレジスタ62に対する書込み処理およびメイ
ンプロセッサに対する書込み終了の応答を行はないよう
に抑止するようにした。
メインプロセッサ11がサブプロセッサ12のデータレジス
タ群62の１つに書込みを行うために、CPU21から双方向
回線９を経て書込みを行うべきサブプロセッサ12のデー
タレジスタ群中の１つのデータレジスタ62aのアドレス
を送出する。
タ群62の１つに書込みを行うために、CPU21から双方向
回線９を経て書込みを行うべきサブプロセッサ12のデー
タレジスタ群中の１つのデータレジスタ62aのアドレス
を送出する。
サブプロセッサ12のアドレスエラーチェック回路42は、
メインプロセッサ11からのアドレスについて例えばパリ
ティチェックによってエラーチェックを行い、この回路
42によってエラーが検出されない場合にはゲート52は導
通してこのアドレスに続いて双方向回線９から送られて
くるデータをレジスタ621，622，……62n中の前記アド
レスによって指定されたレジスタに書込む。
メインプロセッサ11からのアドレスについて例えばパリ
ティチェックによってエラーチェックを行い、この回路
42によってエラーが検出されない場合にはゲート52は導
通してこのアドレスに続いて双方向回線９から送られて
くるデータをレジスタ621，622，……62n中の前記アド
レスによって指定されたレジスタに書込む。
しかしながら、上記のアドレスエラーチェック回路42に
よってアドレスにエラーが検出されると、ゲート52はこ
のアドレスエラーチェック回路42の出力によって遮断状
態となって、アドレスに続いてメインプロセッサ11から
双方向回線９を介して送られてくる書込みデータをこの
ゲート52によって遮断してデータレジスタ62への書込み
が行われないように阻止する。
よってアドレスにエラーが検出されると、ゲート52はこ
のアドレスエラーチェック回路42の出力によって遮断状
態となって、アドレスに続いてメインプロセッサ11から
双方向回線９を介して送られてくる書込みデータをこの
ゲート52によって遮断してデータレジスタ62への書込み
が行われないように阻止する。
そして、このサブプロセッサ12はメインプロセッサ11に
対する書込終了を示す応答信号を送出しないように抑止
する。
対する書込終了を示す応答信号を送出しないように抑止
する。
メインプロセッサ11においては、タイマ31として示した
ような時間測定によってサブプロセッサ12から所定の時
間内に応答信号が到来しないことを検出して書込みが行
われなかったことを識別する。
ような時間測定によってサブプロセッサ12から所定の時
間内に応答信号が到来しないことを検出して書込みが行
われなかったことを識別する。
なお、一旦このようにアドレスエラーが検出された場合
でも、いずれかのメインプロセッサから次に誤りのない
アドレスが到来すれば、通常のようにこのアドレスで指
定されたデータレジスタにこのアドレスに続いて送られ
てくるデータの書込みを行うことはいうまでもない。
でも、いずれかのメインプロセッサから次に誤りのない
アドレスが到来すれば、通常のようにこのアドレスで指
定されたデータレジスタにこのアドレスに続いて送られ
てくるデータの書込みを行うことはいうまでもない。
第２図は書込みを行うデータレジスタを直接アドレスに
よって指定する直接アドレス方式に本発明を適用した実
施例の要部を示すものである。
よって指定する直接アドレス方式に本発明を適用した実
施例の要部を示すものである。
メインプロセッサからのレジスタアドレスはアドレスバ
ス10から受信部21を経てデコーダ22およびパリティチェ
ック回路23に供給され、このデコーダ22ではこの受信し
たアドレスをデコードとしてデータレジスタ241，242，
……24n中の指定されたデータレジスタ、例えば242の書
込みクロックを供給するためのアンド回路251，252，…
…25n中の上記データレジスタ242に対応するアンド回路
252の１つの入力端子に“1"レベルの信号を供給する。
ス10から受信部21を経てデコーダ22およびパリティチェ
ック回路23に供給され、このデコーダ22ではこの受信し
たアドレスをデコードとしてデータレジスタ241，242，
……24n中の指定されたデータレジスタ、例えば242の書
込みクロックを供給するためのアンド回路251，252，…
…25n中の上記データレジスタ242に対応するアンド回路
252の１つの入力端子に“1"レベルの信号を供給する。
このとき、この受信したアドレスにパリティエラーがな
けれパリティチェック回路23の出力は“0"であり、イン
バータ26からは“1"レベルの信号が上記アンド回路2
51，252，……24nの１つの入力端子に供給されているた
め、書込みクロックが上記のデコーダ22の出力により指
定されたアンド回路252からデータレジスタ242に送られ
て、メインプロセッサからデータバス11によって送られ
てきたデータを受信部27を経てこのデータレジスタ242
に書込む。
けれパリティチェック回路23の出力は“0"であり、イン
バータ26からは“1"レベルの信号が上記アンド回路2
51，252，……24nの１つの入力端子に供給されているた
め、書込みクロックが上記のデコーダ22の出力により指
定されたアンド回路252からデータレジスタ242に送られ
て、メインプロセッサからデータバス11によって送られ
てきたデータを受信部27を経てこのデータレジスタ242
に書込む。
このとき、この受信したアドレスにパリティエラーがあ
ればパリティチェック回路23の出力は“1"であり、イン
バータ26から上記アンド回路251，252，……25nの１つ
の入力端子に“0"レベルの信号が供給されるのでこれら
アンド回路25はすべて遮断され、したがってデータレジ
スタ241，242，……24nに対する書込みは行われない。
ればパリティチェック回路23の出力は“1"であり、イン
バータ26から上記アンド回路251，252，……25nの１つ
の入力端子に“0"レベルの信号が供給されるのでこれら
アンド回路25はすべて遮断され、したがってデータレジ
スタ241，242，……24nに対する書込みは行われない。
この実施例では、デコーダ22のすべての出力端子の出力
の論理和をとるオア回路28を設けてあり、受信したアド
レスにパリティエラーがあるときに発生する上記パリテ
ィチェック回路23の“1"出力との論理積をとるアンド回
路29からの“1"レベルの信号をエラーを示すエラー応答
信号として送信部30からメインプロセッサに対して送出
する。
の論理和をとるオア回路28を設けてあり、受信したアド
レスにパリティエラーがあるときに発生する上記パリテ
ィチェック回路23の“1"出力との論理積をとるアンド回
路29からの“1"レベルの信号をエラーを示すエラー応答
信号として送信部30からメインプロセッサに対して送出
する。
メインプロセッサでは、この図に31の符号を付して示し
たと同様なタイマをアドレスの送出時に起動しており、
このタイマ31がタイムアウトした後に出力する“1"レベ
ルの信号が一方の入力端子に、また上記サブプロセッサ
からのエラー応答信号が受信部32から他方の入力端子に
供給されているアンド回路33からの“1"出力によってア
ドレスにエラーがあったことを図示しないCPUに通知す
る。
たと同様なタイマをアドレスの送出時に起動しており、
このタイマ31がタイムアウトした後に出力する“1"レベ
ルの信号が一方の入力端子に、また上記サブプロセッサ
からのエラー応答信号が受信部32から他方の入力端子に
供給されているアンド回路33からの“1"出力によってア
ドレスにエラーがあったことを図示しないCPUに通知す
る。
前記データレジスタ241，242，……24nの出力側に設け
られたアンド回路341，342，……34nはこのデータレジ
スタ24に格納されているデータをメインプロセッサに送
信するためのもので、上記に説明した書込みの場合と同
様にメインプロセッサからの読出アドレスをデコーダ22
によってデコードし、指定されたデータレジスタ例えば
241に対応して設けられている上記アンド回路341から読
出したデータをオア回路35から送信部36を経てデータバ
ス11からメインプロセッサに送出するものである。
られたアンド回路341，342，……34nはこのデータレジ
スタ24に格納されているデータをメインプロセッサに送
信するためのもので、上記に説明した書込みの場合と同
様にメインプロセッサからの読出アドレスをデコーダ22
によってデコードし、指定されたデータレジスタ例えば
241に対応して設けられている上記アンド回路341から読
出したデータをオア回路35から送信部36を経てデータバ
ス11からメインプロセッサに送出するものである。
なお、この読出しの場合にも、メインプロセッサからの
アドレスにパリティエラーがあればデータレジスタ24に
はクロックが供給されず、したがってこれらデータレジ
スタからの読出しは行われない。
アドレスにパリティエラーがあればデータレジスタ24に
はクロックが供給されず、したがってこれらデータレジ
スタからの読出しは行われない。
また、アドレスバス10への送信を行う送信部37は、この
プロセッサ20がメインプロセッサとして動作する場合
に、書込みあるいは読出しを行うレジスタのアドレスを
サブプロセッサに送信するために設けられたものであ
る。
プロセッサ20がメインプロセッサとして動作する場合
に、書込みあるいは読出しを行うレジスタのアドレスを
サブプロセッサに送信するために設けられたものであ
る。
第３図は書込みを行うデータレジスタを間接アドレスに
よって指定する間接アドレス方式に本発明を適用した実
施例の要部を示すものである。
よって指定する間接アドレス方式に本発明を適用した実
施例の要部を示すものである。
メインプロセッサからの間接アドレスデータは受信部41
を介して間接アドレスレジスタ42に格納され、この間接
アドレスはデコーダ43およびパリティチェック回路44に
送出される。
を介して間接アドレスレジスタ42に格納され、この間接
アドレスはデコーダ43およびパリティチェック回路44に
送出される。
このデコーダ43では、第２図の実施例におけるデコーダ
22と同様にデコードを行ってアクセスすべきデータレジ
スタ451，452，……45mを選択するが、第２図のデコー
ダ22はその入力データが直接アドレスであるのに対し、
この実施例のデコーダ43の入力は間接アドレスであるた
めデコードの方法が異なっていることは明らかであろ
う。
22と同様にデコードを行ってアクセスすべきデータレジ
スタ451，452，……45mを選択するが、第２図のデコー
ダ22はその入力データが直接アドレスであるのに対し、
この実施例のデコーダ43の入力は間接アドレスであるた
めデコードの方法が異なっていることは明らかであろ
う。
上記の間接アドレスレジスタ42に格納された間接アドレ
スは上記パリティチェック回路44でアドレスの誤りをチ
ェックされ、誤りがあればエラーフラグ46を“1"にセッ
トし、インバータ47から“0"レベルの信号を出力して上
記データレジスタ451，452，……45mの入力側にそれぞ
れ設けられているアンド回路481，482，……48mをすべ
て遮断する。
スは上記パリティチェック回路44でアドレスの誤りをチ
ェックされ、誤りがあればエラーフラグ46を“1"にセッ
トし、インバータ47から“0"レベルの信号を出力して上
記データレジスタ451，452，……45mの入力側にそれぞ
れ設けられているアンド回路481，482，……48mをすべ
て遮断する。
これによって、メインプロセッサから上記間接アドレス
データに続いて送られてくる書込むべきデータが、上記
受信部41からデータレジスタ45に供給される以前にこの
アンド回路で阻止し、いずれのデータレジスタ45にも書
込まれないようにする。
データに続いて送られてくる書込むべきデータが、上記
受信部41からデータレジスタ45に供給される以前にこの
アンド回路で阻止し、いずれのデータレジスタ45にも書
込まれないようにする。
もし、アドレスの誤りが上記パリティチェック回路44で
検出されないときには、上記インバータ47の出力は“1"
であり、デコーダ43によって選択されたデータレジスタ
例えば452に対応するアンド回路482を介してこのデータ
レジスタには書込みクロックが供給されるので、この間
接アドレスに続いて受信部41で受信されたデータは上記
レジスタ452に書込まれる。
検出されないときには、上記インバータ47の出力は“1"
であり、デコーダ43によって選択されたデータレジスタ
例えば452に対応するアンド回路482を介してこのデータ
レジスタには書込みクロックが供給されるので、この間
接アドレスに続いて受信部41で受信されたデータは上記
レジスタ452に書込まれる。
アドレスデコーダ49は、上記のように書込みが行われた
データレジスタのアドレスをメインプロセッサなどに通
知するためにこのデータレジスタのアドレスを送出する
ものであるが、上記のようにアドレスに誤りあってエラ
ーフラグ46がセットされていればインバータ47の“0"出
力によってアンド回路50が遮断状態にあるのでこのアド
レスレコーダ49からのアドレスは送信部51に供給され
ず、したがってメインプロセッサに対する応答信号は応
答信号線16に送出されない。
データレジスタのアドレスをメインプロセッサなどに通
知するためにこのデータレジスタのアドレスを送出する
ものであるが、上記のようにアドレスに誤りあってエラ
ーフラグ46がセットされていればインバータ47の“0"出
力によってアンド回路50が遮断状態にあるのでこのアド
レスレコーダ49からのアドレスは送信部51に供給され
ず、したがってメインプロセッサに対する応答信号は応
答信号線16に送出されない。
メインプロセッサでは、この図に53の符号を付して示し
たと同様なタイマをアドレスの送出時に起動しており、
このタイマ53がタイマアウトした後に出力する“1"レベ
ルの信号が一方の入力端子に、また上記サブプロセッサ
からのエラー応答信号が受信部52から他方の入力端子に
供給されているアンド回路54からの“1"出力によってア
ドレスにエラーがあったことを図示しないCPUに通知す
る。
たと同様なタイマをアドレスの送出時に起動しており、
このタイマ53がタイマアウトした後に出力する“1"レベ
ルの信号が一方の入力端子に、また上記サブプロセッサ
からのエラー応答信号が受信部52から他方の入力端子に
供給されているアンド回路54からの“1"出力によってア
ドレスにエラーがあったことを図示しないCPUに通知す
る。
前記データレベル451，452，……45mの出力側に設けら
れたアンド回路551，552，……55mはこれらのデータレ
ジスタ45に格納されているデータをメインプロセッサに
送信するためのもので、上記に説明した書込みの場合と
同様にメインプロセッサからの読出アドレスによって読
出すべきデータレジスタを指定し、指定されたデータレ
ジスタ例えば451に対応して設けられている上記アンド
回路551から読出したデータをオア回路56から送信部57
を経てバス15からメインプロセッサに送出する。
れたアンド回路551，552，……55mはこれらのデータレ
ジスタ45に格納されているデータをメインプロセッサに
送信するためのもので、上記に説明した書込みの場合と
同様にメインプロセッサからの読出アドレスによって読
出すべきデータレジスタを指定し、指定されたデータレ
ジスタ例えば451に対応して設けられている上記アンド
回路551から読出したデータをオア回路56から送信部57
を経てバス15からメインプロセッサに送出する。
なお、この読出しの場合にも、メインプロセッサからの
アドレスにパリティエラーがあればアンド回路48が遮断
状態にあるためにデータレジスタ45にはクロックが供給
されず、したがってこれらデータレジスタからの読出し
は行われなず、データはメインプロセッサへ送られな
い。
アドレスにパリティエラーがあればアンド回路48が遮断
状態にあるためにデータレジスタ45にはクロックが供給
されず、したがってこれらデータレジスタからの読出し
は行われなず、データはメインプロセッサへ送られな
い。
本発明によれば、メインプロセッサがサブプロセッサの
データレジスタにアクセスするとき、このデータレジス
タのアドレスを送出してから直ちにデータを送出するこ
とができるので、従来のようにサブプロセッサからのア
ドレス確認の応答をまってデータを送出するのに比して
実効的な処理効率を著しく向上し得るという格別の効果
が達成できる。
データレジスタにアクセスするとき、このデータレジス
タのアドレスを送出してから直ちにデータを送出するこ
とができるので、従来のようにサブプロセッサからのア
ドレス確認の応答をまってデータを送出するのに比して
実効的な処理効率を著しく向上し得るという格別の効果
が達成できる。
第１図は本発明の原理を示す図、 第２図および第３図はそれぞれ本発明の実施例を示す図
である。
である。
フロントページの続き (72)発明者 阿保 憲一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 村田 雄志 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 武居 正善 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−18056（ＪＰ，Ａ)
Claims (1)
- 【請求項１】他のプロセッサからアクセスされるレジス
タを有する複数のプロセッサからなるマルチプロセッサ
装置において、 それぞれのプロセッサは、他のプロセッサから送られて
きた書込むべきレジスタのアドレスの誤りを検出するエ
ラー検出手段と、 このエラー検出手段からのエラー検出信号によって、上
記アドレスに続いて送られてくる書込むべきデータの当
該レジスタへの書込みを阻止する書込みデータ阻止手段
と、 上記エラー検出手段からのエラー検出信号によって、上
記アドレスおよびデータを送出したプロセッサへの書込
み終了信号の送出を阻止する終了信号阻止手段と、 を備えることを特徴とするマルチプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252468A JPH0786866B2 (ja) | 1987-10-08 | 1987-10-08 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252468A JPH0786866B2 (ja) | 1987-10-08 | 1987-10-08 | マルチプロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0195356A JPH0195356A (ja) | 1989-04-13 |
| JPH0786866B2 true JPH0786866B2 (ja) | 1995-09-20 |
Family
ID=17237803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252468A Expired - Lifetime JPH0786866B2 (ja) | 1987-10-08 | 1987-10-08 | マルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786866B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2078913A1 (en) * | 1991-12-12 | 1993-06-13 | John J. Reilly | Interprocessor communication system and method for multiprocessor circuitry |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118056A (ja) * | 1984-07-05 | 1986-01-25 | Fuji Facom Corp | 領域外メモリへのアクセス異常検定方法 |
-
1987
- 1987-10-08 JP JP62252468A patent/JPH0786866B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0195356A (ja) | 1989-04-13 |
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