JPH0786881A

JPH0786881A - シュミット回路

Info

Publication number: JPH0786881A
Application number: JP5226206A
Authority: JP
Inventors: Yoshio Ogata; 良男緒方; Kazuya Sugita; 一也杉田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-09-10
Filing date: 1993-09-10
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】使用条件に合ったヒステリシス幅やヒステリ
シス幅の中央値を選択可能なシュミット回路を提供す
る。【構成】シュミット回路は、電源電圧ＶDDの１／２の
しきい値電圧を有する出力用インバータ回路３０と、各
回路に供給する制御信号ａ，ｂ，ｃ，ｄを格納するヒス
テリシス幅選択レジスタ４７と、制御信号ａ，ｂ，ｃ，
ｄによって制御される複数の入力用回路４８、４９、帰
還用回路５０、５１とを備え、入力用回路４８、４９、
帰還用回路５０、５１のトランジスタ能力が回路毎に異
なるように構成し、ヒステリシス幅選択レジスタ４７か
ら出力される制御信号ａ，ｂ，ｃ，ｄによってトランジ
スタ能力が異なるように構成された回路を選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体回路の入力回
路等に用いられるシュミット回路に関するものである。

【０００２】

【従来の技術】シュミットトリガ回路（以下単にシュミ
ット回路という）は、帰還作用のある回路を利用し特性
にヒステリシスをもたせたものであり、パルスの立ち上
がりあるいは立ち下がりにのるノイズを除去するため半
導体回路の入力回路等に多用される。

【０００３】図１０，図１１は、従来のこの種の高イン
ピーダンス入力をもつシュミット回路を示すものであ
り、図１０において、シュミット回路は、電源電圧ＶDD
の１／２のしきい値電圧を有する出力用インバータ回路
１１、入力用Ｐチャネルトランジスタ（以下Ｐｃｈ．Ｔ
ｒと略記する）１２、入力用Ｎチャネルトランジスタ
（以下Ｎｃｈ．Ｔｒと略記する）１３、帰還用Ｐｃｈ．
Ｔｒ１４、帰還用Ｎｃｈ．Ｔｒ１５から構成される。

【０００４】上記入力用Ｐｃｈ．Ｔｒ１２及び入力用Ｎ
ｃｈ．Ｔｒ１３は、入力用回路１６を、帰還用Ｐｃｈ．
Ｔｒ１４及び帰還用Ｎｃｈ．Ｔｒ１５は帰還用回路１７
をそれぞれ構成する。この入力用回路１６、帰還用回路
１７は上記出力用インバータ回路１１と同様な回路構成
をとる。図１１は、上記シュミット回路の入出力特性図
であり、同図中、２０は入力レベルが“Ｌ”から“Ｈ”
に変化した入力電圧上昇時の出力特性、２１は入力レベ
ルが“Ｈ”から“Ｌ”に変化した入力電圧下降時の出力
特性、２３は出力特性２０と出力特性２１との差である
ヒステリシス幅、２３はヒステリシス幅２２の中央値、
２４は入力電圧上昇時の出力特性２０のスレッショルド
電圧ＶT(+)、２５は入力電圧下降時の出力特性２１のス
レッショルド電圧ＶT(-)、２６は中央値２３とスレッシ
ョルド電圧ＶT(+)との差、２７は中央値２３とスレッシ
ョルド電圧ＶT(-)との差をそれぞれ表している。

【０００５】次に動作について説明する。このシュミッ
ト回路への入力信号が“Ｌ”レベルの時、Ｐｃｈ．Ｔｒ
１２がＯＮ、またＰｃｈ．Ｔｒ１４がＯＮして出力用イ
ンバータ回路１１は“Ｌ”レベルを出力している。入力
信号が“Ｌ”レベルから電源電圧ＶDDの１／２レベルに
変化した時、Ｎｃｈ．Ｔｒ１３がＯＮし、Ｎｃｈ．Ｔｒ
１３のＯＮにより出力用インバータ回路１１の入力レベ
ルを下げようとするが、出力用インバータ回路１１の出
力が反転できないためにＰｃｈ．Ｔｒ１４がＯＦＦしき
れずＰｃｈ．Ｔｒ１４からは“Ｈ”レベルが出力され、
出力用インバータ回路１１の入力レベルが相殺されてし
きい値電圧に達しない。出力用インバータ回路１１の入
力レベルがしきい値電圧に達するには、Ｐｃｈ．Ｔｒ１
２、Ｎｃｈ．Ｔｒ１３への入力レベルを電源電圧ＶDDの
１／２よりさらに高い入力電圧値であるスレッショルド
電圧ＶT(+)２４を入力する必要がある。入力レベルがス
レッショルド電圧ＶT(+)２４になると出力用インバータ
回路１１は反転して出力は“Ｈ”レベルとなる。したが
って、Ｐｃｈ．Ｔｒ１４がＯＦＦし、帰還用Ｎｃｈ．Ｔ
ｒ１５がＯＦＦする。また、シュミット回路への入力レ
ベルを“Ｈ”レベルから引き下げる時も同様に電源電圧
ＶDDの１／２よりさらに低い入力電圧値であるスレッシ
ョルド電圧ＶT(-)２５を入力する必要がある。

【０００６】ここで、スレッショルド電圧ＶT(+)２４又
は、スレッショルド電圧ＶT(-)２５と電源電圧ＶDDの１
／２との差２６、２７及びヒステリシス幅２２は、入力
用Ｐｃｈ．Ｔｒ１２及び入力用Ｎｃｈ．Ｔｒ１３、帰還
用Ｐｃｈ．Ｔｒ１４及び帰還用Ｎｃｈ．Ｔｒ１５のトラ
ンジスタＴｒの能力の比で決定され、帰還用Ｐｃｈ．Ｔ
ｒ１４及び帰還用Ｎｃｈ．Ｔｒ１５の割合が大きくなる
程、ヒステリシス幅２２が大きくなる。但し、上記のよ
うな従来のシュミット回路ではこのトランジスタＴｒ能
力は固定であって変化させることはできず、あらかじめ
設計された１つのヒステリシス幅でしか使用できなかっ
た。

【０００７】

【発明が解決しようとする課題】従来のシュミット回路
は上記のように構成されているので、あらかじめ設計さ
れた１つのヒステリシス幅２２と中央値２３が固定であ
ると、入力をより厳しく判定するためにヒステリシス幅
を広げたり、外部より接続される素子（例えば、ＴＴＬ
（Transistor Transistor Logic）ＩＣ）に対応させて
ヒステリシス中央値２３を変化させることができなかっ
た。すなわち、半導体回路の入力回路等に用いられノイ
ズ対策に使用されることが多く、使用条件は様々で多種
多様な市場要求があるが、ヒステリシス幅２２やヒステ
リシス中央値２３が固定であるとこれらの要求に対して
直ちに適用させることができないという問題点があっ
た。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、使用条件に合ったヒステリシス
幅やヒステリシス幅の中央値を選択することができるシ
ュミット回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１の発明に係るシ
ュミット回路は、入力信号を反転する複数の入力用回路
と、上記複数の入力用回路からの出力を反転する出力用
回路と、上記出力用回路からの出力信号を上記複数の入
力用回路の出力側に帰還させる複数の帰還用回路と、上
記複数の入力用回路及び上記複数の帰還用回路を制御す
る制御信号を出力する制御信号出力手段とを備えたもの
である。

【００１０】請求項２の発明に係るシュミット回路は、
入力信号を反転する複数の入力用回路と、上記複数の入
力用回路からの出力を反転する出力用回路と、上記出力
用回路からの出力信号を上記複数の入力用回路の出力側
に帰還させる複数の帰還用回路と、上記複数の入力用回
路及び上記複数の帰還用回路を制御する制御信号を出力
する制御信号出力手段とを備え、上記複数の入力用回路
及び上記複数の帰還用回路のトランジスタ能力が回路毎
に異なるように構成し、上記制御信号出力手段から出力
される制御信号によってトランジスタ能力が異なるよう
に構成された入力用回路及び帰還用回路を選択するよう
にしたものである。

【００１１】請求項３の発明に係るシュミット回路は、
入力信号を反転する入力用回路と、上記入力用回路から
の出力を反転する出力用回路と、上記出力用回路からの
出力信号を上記入力用回路の出力側に帰還させる帰還用
回路とを備えたシュミット回路において、上記入力用回
路及び上記帰還用回路のトランジスタを制御する制御信
号を出力する制御信号出力手段と、上記入力用回路のＮ
チャネル側に、上記制御信号出力手段からの制御信号に
より制御されるＮチャネルトランジスタを直列に付加し
たＮチャネルトランジスタ組を少なくとも２組以上、並
びに上記帰還用回路のＰチャネル側に、上記制御信号出
力手段からの制御信号により制御されるＰチャネルトラ
ンジスタを直列に付加したＰチャネルトランジスタ組を
少なくとも２組以上備えたものである。

【００１２】請求項４の発明に係るシュミット回路は、
入力信号を反転する入力用回路と、上記入力用回路から
の出力を反転する出力用回路と、上記出力用回路からの
出力信号を上記入力用回路の出力側に帰還させる帰還用
回路とを備えたシュミット回路において、上記入力用回
路及び上記帰還用回路のトランジスタを制御する制御信
号を出力する制御信号出力手段と、上記入力用回路のＰ
チャネル側に、上記制御信号出力手段からの制御信号に
より制御されるＰチャネルトランジスタを直列に付加し
たＰチャネルトランジスタ組を少なくとも２組以上、並
びに上記帰還用回路のＮチャネル側に、上記制御信号出
力手段からの制御信号により制御されるＮチャネルトラ
ンジスタを直列に付加したＮチャネルトランジスタ組を
少なくとも２組以上備えたものである。

【００１３】請求項５の発明に係るシュミット回路は、
上記制御信号により制御されるＮチャネルトランジスタ
のトランジスタ能力が上記Ｎチャネルトランジスタ組毎
に異なるように構成するとともに、上記制御信号により
制御されるＰチャネルトランジスタのトランジスタ能力
が上記Ｐチャネルトランジスタ組毎に異なるように構成
し、上記制御信号によってトランジスタ能力が異なるよ
うに構成されたＮチャネルトランジスタ及びＰチャネル
トランジスタを選択するように構成したものである。

【００１４】請求項６の発明に係るシュミット回路は、
入力信号を反転する入力用回路と、上記入力用回路から
の出力を反転する出力用回路と、上記出力用回路からの
出力信号を上記入力用回路の出力側に帰還させる帰還用
回路とを備えたシュミット回路において、上記入力用回
路及び上記帰還用回路のトランジスタを制御する制御信
号を出力する制御信号出力手段と、上記入力用回路のＰ
チャネル側とＮチャネル側に、上記制御信号出力手段か
らの制御信号により制御されるＰチャネルトランジスタ
とＮチャネルトランジスタを各々直列に付加したＮチャ
ネルトランジスタ組を少なくとも２組以上、並びに上記
帰還用回路のＰチャネル側とＮチャネル側に、上記制御
信号出力手段からの制御信号により制御されるＰチャネ
ルトランジスタとＮチャネルトランジスタを各々直列に
付加したＮチャネルトランジスタ組を少なくとも２組以
上備えたものである。

【００１５】請求項７の発明に係るシュミット回路は、
上記制御信号により制御されるＰチャネルトランジスタ
とＮチャネルトランジスタのトランジスタ能力をそれぞ
れ異なるように構成したもので、また、上記制御信号に
よってトランジスタ能力が異なるように構成されたＮチ
ャネルトランジスタ及びＰチャネルトランジスタを選択
するように構成することも可能である。

【００１６】請求項８の発明に係るシュミット回路は、
入力信号を反転する入力用回路と、上記入力用回路から
の出力を反転する出力用回路と、上記出力用回路からの
出力信号を上記入力用回路の出力側に帰還させる帰還用
回路とを備えたシュミット回路において、トランジスタ
を制御する制御信号を出力する制御信号出力手段と、入
力信号と上記制御信号出力手段から出力された制御信号
の論理をとる論理回路と、上記論理回路の出力によりＯ
Ｎ／ＯＦＦして高電位側電源又は低電位側電源に導通
し、上記出力用回路の入力側の電位レベルを変えるトラ
ンジスタとを備えたものである。

【００１７】請求項９の発明に係るシュミット回路は、
入力信号を反転する入力用回路と、上記入力用回路から
の出力を反転する出力用回路と、上記出力用回路からの
出力信号を上記入力用回路の出力側に帰還させる帰還用
回路とを備えたシュミット回路において、トランジスタ
を制御する制御信号を出力する制御信号出力手段と、入
力信号と上記制御信号出力手段から出力された制御信号
の論理積をとる論理積回路と、入力用回路及び帰還用回
路と低電位側電源との間に設置され、上記論理積回路の
出力をゲート入力とするＮチャネルトランジスタとを備
えたものである。

【００１８】請求項１０の発明に係るシュミット回路
は、入力信号を反転する入力用回路と、上記入力用回路
からの出力を反転する出力用回路と、上記出力用回路か
らの出力信号を上記入力用回路の出力側に帰還させる帰
還用回路とを備えたシュミット回路において、トランジ
スタを制御する制御信号を出力する制御信号出力手段
と、入力信号と上記制御信号出力手段から出力された制
御信号の論理和をとる論理和回路と、入力用回路及び帰
還用回路と高電位側電源との間に設置され、上記論理和
回路の出力をゲート入力とするＰチャネルトランジスタ
とを備えたものである。

【００１９】請求項１１の発明に係るシュミット回路
は、入力信号を反転する入力用回路と、上記入力用回路
からの出力を反転する出力用回路と、上記出力用回路か
らの出力信号を上記入力用回路の出力側に帰還させる帰
還用回路とを備えたシュミット回路において、トランジ
スタを制御する制御信号を出力する制御信号出力手段
と、入力信号と上記制御信号出力手段から出力された制
御信号の論理積をとる論理積回路と、入力信号と上記制
御信号出力手段から出力された制御信号の論理和をとる
論理和回路と、入力用回路及び帰還用回路と低電位側電
源との間に設置され、上記論理積回路の出力をゲート入
力とするＮチャネルトランジスタと、入力用回路及び帰
還用回路と高電位側電源との間に設置され、上記論理和
回路の出力をゲート入力とするＰチャネルトランジスタ
とを備えたものである。

【００２０】請求項１２の発明に係るシュミット回路
は、入力信号を反転する入力用回路と、上記入力用回路
からの出力を反転する出力用回路と、上記出力用回路か
らの出力信号を上記入力用回路の出力側に帰還させる帰
還用回路とを備えたシュミット回路において、上記入力
用回路及び上記帰還用回路のトランジスタを制御する制
御信号を出力する制御信号出力手段と、上記出力用回路
は、上記入力用回路のＰチャネル側に、上記制御信号出
力手段からの制御信号により制御されるＰチャネルトラ
ンジスタを直列に付加したＰチャネルトランジスタ組を
少なくとも２組以上並列に配置するように構成したもの
である。

【００２１】請求項１３の発明に係るシュミット回路
は、入力信号を反転する入力用回路と、上記入力用回路
からの出力を反転する出力用回路と、上記出力用回路か
らの出力信号を上記入力用回路の出力側に帰還させる帰
還用回路とを備えたシュミット回路において、上記入力
用回路及び上記帰還用回路のトランジスタを制御する制
御信号を出力する制御信号出力手段と、上記出力用回路
は、上記入力用回路のＮチャネル側に、上記制御信号出
力手段からの制御信号により制御されるＮチャネルトラ
ンジスタを直列に付加したＮチャネルトランジスタ組を
少なくとも２組以上並列に配置するように構成したもの
である。

【００２２】請求項１４の発明に係るシュミット回路
は、上記出力用回路は、上記入力用回路のＰチャネル側
に、上記制御信号出力手段からの制御信号により制御さ
れるＰチャネルトランジスタを直列に付加したＰチャネ
ルトランジスタ組を少なくとも２組以上並列に配置する
ように構成したものである。

【００２３】請求項１５の発明に係るシュミット回路
は、上記出力用回路は、上記入力用回路のＮチャネル側
に、上記制御信号出力手段からの制御信号により制御さ
れるＮチャネルトランジスタを直列に付加したＮチャネ
ルトランジスタ組を少なくとも２組以上並列に配置する
ように構成したものである。

【００２４】

【作用】請求項１の発明におけるシュミット回路は、制
御信号出力手段から出力される制御信号により制御され
る入力用回路及び帰還用回路が各々２つ以上設けられ、
制御信号によって複数の入力用回路及び帰還用回路のう
ち所定の回路が選択される。したがって、入力用回路及
び帰還用回路の選択によってヒステリシス幅を選択する
ことができ、半導体回路の使用条件に合わせたヒステリ
シス幅を得ることができる。

【００２５】請求項２の発明におけるシュミット回路
は、複数の制御信号により制御される入力用回路及び帰
還用回路が各々２つ以上設けられ、複数の入力用回路及
び複数の帰還用回路のトランジスタ能力が回路毎に異な
るように構成される。そして、制御信号によってトラン
ジスタ能力が異なるように構成された複数の入力用回路
及び帰還用回路のうち所定の回路が選択される。したが
って、入力用回路及び帰還用回路の選択によってヒステ
リシス幅を選択することができ、例えば選択された帰還
用回路のトランジスタ能力が高い回路の場合には、スレ
ッショルド電圧ＶT(+)が引き上げられ、ヒステリシス幅
が大きくなる。したがって、制御信号を設定するだけ
で、入力を厳しく判定するためにヒステリシス幅を広げ
たりすることが容易に行なえ、半導体回路の使用条件に
合わせたヒステリシス幅を得ることができる。

【００２６】請求項３の発明におけるシュミット回路
は、制御信号出力手段からの制御信号により制御される
Ｎチャネルトランジスタが入力用回路のＮチャネル側に
直列に付加されたＮチャネルトランジスタ組が少なくと
も２組以上設けられるとともに、制御信号により制御さ
れるＰチャネルトランジスタが帰還用回路のＰチャネル
側に直列に付加されたＰチャネルトランジスタ組が少な
くとも２組以上設けられる。したがって、制御信号出力
手段から出力される制御信号によってトランジスタ能力
の異なるトランジスタの組み合わせを変えてヒステリシ
ス幅のうちスレッショルド電圧ＶT(+)を変化させること
ができ、半導体回路の使用条件に合わせたヒステリシス
幅を得ることができる。

【００２７】請求項４の発明におけるシュミット回路
は、制御信号出力手段からの制御信号により制御される
Ｐチャネルトランジスタが入力用回路のＰチャネル側に
直列に付加されたＰチャネルトランジスタ組が少なくと
も２組以上設けられるとともに、制御信号により制御さ
れるＮチャネルトランジスタが帰還用回路のＮチャネル
側に直列に付加されたＮチャネルトランジスタ組が少な
くとも２組以上設けられる。したがって、制御信号出力
手段から出力される制御信号によってトランジスタ能力
の異なるトランジスタの組み合わせを変えてヒステリシ
ス幅のうちスレッショルド電圧ＶT(-)を変化させること
ができ、半導体回路の使用条件に合わせたヒステリシス
幅を得ることができる。

【００２８】請求項５の発明におけるシュミット回路
は、制御信号により制御されるＮチャネルトランジスタ
のトランジスタ能力及びＰチャネルトランジスタのトラ
ンジスタ能力がＮチャネルトランジスタ組毎及びＰチャ
ネルトランジスタ組毎に異なるように構成され、トラン
ジスタ能力が異なるように構成されたＮチャネルトラン
ジスタ及びＰチャネルトランジスタが制御信号によって
選択される。したがって、制御信号出力手段から出力さ
れる制御信号によってトランジスタ能力の異なるトラン
ジスタの組み合わせを変えてヒステリシス幅のうちスレ
ッショルド電圧ＶT(+)またはスレッショルド電圧ＶT(-)
を変化させることができ、半導体回路の使用条件に合わ
せたヒステリシス幅を得ることができる。

【００２９】請求項６の発明におけるシュミット回路
は、制御信号出力手段によって入力用回路及び帰還用回
路のトランジスタに異なる制御信号が出力される。ま
た、入力用回路のＰチャネル側とＮチャネル側に、制御
信号により制御されるＰチャネルトランジスタとＮチャ
ネルトランジスタを各々直列に付加したＮチャネルトラ
ンジスタ組が少なくとも２組以上設けられ、同様の回路
が帰還用回路にも設けられる。したがって、制御信号出
力手段から出力される制御信号によって入力用回路及び
帰還用回路の各々のトランジスタのトランジスタ能力を
選択することが可能となり、より多くのスレッショルド
電圧ＶT(-)、スレッショルド電圧ＶT(+)及びヒステリシ
ス幅を選択することが可能になる。

【００３０】請求項７の発明におけるシュミット回路の
ように、上記制御信号により制御されるＰチャネルトラ
ンジスタとＮチャネルトランジスタのトランジスタ能力
がそれぞれ異なるように構成するようにすれば、さらに
多くのトランジスタの組み合わせによるトランジスタ能
力を選択することが可能となり、より多くのスレッショ
ルド電圧ＶT(-)、スレッショルド電圧ＶT(+)及びヒステ
リシス幅を選択することが可能になる。

【００３１】請求項８の発明におけるシュミット回路
は、入力信号と制御信号出力手段から出力された制御信
号が論理回路によって所定の論理がとられ、この論理出
力により高電位側電源又は低電位側電源と帰還用回路の
入力側に設けられたトランジスタがＯＮ／ＯＦＦする。
これにより、出力用回路の入力側の電位レベルが変化す
ることとなって出力用回路に入力される電位が変化し、
このシュミット回路のスレッショルド電圧ＶT(+)または
スレッショルド電圧ＶT(-)を変えることができる。

【００３２】請求項９の発明におけるシュミット回路
は、入力信号と制御信号出力手段から出力された制御信
号が論理積回路によって論理積がとられ、この論理積回
路の出力によって入力用回路及び帰還用回路と低電位側
電源との間に設置されたＮチャネルトランジスタＯＮ／
ＯＦＦする。これにより、出力用回路の入力側の電位レ
ベルが変化することとなって出力用回路に入力される電
位が変化し、このシュミット回路のスレッショルド電圧
ＶT(+)を変えることができる。

【００３３】請求項１０の発明におけるシュミット回路
は、入力信号と制御信号出力手段から出力された制御信
号が論理和回路によって論理和がとられ、この論理和回
路の出力によって入力用回路及び帰還用回路と高電位側
電源との間に設置されたＰチャネルトランジスタＯＮ／
ＯＦＦする。これにより、出力用回路の入力側の電位レ
ベルが変化することとなって出力用回路に入力される電
位が変化し、このシュミット回路のスレッショルド電圧
ＶT(-)を変えることができる。

【００３４】請求項１１の発明におけるシュミット回路
は、入力信号と制御信号の論理積をゲート入力とするＮ
チャネルトランジスタと、入力信号と制御信号の論理和
をゲート入力とするＰチャネルトランジスタとが入力用
回路及び帰還用回路と電源との間に設置され、制御信号
によってＯＮ／ＯＦＦ制御される。したがって、出力用
回路の入力側の電位レベルが変化することとなって出力
用回路に入力される電位が変化し、このシュミット回路
のスレッショルド電圧ＶT(+)及びスレッショルド電圧Ｖ
T(-)を変えることができる。

【００３５】請求項１２の発明におけるシュミット回路
は、入力用回路からの出力を反転する出力用回路とし
て、制御信号出力手段からの制御信号により制御される
Ｐチャネルトランジスタが入力用回路のＰチャネル側に
直列に付加されたＰチャネルトランジスタ組が少なくと
も２組以上並列に配置される。したがって、制御信号出
力手段から出力される制御信号によってＰチャネルトラ
ンジスタのトランジスタ能力を選択することによってＰ
チャネルトランジスタのトランジスタ能力を変化させ、
これによってＮチャネルトランジスタとの比を変化させ
ることができ、出力用回路のしきい値を変化させること
ができる。その結果、例えばヒステリシス幅の中央値を
下げることができ、ＴＴＬ入力レベルに合った特性のシ
ュミット回路が実現できる。

【００３６】請求項１３の発明におけるシュミット回路
は、入力用回路からの出力を反転する出力用回路とし
て、制御信号出力手段からの制御信号により制御される
Ｎチャネルトランジスタが入力用回路のＮチャネル側に
直列に付加されたＮチャネルトランジスタ組が少なくと
も２組以上並列に配置される。したがって、制御信号出
力手段から出力される制御信号によってＮチャネルトラ
ンジスタのトランジスタ能力を選択することによってＮ
チャネルトランジスタのトランジスタ能力を変化させ、
これによってＮチャネルトランジスタとの比を変化させ
ることができ、出力用回路のしきい値を変化させること
ができる。その結果、例えばヒステリシス幅の中央値を
下げることができ、ＴＴＬ入力レベルに合った特性のシ
ュミット回路が実現できる。

【００３７】請求項１４の発明におけるシュミット回路
は、トランジスタ能力が異なるように構成された入力用
回路、帰還用回路のトランジスタを選択ことでヒステリ
シス幅を選択することができるとともに、制御信号によ
り出力用回路のトランジスタを選択することによってＰ
チャネルトランジスタ能力を変化させ、ヒステリシス幅
の中央値を可変することができる。その結果、半導体回
路の使用条件に合わせたヒステリシス幅を得ることがで
き、ＴＴＬ入力レベルに合った特性のシュミット回路が
実現できる。

【００３８】請求項１５の発明におけるシュミット回路
は、トランジスタ能力が異なるように構成された入力用
回路、帰還用回路のトランジスタを選択ことでヒステリ
シス幅を選択することができるとともに、制御信号によ
り出力用回路のトランジスタを選択することによってＰ
ｃｈ．Ｔｒ能力を変化させ、ヒステリシス幅２２の中央
値２３を可変することができる。その結果、半導体回路
の使用条件に合わせたヒステリシス幅を得ることがで
き、ＴＴＬ入力レベルに合った特性のシュミット回路が
実現できる。

【００３９】

【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１は請求項１及び請求項２の発明の
一実施例によるシュミット回路を示す回路図である。図
１において、シュミット回路は、電源電圧ＶDDの１／２
のしきい値電圧を有する出力用インバータ回路（出力用
回路）３０、制御信号ａの反転信号で制御されるＰｃ
ｈ．Ｔｒ３１、入力信号で制御されるＰｃｈ．Ｔｒ３
２、入力信号で制御されるＮｃｈ．Ｔｒ３３、制御信号
ａで制御されるＮｃｈ．Ｔｒ３４、制御信号ｂの反転信
号で制御されるＰｃｈ．Ｔｒ３５、入力信号で制御され
るＰｃｈ．Ｔｒ３６、入力信号で制御されるＮｃｈ．Ｔ
ｒ３７、制御信号ｂで制御されるＮｃｈ．Ｔｒ３８、制
御信号ｃの反転信号で制御されるＰｃｈ．Ｔｒ３９、出
力信号で制御されるＰｃｈ．Ｔｒ４０、出力信号で制御
されるＮｃｈ．Ｔｒ４１、制御信号ｃで制御されるＮｃ
ｈ．Ｔｒ４２、制御信号ｄの反転信号で制御されるＰｃ
ｈ．Ｔｒ４３、出力信号で制御されるＰｃｈ．Ｔｒ４
４、出力信号で制御されるＮｃｈ．Ｔｒ４５、制御信号
ｄで制御されるＮｃｈ．Ｔｒ４６、及び各回路に供給す
る制御信号ａ，ｂ，ｃ，ｄを格納するヒステリシス幅選
択レジスタ（制御信号出力手段）４７から構成される。

【００４０】ここで、上記Ｐｃｈ．Ｔｒ３５とＰｃｈ．
Ｔｒ３６とを直列接続することによりによって合成され
る合成Ｐｃｈ．Ｔｒのトランジスタ能力は、上記Ｐｃ
ｈ．Ｔｒ３１とＰｃｈ．Ｔｒ３２とを直列接続すること
によって合成される合成Ｐｃｈ．Ｔｒのトランジスタ能
力より高く設計し、また、上記Ｎｃｈ．Ｔｒ３７とＮｃ
ｈ．Ｔｒ３８とを直列接続することによりによって合成
される合成Ｎｃｈ．Ｔｒのトランジスタ能力は、上記Ｎ
ｃｈ．Ｔｒ３３とＮｃｈ．Ｔｒ３４とを直列接続するこ
とによって合成される合成Ｎｃｈ．Ｔｒのトランジスタ
能力より高く設計する。

【００４１】また、上記Ｐｃｈ．Ｔｒ４３とＰｃｈ．Ｔ
ｒ４４とを直列接続することによりによって合成される
合成Ｐｃｈ．Ｔｒのトランジスタ能力は、上記Ｐｃｈ．
Ｔｒ３９とＰｃｈ．Ｔｒ４０とを直列接続することによ
って合成される合成Ｐｃｈ．Ｔｒのトランジスタ能力よ
り高く設計し、また、上記Ｎｃｈ．Ｔｒ４５とＮｃｈ．
Ｔｒ４６とを直列接続することによりによって合成され
る合成Ｎｃｈ．Ｔｒのトランジスタ能力は、上記Ｎｃ
ｈ．Ｔｒ４１とＮｃｈ．Ｔｒ４２とを直列接続すること
によって合成される合成Ｎｃｈ．Ｔｒのトランジスタ能
力より高く設計する。これにより入力用回路４９は、入
力用回路４８より、また、帰還用回路５０より各々トラ
ンジスタ能力の高い回路となっている。

【００４２】すなわち、実施例１のシュミット回路は、
Ｐｃｈ．Ｔｒ及びＮｃｈ．Ｔｒからなる従来の入力用イ
ンバータ回路及び帰還用インバータ回路に、制御信号に
よって制御されるＰｃｈ．Ｔｒ及びＮｃｈ．Ｔｒをそれ
ぞれ付加するとともに、これらＰｃｈ．Ｔｒ及びＮｃ
ｈ．Ｔｒが付加された入力用インバータ回路及び帰還用
インバータ回路をそれぞれ複数並列で配置し、かつ複数
並列で配置された入力用インバータ回路及び帰還用イン
バータ回路のトランジスタ能力が回路毎に異なるように
構成し、ヒステリシス幅選択レジスタ４７から出力され
る制御信号によってトランジスタ能力が異なるように構
成された回路を選択するように構成している。

【００４３】このようにして、上記Ｐｃｈ．Ｔｒ３１、
Ｐｃｈ．Ｔｒ３２、Ｎｃｈ．Ｔｒ３３及びＮｃｈ．Ｔｒ
３４は、入力信号及び制御信号ａで制御される入力用回
路４８を構成し、上記Ｐｃｈ．Ｔｒ３５、Ｐｃｈ．Ｔｒ
３６、Ｎｃｈ．Ｔｒ３７及びＮｃｈ．Ｔｒ３８は、入力
信号及び制御信号ｂで制御される入力用回路４９を構成
する。また、上記Ｐｃｈ．Ｔｒ３９、Ｐｃｈ．Ｔｒ４
０、Ｎｃｈ．Ｔｒ４１及びＮｃｈ．Ｔｒ４２は、出力信
号及び制御信号ｃで制御される帰還用回路５０を構成
し、上記Ｐｃｈ．Ｔｒ４３、Ｐｃｈ．Ｔｒ４４、Ｎｃ
ｈ．Ｔｒ４５及びＮｃｈ．Ｔｒ４６は、出力信号及び制
御信号ｄで制御される帰還用回路５１を構成する。

【００４４】次に動作について説明する。上記シュミッ
ト回路によって前記図１１に示すバッファの入出力特性
のヒステリシス幅２２を変化させる場合を例にとる。ヒ
ステリシス幅２２を変化させるために上述したように、
Ｐｃｈ．Ｔｒ３５とＰｃｈ．Ｔｒ３６とを直列接続する
ことによって合成される合成Ｐｃｈ．Ｔｒのトランジス
タ能力を、Ｐｃｈ．Ｔｒ３１とＰｃｈ．Ｔｒ３２とを直
列接続することによって合成される合成Ｐｃｈ．Ｔｒの
トランジスタ能力より高く、同様に、Ｎｃｈ．Ｔｒ３３
とＮｃｈ．Ｔｒ３４よりＮｃｈ．Ｔｒ３７とＮｃｈ．Ｔ
ｒ３８の合成Ｔｒ能力を、Ｐｃｈ．Ｔｒ３９とＰｃｈ．
Ｔｒ４０よりＰｃｈ．Ｔｒ４３とＰｃｈ．Ｔｒ４４の合
成Ｔｒ能力を、Ｎｃｈ．Ｔｒ４１とＮｃｈ．Ｔｒ４２よ
りＮｃｈ．Ｔｒ４５とＮｃｈ．Ｔｒ４６の合成Ｔｒ能力
をそれぞれ高く設計する。

【００４５】このような構成において、ヒステリシス幅
選択レジスタ４７に格納する制御信号ａ，ｂ，ｃ，ｄを
例えば“１０１０”とすると、ヒステリシス幅選択レジ
スタ４７からは制御信号ａ，ｃが出力されることになり
上記シュミット回路を構成する回路のうち、入力用回路
として入力用回路４８が、帰還用回路として帰還用回路
５０がそれぞれ選択される。選択された入力用回路４
８、帰還用回路５０は、並列して接続された入力用回路
４９、帰還用回路５１に比べ各々トランジスタ能力が低
い回路となっており、これら入力用回路４８、帰還用回
路５０のトランジスタ能力を前記図１０に示した従来例
と同等に設計した場合には従来例と同様な基本動作を行
なうことになる。

【００４６】すなわち、上記シュミット回路の入力用回
路４８、帰還用回路５０が選択され、入力信号が“Ｌ”
レベルの時、入力用回路４８のＰｃｈ．Ｔｒ３１、Ｐｃ
ｈ．Ｔｒ３２がＯＮし、また帰還用回路５０のＰｃｈ．
Ｔｒ３９、Ｐｃｈ．Ｔｒ４０がＯＮして出力用インバー
タ回路３０は“Ｌ”レベルを出力している時に、入力信
号が“Ｌ”レベルから電源電圧ＶDDの１／２レベルに変
化すると、入力用回路４８のＮｃｈ．Ｔｒ３３、Ｎｃ
ｈ．Ｔｒ３４がＯＮし、Ｎｃｈ．Ｔｒ３３、Ｎｃｈ．Ｔ
ｒ３４のＯＮにより出力用インバータ回路３０の入力レ
ベルを下げようとするが、帰還用回路５０はＰｃｈ．Ｔ
ｒ４０がまだＯＦＦしきれてなくＰｃｈ．Ｔｒ４０は
“Ｈ”レベルを出力しているため、出力用インバータ回
路３０の入力レベルが相殺されて、しきい値電圧に達せ
ず、出力用インバータ回路３０の出力は反転しない。

【００４７】出力用インバータ回路３０の出力を反転さ
せるには、入力用回路４８への入力レベルを帰還用回路
５０のＰｃｈ．Ｔｒ３９とＰｃｈ．Ｔｒ４０の合成トラ
ンジスタ能力を打ち消すために、前記図１１のスレッシ
ョルド電圧ＶT(+)２４まで高くする必要がある。また、
また、上記シュミット回路への入力レベルを“Ｈ”レベ
ルから引き下げる時も同様に電源電圧ＶDDの１／２より
さらに低い入力電圧値であるスレッショルド電圧ＶT(-)
２５を入力する必要がある。

【００４８】次にヒステリシス幅選択レジスタ４７に格
納する制御信号ａ，ｂ，ｃ，ｄを例えば“０１１０”と
すると、ヒステリシス幅選択レジスタ４７からは制御信
号ｂ，ｃが出力されることになり上記シュミット回路の
入力用回路４８が入力用回路４９に変更される。選択さ
れた入力用回路４９は、入力用回路４８に比べ各々トラ
ンジスタ能力が高い回路であるから、前記図１１のスレ
ッショルド電圧ＶT(+)２４が引き下げられ、ヒステリシ
ス幅２２が小さくなる。

【００４９】また、ヒステリシス幅選択レジスタ４７に
格納する制御信号ａ，ｂ，ｃ，ｄを例えば“１００１”
とすると、ヒステリシス幅選択レジスタ４７からは制御
信号ａ，ｄが出力されることになり上記シュミット回路
の入力用回路４８が、帰還用回路５０が帰還用回路５１
に変更される。選択された帰還用回路５１は、帰還用回
路５０に比べ各々トランジスタ能力が高い回路であるか
ら、前記図１１のスレッショルド電圧ＶT(+)２４が引き
上げられ、ヒステリシス幅２２が大きくなる。

【００５０】このように、実施例１のシュミット回路
は、電源電圧ＶDDの１／２のしきい値電圧を有する出力
用インバータ回路３０と、各回路に供給する制御信号
ａ，ｂ，ｃ，ｄを格納するヒステリシス幅選択レジスタ
４７と、制御信号ａ，ｂ，ｃ，ｄによって制御される複
数の入力用回路４８、４９、帰還用回路５０、５１とを
備え、入力用回路４８、４９、帰還用回路５０、５１の
トランジスタ能力が回路毎に異なるように構成し、ヒス
テリシス幅選択レジスタ４７から出力される制御信号
ａ，ｂ，ｃ，ｄによってトランジスタ能力が異なるよう
に構成された回路を選択するようにしているので、ヒス
テリシス幅２２を選択することができ、半導体回路の使
用条件に合わせたヒステリシス幅を得ることができる。

【００５１】例えば、ヒステリシス幅２２は使用されて
いる入力用回路と帰還用回路のトランジスタ能力の比で
決定され、帰還用回路の割合が大きくなる程、ヒステリ
シス幅２２が大きくなる。そのヒステリシス幅２２をヒ
ステリシス幅選択レジスタ４７に格納されている制御信
号ａ，ｂで入力用回路４８、４９の何れか又は両方を選
択し、同じくヒステリシス幅選択レジスタ４７に格納さ
れている制御信号ｃ，ｄで帰還用回路５０、５１の何れ
か又は両方を選択するようにすれば、９通りのヒステリ
シス幅２２を選択することができる。

【００５２】また、上記シュミット回路において制御信
号ｂの代わりに制御信号ａの反転信号を、制御信号ｄの
代わりに制御信号ｃの反転信号を用いるようにすれば２
つの制御信号で４通りのヒステリシス幅２２を選択する
ことができ、ヒステリシス幅選択レジスタ４７を小さく
できる。さらに、入力用回路、帰還用回路、制御信号を
増やすようにすれば、より多くのヒステリシス幅２２を
選択することが可能になる。

【００５３】実施例２．以下、この発明の実施例２を図
について説明する。図２は請求項３及び請求項５の発明
の一実施例によるシュミット回路を示す回路図であり、
実施例１による図１に示した回路の相当部分には同一符
号を付しその説明を省略する。図２において、シュミッ
ト回路は、電源電圧ＶDDの１／２のしきい値電圧を有す
る出力用インバータ回路３０、入力信号で制御されるＰ
ｃｈ．Ｔｒ６１、入力信号で制御されるＮｃｈ．Ｔｒ６
２、Ｎｃｈ．Ｔｒ６３、制御信号ｅで制御されるＮｃ
ｈ．Ｔｒ６４、制御信号ｆで制御されるＮｃｈ．Ｔｒ６
５、出力信号で制御されるＰｃｈ．Ｔｒ６６、Ｐｃｈ．
Ｔｒ６７、制御信号ｇで制御されるＰｃｈ．Ｔｒ６８、
制御信号ｈで制御されるＰｃｈ．Ｔｒ６９、出力信号で
制御されるＮｃｈ．Ｔｒ７０、及び各回路に供給する制
御信号ｅ，ｆ，ｇ，ｈを格納するヒステリシス幅選択レ
ジスタ（制御信号出力手段）７１から構成される。

【００５４】ここで、上記Ｐｃｈ．Ｔｒ６１、Ｎｃｈ．
Ｔｒ６２、Ｎｃｈ．Ｔｒ６３、Ｎｃｈ．Ｔｒ６４、Ｎｃ
ｈ．Ｔｒ６５は、入力信号及び制御信号ｅ，ｆで制御さ
れるＮｃｈ可変回路（入力用回路）７２を構成し、この
Ｎｃｈ可変回路７２のＰｃｈ側は１つのＰｃｈ．Ｔｒ６
１により、またＮｃｈ側はトランジスタ能力の異なる２
つのＮｃｈ．Ｔｒ６４、Ｎｃｈ．Ｔｒ６５によりそれぞ
れ構成される。また、上記Ｐｃｈ．Ｔｒ６６、Ｐｃｈ．
Ｔｒ６７、Ｐｃｈ．Ｔｒ６８、Ｐｃｈ．Ｔｒ６９、Ｎｃ
ｈ．Ｔｒ７０は、出力信号及び制御信号ｇ，ｈで制御さ
れるＰｃｈ可変回路（帰還用回路）７３を構成し、この
Ｐｃｈ可変回路７３のＰｃｈ側はトランジスタ能力の異
なる２つのＰｃｈ．Ｔｒ６８、Ｐｃｈ．Ｔｒ６９によ
り、またＮｃｈ側は１つのＮｃｈ．Ｔｒ７０によりそれ
ぞれ構成される。

【００５５】すなわち、実施例２のシュミット回路は、
Ｐｃｈ．Ｔｒ及びＮｃｈ．Ｔｒからなる入力用回路のＮ
ｃｈ側に、直列に接続したＮｃｈ．Ｔｒ組を少なくとも
２組以上設けるとともに、直列に接続したＮｃｈ．Ｔｒ
組のトランジスタ能力が異なるように構成し、ヒステリ
シス幅選択レジスタ７１から出力される制御信号ｅ，ｆ
によってトランジスタ能力が異なるように構成されたＮ
ｃｈ．Ｔｒを選択するように構成し、さらに、Ｐｃｈ．
Ｔｒ及びＮｃｈ．Ｔｒからなる帰還用回路のＰｃｈ側
に、直列に接続したＰｃｈ．Ｔｒ組を少なくとも２組以
上設けるとともに、直列に接続したＰｃｈ．Ｔｒ組のト
ランジスタ能力が異なるように構成し、ヒステリシス幅
選択レジスタ７１から出力される制御信号ｇ，ｈによっ
てトランジスタ能力が異なるように構成されたＰｃｈ．
Ｔｒを選択するように構成している。

【００５６】次に動作について説明する。上記シュミッ
ト回路によって前記図１１に示す入出力特性のヒステリ
シス幅２２のうちスレッショルド電圧ＶT(+)２４を変化
させる場合を例にとる。ヒステリシス幅２２のうちスレ
ッショルド電圧ＶT(+)２４を変化させるために上述した
ように、Ｎｃｈ可変回路７２のＮｃｈ側はトランジスタ
能力の異なる２つのＮｃｈ．Ｔｒ６４、Ｎｃｈ．Ｔｒ６
５で設計し、Ｐｃｈ可変回路７３のＰｃｈ側はトランジ
スタ能力の異なる２つのＰｃｈ．Ｔｒ６８、Ｐｃｈ．Ｔ
ｒ６９で設計する。

【００５７】このような構成において、ヒステリシス幅
選択レジスタ７１に格納する制御信号ｅ，ｆ，ｇ，ｈを
例えば“１０１０”とすると、ヒステリシス幅選択レジ
スタ７１からは制御信号ｅ，ｆが出力されることになり
上記Ｎｃｈ可変回路７２のＮｃｈ．Ｔｒ６４とＰｃｈ可
変回路７３のＰｃｈ．Ｔｒ６８がそれぞれ選択される。
選択されたＮｃｈ．Ｔｒ６４とＰｃｈ．Ｔｒ６８が並列
して接続されたＮｃｈ．Ｔｒ６５とＰｃｈ．Ｔｒ６９に
比べ各々トランジスタ能力が低いトランジスタとし、こ
れらＮｃｈ．Ｔｒ６４とＰｃｈ．Ｔｒ６８のトランジス
タ能力を前記図１０に示した従来例と同等に設計した場
合には従来例と同様な基本動作を行なうことになる。ま
た、ヒステリシス幅選択レジスタ７１に格納する制御信
号ｅ，ｆ，ｇ，ｈを変えることによりトランジスタ能力
の異なるトランジスタの組み合わせを変えてヒステリシ
ス幅２２のうちスレッショルド電圧ＶT(+)２４を変化さ
せることができる。

【００５８】すなわち、ヒステリシス幅選択レジスタ７
１に格納されている制御信号ｅ，ｆ，ｇ，ｈによってＮ
ｃｈ可変回路７２のＮｃｈ．Ｔｒ６４、Ｎｃｈ．Ｔｒ６
５とＰｃｈ可変回路７３のＰｃｈ．Ｔｒ６８、Ｐｃｈ．
Ｔｒ６９の組み合わせが９通り可能であり、それぞれの
組み合わせによるＮｃｈ可変回路７２のＮｃｈ．Ｔｒと
Ｐｃｈ可変回路７３のＰｃｈ．Ｔｒのトランジスタ能力
の比が同じにならないように設計すれば図１１に示すス
レッショルド電圧ＶT(+)２４を電源電圧ＶDDの１／２よ
り高い範囲で９通り変化させることが可能になり、半導
体回路の使用条件に合わせたヒステリシス幅２２を得る
ことができる。さらに、Ｎｃｈ可変回路７２のＮｃｈ．
Ｔｒ、Ｐｃｈ可変回路７３のＰｃｈ．Ｔｒ、及び制御信
号を増やし、全ての組み合わせにおいてＮｃｈ可変回路
７２のＮｃｈ．ＴｒとＰｃｈ可変回路７３のＰｃｈ．Ｔ
ｒのトランジスタ能力の比が同じにならないように設計
すれば、より多くのスレッショルド電圧ＶT(+)２４を選
択することが可能になる。

【００５９】実施例３．以下、この発明の実施例３を図
について説明する。図３は請求項４及び請求項５の発明
の一実施例によるシュミット回路を示す回路図であり、
上記実施例２がヒステリシス幅２２のうちスレッショル
ド電圧ＶT(+)２４を変化させるようにしたのに対し実施
例３ではスレッショルド電圧ＶT(-)２５を変化させるよ
うにしたものである。実施例３の説明にあたり実施例２
による図２に示した回路の相当部分には同一符号を付し
その説明を省略する。

【００６０】図３において、シュミット回路は、電源電
圧ＶDDの１／２のしきい値電圧を有する出力用インバー
タ回路３０、入力信号で制御されるＰｃｈ．Ｔｒ８１、
Ｐｃｈ．Ｔｒ８２、制御信号ｇで制御されるＰｃｈ．Ｔ
ｒ８３、制御信号ｈで制御されるＰｃｈ．Ｔｒ８４、入
力信号で制御されるＮｃｈ．Ｔｒ８５、出力信号で制御
されるＰｃｈ．Ｔｒ８６、出力信号で制御されるＮｃ
ｈ．Ｔｒ８７、Ｎｃｈ．Ｔｒ８８、制御信号ｅで制御さ
れるＮｃｈ．Ｔｒ８９、制御信号ｆで制御されるＮｃ
ｈ．Ｔｒ９０、及び各回路に供給する制御信号ｅ，ｆ，
ｇ，ｈを格納するヒステリシス幅選択レジスタ（制御信
号出力手段）７１から構成される。

【００６１】ここで、上記Ｐｃｈ．Ｔｒ８１、Ｐｃｈ．
Ｔｒ８２、Ｐｃｈ．Ｔｒ８３、Ｐｃｈ．Ｔｒ８４、Ｎｃ
ｈ．Ｔｒ８５は、入力信号及び制御信号ｇ，ｈで制御さ
れるＰｃｈ可変回路（入力用回路）９１を構成し、この
Ｐｃｈ可変回路９１のＰｃｈ側はトランジスタ能力の異
なる２つのＰｃｈ．Ｔｒ８３、Ｐｃｈ．Ｔｒ８４によ
り、またＮｃｈ側は１つのＮｃｈ．Ｔｒ８５によりそれ
ぞれ構成される。また、上記Ｐｃｈ．Ｔｒ８６、Ｎｃ
ｈ．Ｔｒ８７、Ｎｃｈ．Ｔｒ８８、Ｎｃｈ．Ｔｒ８９、
Ｎｃｈ．Ｔｒ９０は、出力信号及び制御信号ｅ，ｆで制
御されるＮｃｈ可変回路（帰還用回路）９２を構成し、
このＮｃｈ可変回路９２のＰｃｈ側は１つのＰｃｈ．Ｔ
ｒ８６により、またＮｃｈ側はトランジスタ能力の異な
る２つのＮｃｈ．Ｔｒ８９、Ｎｃｈ．Ｔｒ９０によりそ
れぞれ構成される。

【００６２】すなわち、実施例３のシュミット回路は、
実施例２で帰還用回路に用いたＰｃｈ可変回路７３を入
力用回路としてＰｃｈ可変回路９１に、また入力用回路
に用いたＮｃｈ可変回路７２を帰還用回路としてＮｃｈ
可変回路９２に構成したものである。

【００６３】次に動作について説明する。上記シュミッ
ト回路によって前記図１１に示す入出力特性のヒステリ
シス幅２２のうちスレッショルド電圧ＶT(-)２５を変化
させる場合を例にとる。ヒステリシス幅２２のうちスレ
ッショルド電圧ＶT(-)２５を変化させるために上述した
ように、Ｐｃｈ可変回路９１のＰｃｈ側はトランジスタ
能力の異なる２つのＰｃｈ．Ｔｒ８３、Ｐｃｈ．Ｔｒ８
４で設計し、Ｎｃｈ可変回路９２のＮｃｈ側はトランジ
スタ能力の異なる２つのＮｃｈ．Ｔｒ８９、Ｎｃｈ．Ｔ
ｒ９０で設計して、ヒステリシス幅選択レジスタ７１に
格納する制御信号ｅ，ｆ，ｇ，ｈを変えるようにする。

【００６４】例えば、ヒステリシス幅選択レジスタ７１
に格納されている制御信号ｅ，ｆ，ｇ，ｈによってＰｃ
ｈ可変回路９１のＰｃｈ．Ｔｒ８３、Ｐｃｈ．Ｔｒ８４
とＮｃｈ可変回路９２のＮｃｈ．Ｔｒ８９、Ｎｃｈ．Ｔ
ｒ９０の組み合わせが９通り可能であり、それぞれの組
み合わせによるＰｃｈ可変回路９１のＰｃｈ．ＴｒとＮ
ｃｈ可変回路９２のＮｃｈ．Ｔｒのトランジスタ能力の
比が同じにならないように設計すれば図１１に示すスレ
ッショルド電圧ＶT(-)２５を電源電圧ＶDDの１／２より
低い範囲で９通り変化させることが可能になり、半導体
回路の使用条件に合わせたヒステリシス幅を得ることが
できる。

【００６５】さらに、Ｎｃｈ可変回路７２のＰｃｈ可変
回路９１のＰｃｈ．Ｔｒ、Ｎｃｈ可変回路９２のＮｃ
ｈ．Ｔｒ、及び制御信号を増やし、全ての組み合わせに
おいてＰｃｈ可変回路９１のＰｃｈ．ＴｒとＮｃｈ可変
回路９２のＮｃｈ．Ｔｒのトランジスタ能力の比が同じ
にならないように設計すれば、より多くのスレッショル
ド電圧ＶT(-)２５を選択することが可能になる。

【００６６】実施例４．以下この発明の実施例４を図に
ついて説明する。図４は請求項６及び請求項７の発明の
一実施例によるシュミット回路を示す回路図であり、上
記実施例２がヒステリシス幅２２のうちスレッショルド
電圧ＶT(+)２４を、実施例３がスレッショルド電圧ＶT
(-)２５を変化させるようにしたものであるのに対し実
施例４ではスレッショルド電圧ＶT(+)２４及びスレッシ
ョルド電圧ＶT(-)２５を変化させるようにしたものであ
る。実施例４の説明にあたり実施例２、実施例３による
図２及び図３に示した回路の相当部分には同一符号を付
しその説明を省略する。

【００６７】図４において、シュミット回路は、電源電
圧ＶDDの１／２のしきい値電圧を有する出力用インバー
タ回路３０、入力信号で制御されるＰｃｈ．Ｔｒ８１、
Ｐｃｈ．Ｔｒ８２、制御信号ｉで制御されるＰｃｈ．Ｔ
ｒ８３、制御信号ｊで制御されるＰｃｈ．Ｔｒ８４、入
力信号で制御されるＮｃｈ．Ｔｒ６２、Ｎｃｈ．Ｔｒ６
３、制御信号ｋで制御されるＮｃｈ．Ｔｒ６４、制御信
号ｌで制御されるＮｃｈ．Ｔｒ６５、出力信号で制御さ
れるＰｃｈ．Ｔｒ６６、Ｐｃｈ．Ｔｒ６７、制御信号ｍ
で制御されるＰｃｈ．Ｔｒ６８、制御信号ｎで制御され
るＰｃｈ．Ｔｒ６９、出力信号で制御されるＮｃｈ．Ｔ
ｒ８７、Ｎｃｈ．Ｔｒ８８、制御信号ｏで制御されるＮ
ｃｈ．Ｔｒ８９、制御信号ｐで制御されるＮｃｈ．Ｔｒ
９０、及び各回路に供給する制御信号ｉ，ｊ，ｋ，ｌ，
ｍ，ｎ，ｏ，ｐを格納するヒステリシス幅選択レジスタ
（制御信号出力手段）１００から構成される。

【００６８】ここで、上記Ｐｃｈ．Ｔｒ８１、Ｐｃｈ．
Ｔｒ８２、Ｐｃｈ．Ｔｒ８３、Ｐｃｈ．Ｔｒ８４、Ｎｃ
ｈ．Ｔｒ６２、Ｎｃｈ．Ｔｒ６３、Ｎｃｈ．Ｔｒ６４、
Ｎｃｈ．Ｔｒ６５は、入力信号及び制御信号ｉ，ｊ，
ｋ，ｌで制御される入力用回路１０１を構成し、この入
力用回路１０１のＰｃｈ．Ｔｒ８３、Ｐｃｈ．Ｔｒ８
４、Ｎｃｈ．Ｔｒ６４、Ｎｃｈ．Ｔｒ６５はそれぞれ同
じトランジスタ能力のトランジスタにより構成される。
また、上記Ｐｃｈ．Ｔｒ６６、Ｐｃｈ．Ｔｒ６７、Ｐｃ
ｈ．Ｔｒ６８、Ｐｃｈ．Ｔｒ６９、Ｎｃｈ．Ｔｒ８７、
Ｎｃｈ．Ｔｒ８８、Ｎｃｈ．Ｔｒ８９、Ｎｃｈ．Ｔｒ９
０は、出力信号及び制御信号ｍ，ｎ，ｏ，ｐで制御され
る帰還用回路１０２を構成し、この帰還用回路１０２の
Ｐｃｈ．Ｔｒ６８、Ｐｃｈ．Ｔｒ６９、Ｎｃｈ．Ｔｒ８
９、Ｎｃｈ．Ｔｒ９０はそれぞれ同じトランジスタ能力
のトランジスタにより構成される。

【００６９】すなわち、実施例４のシュミット回路は、
ヒステリシス幅選択レジスタ１００からの制御信号ｉ，
ｊ，ｋ，ｌにより制御されるＰｃｈ．Ｔｒ及びＮｃｈ．
Ｔｒを、各々入力用回路のＰｃｈ側とＮｃｈ側に直列に
付加し、直列に接続した回路を少なくとも２組以上設け
るとともに、ヒステリシス幅選択レジスタ１００からの
制御信号ｍ，ｎ，ｏ，ｐにより制御されるＰｃｈ．Ｔｒ
及びＮｃｈ．Ｔｒを、各々帰還用回路のＰｃｈ側とＮｃ
ｈ側に直列に付加し、直列に接続した回路を少なくとも
２組以上設け、この入力用回路及び帰還用回路に供給す
る制御信号をそれぞれ分離独立させるように構成してい
る。

【００７０】次に動作について説明する。ヒステリシス
幅選択レジスタ１００に格納されている制御信号ｉ，
ｊ，ｋ，ｌ，ｍ，ｎ，ｏ，ｐにより実施例２、実施例３
と同様に入力用回路１０１のＰｃｈ．Ｔｒ８３、Ｐｃ
ｈ．Ｔｒ８４、Ｎｃｈ．Ｔｒ６４、Ｎｃｈ．Ｔｒ６５及
び帰還用回路１０２のＰｃｈ．Ｔｒ６８、Ｐｃｈ．Ｔｒ
６９、Ｎｃｈ．Ｔｒ８９、Ｎｃｈ．Ｔｒ９０のトランジ
スタ能力を選択することが可能となり、実施例１〜３よ
り多くのスレッショルド電圧ＶT(-)２５、スレッショル
ド電圧ＶT(+)２４及びヒステリシス幅２２を選択するこ
とが可能になる。また、入力用回路１０１及び帰還用回
路１０２の各トランジスタの能力が同じにならないよう
に設計すれば、さらに多くのスレッショルド電圧ＶT(-)
２５、スレッショルド電圧ＶT(+)２４及びヒステリシス
幅２２を選択することが可能になる。

【００７１】実施例５．以下、この発明の実施例５を図
について説明する。図５は請求項８及び請求項９の発明
の一実施例によるシュミット回路を示す回路図であり、
実施例１による図１に示した回路の相当部分には同一符
号を付しその説明を省略する。図５において、シュミッ
ト回路は、出力用インバータ回路３０、入力用回路１１
１、帰還用回路１１２、入力信号と制御信号ｒとの論理
積をとる論理積回路（論理回路）１１３、入力用回路１
１１及び帰還用回路１１２と低電位側電源（実施例５で
は、ＧＮＤ）との間に設置され、論理積回路１１３の出
力をゲート入力としてＯＮ／ＯＦＦ制御されるＮｃｈ．
Ｔｒ１１４、及びＮｃｈ．Ｔｒ１１４に供給する制御信
号ｒを格納するヒステリシス幅選択レジスタ（制御信号
出力手段）１１５から構成される。

【００７２】すなわち、実施例５のシュミット回路は、
Ｎｃｈ．Ｔｒ１１４に供給する制御信号ｒを格納するヒ
ステリシス幅選択レジスタ１１５と、入力信号とヒステ
リシス幅選択レジスタ１１５から出力された制御信号ｒ
の論理積をとる論理積回路１１３と、論理積回路１１３
の出力によりＯＮ／ＯＦＦしてＧＮＤに導通し、出力用
インバータ回路３０の入力側の電位レベルを変えるＮｃ
ｈ．Ｔｒ１１４とを備えたものである。

【００７３】次に動作について説明する。上記シュミッ
ト回路は、ヒステリシス幅選択レジスタ１１５に格納さ
れている制御信号ｒにより論理積回路１１３を制御して
Ｎｃｈ．Ｔｒ１１４をＯＮ／ＯＦＦさせる。Ｎｃｈ．Ｔ
ｒ１１４のＯＮ／ＯＦＦにより出力用インバータ回路３
０に入力される電位を変化させ、このシュミット回路の
スレッショルド電圧ＶT(+)２４を変えることができる。

【００７４】すなわち、出力用インバータ回路３０の出
力の反転は出力用インバータ回路１１の入力レベルがし
きい値電圧に達することでことで行われるが、出力用イ
ンバータ回路３０に入力される電位を変化させることで
入力レベルに対するスレッショルド電圧ＶT(+)２４を変
化させることができる。

【００７５】また、本実施例のシュミット回路は、出力
用インバータ回路３０の入力部を実施例２よりコンパク
トに配置できるというメリットがある。

【００７６】さらに、Ｎｃｈ．Ｔｒ、論理積回路、論理
積回路制御信号を増やすことにより、より多くのスレッ
ショルド電圧ＶT(+)２４を選択することが可能になる。

【００７７】実施例６．以下、この発明の実施例６を図
について説明する。図６は請求項１０の発明の一実施例
によるシュミット回路を示す回路図であり、実施例５に
よる図５に示した回路の相当部分には同一符号を付しそ
の説明を省略する。図６において、シュミット回路は、
出力用インバータ回路３０、入力用回路１１１、帰還用
回路１１２、入力信号と制御信号ｓとの論理和をとる論
理和回路（論理回路）１１６、入力用回路１１１及び帰
還用回路１１２と高電位側電源（実施例６では、ＶDD）
との間に設置され、論理和回路１１６の出力をゲート入
力としてＯＮ／ＯＦＦ制御されるＰｃｈ．Ｔｒ１１７、
及びＰｃｈ．Ｔｒ１１７に供給する制御信号ｓを格納す
るヒステリシス幅選択レジスタ（制御信号出力手段）１
１８から構成される。

【００７８】すなわち、実施例６のシュミット回路は、
Ｐｃｈ．Ｔｒ１１７に供給する制御信号ｓを格納するヒ
ステリシス幅選択レジスタ１１８と、入力信号とヒステ
リシス幅選択レジスタ１１８から出力された制御信号ｓ
の論理和をとる論理和回路１１６と、論理和回路１１６
の出力によりＯＮ／ＯＦＦして電源電圧ＶDDに導通し、
出力用インバータ回路３０の入力側の電位レベルを変え
るＰｃｈ．Ｔｒ１１７とを備えたものである。

【００７９】次に動作について説明する。上記シュミッ
ト回路は、ヒステリシス幅選択レジスタ１１８に格納さ
れている制御信号ｓにより論理和回路１１６を制御して
Ｐｃｈ．Ｔｒ１１７をＯＮ／ＯＦＦさせる。Ｐｃｈ．Ｔ
ｒ１１７のＯＮ／ＯＦＦにより出力用インバータ回路３
０に入力される電位を変化させ、このシュミット回路の
スレッショルド電圧ＶT(-)２５を変えることができる。
また、本実施例のシュミット回路は、出力用インバータ
回路３０の入力部を実施例３よりコンパクトに配置でき
るというメリットがある。

【００８０】さらに、Ｐｃｈ．Ｔｒ、論理和回路、論理
和回路制御信号を増やすことにより、より多くのスレッ
ショルド電圧ＶT(-)２５を選択することが可能になる。

【００８１】実施例７．以下、この発明の実施例７を図
について説明する。図７は請求項１１の発明の一実施例
によるシュミット回路を示す回路図であり、上記実施例
５と実施例６の考えかたを合わせたものである。実施例
７の説明にあたり実施例５、実施例６による図５及び図
６に示した回路の相当部分には同一符号を付しその説明
を省略する。図７において、シュミット回路は、出力用
インバータ回路３０、入力用回路１１１、帰還用回路１
１２、入力信号と制御信号ｒとの論理積をとる論理積回
路１１３、入力信号と制御信号ｓとの論理和をとる論理
和回路１１６、入力用回路１１１及び帰還用回路１１２
と低電位側電源（例えば、ＧＮＤ）との間に設置され、
論理積回路１１３の出力をゲート入力としてＯＮ／ＯＦ
Ｆ制御されるＮｃｈ．Ｔｒ１１４、入力用回路１１１及
び帰還用回路１１２と高電位側電源（例えば、ＶDD）と
の間に設置され、論理和回路１１６の出力をゲート入力
としてＯＮ／ＯＦＦ制御されるＰｃｈ．Ｔｒ１１７、及
びＮｃｈ．Ｔｒ１１４に供給する制御信号ｒとＰｃｈ．
Ｔｒ１１７に供給する制御信号ｓを格納するヒステリシ
ス幅選択レジスタ（制御信号出力手段）１１９から構成
される。

【００８２】次に動作について説明する。上記シュミッ
ト回路は、ヒステリシス幅選択レジスタ１１９に格納さ
れている制御信号ｒにより論理積回路１１３を制御して
Ｎｃｈ．Ｔｒ１１４をＯＮ／ＯＦＦさせるとともに、ヒ
ステリシス幅選択レジスタ１１９に格納されている制御
信号ｓにより論理和回路１１６を制御してＰｃｈ．Ｔｒ
１１７をＯＮ／ＯＦＦさせる。このＮｃｈ．Ｔｒ１１４
及びＰｃｈ．Ｔｒ１１７のＯＮ／ＯＦＦにより出力用イ
ンバータ回路３０に入力される電位を変化させ、このシ
ュミット回路のスレッショルド電圧ＶT(+)２４、スレッ
ショルド電圧ＶT(-)２５を変えることができる。さら
に、Ｎｃｈ．Ｔｒ、Ｐｃｈ．Ｔｒ、論理積回路、論理和
回路、その制御信号を増やすことにより、より多くのス
レッショルド電圧ＶT(+)２４、スレッショルド電圧ＶT
(-)２５を選択することが可能になる。

【００８３】実施例８．以下、この発明の実施例８を図
について説明する。図８は請求項１２及び請求項１３の
発明の一実施例によるシュミット回路を示す回路図であ
り、実施例８の説明にあたり実施例３、実施例５による
図３及び図５に示した回路の相当部分には同一符号を付
しその説明を省略する。図８において、シュミット回路
は、入力用回路１１１、帰還用回路１１２、入力用回路
１１１及び帰還用回路１１２の出力を入力信号として制
御されるＰｃｈ．Ｔｒ８１、Ｐｃｈ．Ｔｒ８２、制御信
号ｇで制御されるＰｃｈ．Ｔｒ８３、制御信号ｈで制御
されるＰｃｈ．Ｔｒ８４、入力用回路１１１及び帰還用
回路１１２の出力を入力信号として制御されるＮｃｈ．
Ｔｒ８５、及び各回路に供給する制御信号ｇ，ｈを格納
するＴＴＬ入力レベル選択レジスタ（制御信号出力手
段）１２０から構成される。

【００８４】ここで、上記Ｐｃｈ．Ｔｒ８１、Ｐｃｈ．
Ｔｒ８２、Ｐｃｈ．Ｔｒ８３、Ｐｃｈ．Ｔｒ８４、Ｎｃ
ｈ．Ｔｒ８５は、入力用回路１１１及び帰還用回路１１
２からの出力信号及び制御信号ｇ，ｈで制御されるＰｃ
ｈ可変回路（出力用回路）９１を構成し、このＰｃｈ可
変回路９１のＰｃｈ側はトランジスタ能力の異なる２つ
のＰｃｈ．Ｔｒ８３、Ｐｃｈ．Ｔｒ８４により、またＮ
ｃｈ側は１つのＮｃｈ．Ｔｒ８５によりそれぞれ構成さ
れる。

【００８５】すなわち、入力用回路１１１及び帰還用回
路１１２からの出力を入力信号とし、出力を帰還用回路
１１２の入力とするＰｃｈ可変回路９１を設け、Ｐｃｈ
可変回路９１は、ＴＴＬ入力レベル選択レジスタ１２０
からの制御信号ｇにより制御されるＰｃｈ．Ｔｒ８３を
Ｐｃｈ可変回路９１のＰｃｈ側に直列に付加したＰｃ
ｈ．Ｔｒ組とＴＴＬ入力レベル選択レジスタ１２０から
の制御信号ｈにより制御されるＰｃｈ．Ｔｒ８４をＰｃ
ｈ可変回路９１のＰｃｈ側に直列に付加したＰｃｈ．Ｔ
ｒ組との２組を並列に配置するように構成している。

【００８６】次に動作について説明する。上記シュミッ
ト回路は、入力用、帰還用回路にトランジスタ能力が固
定されている入力用回路１１１及び帰還用回路１１２を
用いているのでヒステリシス幅２２は変わらないが、出
力用回路としてＰｃｈ可変回路９１を用いることによ
り、Ｐｃｈ可変回路９１のＰｃｈ．Ｔｒ８３、Ｐｃｈ．
Ｔｒ８４をＴＴＬ入力レベル選択レジスタ１２０に格納
されている制御信号ｇ，ｈで選択することによってＰｃ
ｈ．Ｔｒ能力を変化させ、これによってＮｃｈ．Ｔｒと
の比を変化させることができ、Ｐｃｈ可変回路９１のし
きい値を変化させることができる。この場合、Ｐｃｈ可
変回路９１のＰｃｈ．Ｔｒ能力をＮｃｈ．Ｔｒより低く
することでヒステリシス幅２２の中央値２３を下げるこ
とができ、ＴＴＬ入力レベルに合った特性のシュミット
回路が実現できる。

【００８７】シュミット回路は、半導体回路の入力回路
等に用いられることが多く、入力回路では外部のＴＴＬ
（Transistor Transistor Logic）ＩＣで駆動されるこ
とが多いが、実施例８によれば中央値２３を変えること
によって、論理反転電圧をＴＴＬレベルコンパチブルに
することができる。この実施例８では、Ｐｃｈ可変回路
９１によってヒステリシス幅２２の中央値２３を下げる
ようにしているが、これに代えて図３に示すＮｃｈ可変
回路９２（あるいは図２に示すＮｃｈ可変回路７２）を
用いても同様の効果を得ることができる。

【００８８】実施例９．以下、この発明の実施例９を図
について説明する。図９は請求項１４及び請求項１５の
発明の一実施例によるシュミット回路を示す回路図であ
り、前記実施例１と実施例８の考えかたを合わせたもの
である。実施例９の説明にあたり実施例１、実施例８に
よる図１及び図８に示した回路の相当部分には同一符号
を付しその説明を省略する。

【００８９】図９において、シュミット回路は、出力用
インバータ回路として用いられるＰｃｈ可変回路９１、
制御信号ａの反転信号で制御されるＰｃｈ．Ｔｒ３１、
入力信号で制御されるＰｃｈ．Ｔｒ３２、入力信号で制
御されるＮｃｈ．Ｔｒ３３、制御信号ａで制御されるＮ
ｃｈ．Ｔｒ３４、制御信号ｂの反転信号で制御されるＰ
ｃｈ．Ｔｒ３５、入力信号で制御されるＰｃｈ．Ｔｒ３
６、入力信号で制御されるＮｃｈ．Ｔｒ３７、制御信号
ｂで制御されるＮｃｈ．Ｔｒ３８、制御信号ｃの反転信
号で制御されるＰｃｈ．Ｔｒ３９、出力信号で制御され
るＰｃｈ．Ｔｒ４０、出力信号で制御されるＮｃｈ．Ｔ
ｒ４１、制御信号ｃで制御されるＮｃｈ．Ｔｒ４２、制
御信号ｄの反転信号で制御されるＰｃｈ．Ｔｒ４３、出
力信号で制御されるＰｃｈ．Ｔｒ４４、出力信号で制御
されるＮｃｈ．Ｔｒ４５、制御信号ｄで制御されるＮｃ
ｈ．Ｔｒ４６、及び各回路に供給する制御信号ａ，ｂ，
ｃ，ｄ，ｇ，ｈを格納するヒステリシス幅−ＴＴＬ入力
レベル選択レジスタ（制御信号出力手段）１２１から構
成される。

【００９０】すなわち、実施例９のシュミット回路は、
図１に示す実施例１のシュミット回路の出力用インバー
タ回路３０を、図８に示す実施例１のシュミット回路の
Ｐｃｈ可変回路９１に置き換えた構成となっている。

【００９１】この場合も、実施例１と同様に、上記Ｐｃ
ｈ．Ｔｒ３５とＰｃｈ．Ｔｒ３６とを直列接続すること
によりによって合成される合成Ｐｃｈ．Ｔｒのトランジ
スタ能力は、上記Ｐｃｈ．Ｔｒ３１とＰｃｈ．Ｔｒ３２
とを直列接続することによって合成される合成Ｐｃｈ．
Ｔｒのトランジスタ能力より高く設計し、また、上記Ｎ
ｃｈ．Ｔｒ３７とＮｃｈ．Ｔｒ３８とを直列接続するこ
とによりによって合成される合成Ｎｃｈ．Ｔｒのトラン
ジスタ能力は、上記Ｎｃｈ．Ｔｒ３３とＮｃｈ．Ｔｒ３
４とを直列接続することによって合成される合成Ｎｃ
ｈ．Ｔｒのトランジスタ能力より高く設計する。また、
上記Ｐｃｈ．Ｔｒ４３とＰｃｈ．Ｔｒ４４とを直列接続
することによりによって合成される合成Ｐｃｈ．Ｔｒの
トランジスタ能力は、上記Ｐｃｈ．Ｔｒ３９とＰｃｈ．
Ｔｒ４０とを直列接続することによって合成される合成
Ｐｃｈ．Ｔｒのトランジスタ能力より高く設計し、ま
た、上記Ｎｃｈ．Ｔｒ４５とＮｃｈ．Ｔｒ４６とを直列
接続することによりによって合成される合成Ｎｃｈ．Ｔ
ｒのトランジスタ能力は、上記Ｎｃｈ．Ｔｒ４１とＮｃ
ｈ．Ｔｒ４２とを直列接続することによって合成される
合成Ｎｃｈ．Ｔｒのトランジスタ能力より高く設計す
る。

【００９２】このようにして、上記Ｐｃｈ．Ｔｒ３１、
Ｐｃｈ．Ｔｒ３２、Ｎｃｈ．Ｔｒ３３及びＮｃｈ．Ｔｒ
３４は、入力信号及び制御信号ａで制御される入力用回
路４８を構成し、上記Ｐｃｈ．Ｔｒ３５、Ｐｃｈ．Ｔｒ
３６、Ｎｃｈ．Ｔｒ３７及びＮｃｈ．Ｔｒ３８は、入力
信号及び制御信号ｂで制御される入力用回路４９を構成
する。また、上記Ｐｃｈ．Ｔｒ３９、Ｐｃｈ．Ｔｒ４
０、Ｎｃｈ．Ｔｒ４１及びＮｃｈ．Ｔｒ４２は、出力信
号及び制御信号ｃで制御される帰還用回路５０を構成
し、上記Ｐｃｈ．Ｔｒ４３、Ｐｃｈ．Ｔｒ４４、Ｎｃ
ｈ．Ｔｒ４５及びＮｃｈ．Ｔｒ４６は、出力信号及び制
御信号ｄで制御される帰還用回路５１を構成する。

【００９３】これにより入力用回路４９は、入力用回路
４８より、また、帰還用回路５１は帰還用回路５０より
各々トランジスタ能力の高い回路となっている。また、
上記Ｐｃｈ．Ｔｒ８１、Ｐｃｈ．Ｔｒ８２、Ｐｃｈ．Ｔ
ｒ８３、Ｐｃｈ．Ｔｒ８４、Ｎｃｈ．Ｔｒ８５は、入力
用回路４８、４９及び帰還用回路５０、５１からの出力
信号及び制御信号ｇ，ｈで制御されるＰｃｈ可変回路９
１を構成し、このＰｃｈ可変回路９１のＰｃｈ側はトラ
ンジスタ能力の異なる２つのＰｃｈ．Ｔｒ８３、Ｐｃ
ｈ．Ｔｒ８４により、またＮｃｈ側は１つのＮｃｈ．Ｔ
ｒ８５によりそれぞれ構成される。

【００９４】次に動作について説明する。ヒステリシス
幅−ＴＴＬ入力レベル選択レジスタ１２１に格納されて
いる制御信号ａ，ｂ，ｃ，ｄによりトランジスタ能力が
異なるように構成された入力用回路４８、４９、帰還用
回路５０、５１のトランジスタを選択するようにしてる
ので、前記図１１に示すバッファの入出力特性のヒステ
リシス幅２２を選択することができるとともに、ヒステ
リシス幅−ＴＴＬ入力レベル選択レジスタ１２１に格納
されている制御信号ｇ，ｈによりＰｃｈ可変回路９１の
Ｐｃｈ．Ｔｒ８３、Ｐｃｈ．Ｔｒ８４を選択することに
よってＰｃｈ．Ｔｒ能力を変化させ、ヒステリシス幅２
２の中央値２３を可変することができる。その結果、半
導体回路の使用条件に合わせたヒステリシス幅２２を得
ることができ、ＴＴＬ入力レベルに合った特性のシュミ
ット回路が実現できる。

【００９５】この実施例９では、Ｐｃｈ可変回路９１に
よってヒステリシス幅２２の中央値２３を可変するよう
にしているが、これに代えて図３に示すＮｃｈ可変回路
９２（あるいは図２に示すＮｃｈ可変回路７２）を用い
ても同様の効果を得ることができる。

【００９６】また、実施例９では、図１に示す実施例１
のシュミット回路の出力用インバータ回路３０を、図８
に示す実施例１のシュミット回路のＰｃｈ可変回路９１
に置き換えた例であるが、同様の方法によって実施例２
〜７の出力用インバータ回路３０を、上記Ｐｃｈ可変回
路９１又はＮｃｈ可変回路９２に置き換えるようにして
もよく、このようにすれば実施例２〜７におけるヒステ
リシス幅２２の可変効果に加えて、ヒステリシス幅２２
の中央値２３を可変することができる。

【００９７】なお、上記実施例１〜９では、シュミット
回路をバッファ回路として用いているが、これに限ら
ず、例えば上記実施例１〜９のシュミット回路にゲート
を加えた各種論理回路（例えば、２入力ＮＡＮＤゲート
回路）等に適用してもよいことは言うまでもない。

【００９８】また、上記実施例１〜９においてシュミッ
ト回路を構成する回路やマトリクス、ゲート数、その種
類などは前述した実施例に限られないことは言うまでも
ない。

【００９９】

【発明の効果】以上のように請求項１の発明によれば、
入力信号を反転する複数の入力用回路と、上記複数の入
力用回路からの出力を反転する出力用回路と、上記出力
用回路からの出力信号を上記複数の入力用回路の出力側
に帰還させる複数の帰還用回路と、上記複数の入力用回
路及び上記複数の帰還用回路を制御する制御信号を出力
する制御信号出力手段とを備えるように構成したので、
入力用回路及び帰還用回路の選択によってヒステリシス
幅を選択することができ、目的の回路条件に適合したヒ
ステリシス幅を得ることができる効果がある。

【０１００】請求項２の発明によれば、入力信号を反転
する複数の入力用回路と、上記複数の入力用回路からの
出力を反転する出力用回路と、上記出力用回路からの出
力信号を上記複数の入力用回路の出力側に帰還させる複
数の帰還用回路と、上記複数の入力用回路及び上記複数
の帰還用回路を制御する制御信号を出力する制御信号出
力手段とを備え、上記複数の入力用回路及び上記複数の
帰還用回路のトランジスタ能力が回路毎に異なるように
構成し、上記制御信号出力手段から出力される制御信号
によってトランジスタ能力が異なるように構成された入
力用回路及び帰還用回路を選択するように構成したの
で、入力用回路及び帰還用回路の選択によってヒステリ
シス幅を選択することができ、例えば選択された帰還用
回路のトランジスタ能力が高い回路の場合には、スレッ
ショルド電圧ＶT(+)が引き上げられ、ヒステリシス幅を
大きくすることができる。したがって、入力を厳しく判
定するためにヒステリシス幅を広げたりすることがで
き、半導体回路の使用条件に合わせたヒステリシス幅を
得ることができる効果がある。

【０１０１】請求項３の発明によれば、入力用回路及び
上記帰還用回路のトランジスタを制御する制御信号を出
力する制御信号出力手段と、上記入力用回路のＮチャネ
ル側に、上記制御信号出力手段からの制御信号により制
御されるＮチャネルトランジスタを直列に付加したＮチ
ャネルトランジスタ組を少なくとも２組以上、並びに上
記帰還用回路のＰチャネル側に、上記制御信号出力手段
からの制御信号により制御されるＰチャネルトランジス
タを直列に付加したＰチャネルトランジスタ組を少なく
とも２組以上備えるように構成したので、制御信号出力
手段から出力される制御信号によってトランジスタ能力
の異なるトランジスタの組み合わせを変えてヒステリシ
ス幅のうちスレッショルド電圧ＶT(+)を変化させること
ができ、入力を厳しく判定するためにヒステリシス幅を
広げたりするといったように半導体回路の使用条件に合
わせたヒステリシス幅を得ることができる効果がある。

【０１０２】請求項４の発明によれば、入力用回路及び
上記帰還用回路のトランジスタを制御する制御信号を出
力する制御信号出力手段と、上記入力用回路のＰチャネ
ル側に、上記制御信号出力手段からの制御信号により制
御されるＰチャネルトランジスタを直列に付加したＰチ
ャネルトランジスタ組を少なくとも２組以上、並びに上
記帰還用回路のＮチャネル側に、上記制御信号出力手段
からの制御信号により制御されるＮチャネルトランジス
タを直列に付加したＮチャネルトランジスタ組を少なく
とも２組以上備えるように構成したので、制御信号出力
手段から出力される制御信号によってトランジスタ能力
の異なるトランジスタの組み合わせを変えてヒステリシ
ス幅のうちスレッショルド電圧ＶT(-)を変化させること
ができ、半導体回路の使用条件に合わせたヒステリシス
幅を得ることができる効果がある。

【０１０３】請求項５の発明によれば、制御信号により
制御されるＮチャネルトランジスタのトランジスタ能力
が上記Ｎチャネルトランジスタ組毎に異なるように構成
するとともに、上記制御信号により制御されるＰチャネ
ルトランジスタのトランジスタ能力が上記Ｐチャネルト
ランジスタ組毎に異なるように構成し、上記制御信号に
よってトランジスタ能力が異なるように構成されたＮチ
ャネルトランジスタ及びＰチャネルトランジスタを選択
するように構成したので、制御信号出力手段から出力さ
れる制御信号によってトランジスタ能力の異なるトラン
ジスタの組み合わせを変えてヒステリシス幅のうちスレ
ッショルド電圧ＶT(+)またはスレッショルド電圧ＶT(-)
を変化させることができ、半導体回路の使用条件に合わ
せたヒステリシス幅を随時得ることができる効果があ
る。

【０１０４】請求項６の発明によれば、入力用回路及び
上記帰還用回路のトランジスタを制御する制御信号を出
力する制御信号出力手段と、上記入力用回路のＰチャネ
ル側とＮチャネル側に、上記制御信号出力手段からの制
御信号により制御されるＰチャネルトランジスタとＮチ
ャネルトランジスタを各々直列に付加したＮチャネルト
ランジスタ組を少なくとも２組以上、並びに上記帰還用
回路のＰチャネル側とＮチャネル側に、上記制御信号出
力手段からの制御信号により制御されるＰチャネルトラ
ンジスタとＮチャネルトランジスタを各々直列に付加し
たＮチャネルトランジスタ組を少なくとも２組以上備え
るように構成したので、制御信号出力手段から出力され
る制御信号によって入力用回路及び帰還用回路の各々の
トランジスタのトランジスタ能力を選択することが可能
となり、より多くのスレッショルド電圧ＶT(-)、スレッ
ショルド電圧ＶT(+)及びヒステリシス幅を選択すること
が可能になる効果がある。

【０１０５】請求項７の発明によれば、制御信号により
制御されるＰチャネルトランジスタとＮチャネルトラン
ジスタのトランジスタ能力がそれぞれ異なるように構成
し、上記制御信号によってトランジスタ能力が異なるよ
うに構成されたＮチャネルトランジスタ及びＰチャネル
トランジスタを選択するように構成したので、さらに多
ろくのトランジスタの組み合わせによるトランジスタ能
力を選択することが可能となり、より多くのスレッショ
ルド電圧ＶT(-)、スレッショルド電圧ＶT(+)及びヒステ
リシス幅を選択することが可能になる効果がある。

【０１０６】請求項８の発明によれば、トランジスタを
制御する制御信号を出力する制御号出力手段と、入力信
号と上記制御信号出力手段から出力された制御信号の論
理をとる論理回路と、上記論理回路の出力によりＯＮ／
ＯＦＦして高電位側電源又は低電位側電源に導通し、上
記出力用回路の入力側の電位レベルを変えるトランジス
タとを備えるように構成したので、出力用回路の入力側
の電位レベルが変化すさせることにより出力用回路に入
力される電位を変化させることができ、このシュミット
回路のスレッショルド電圧ＶT(+)またはスレッショルド
電圧ＶT(-)を変えることができる効果がある。

【０１０７】請求項９の発明によれば、トランジスタを
制御する制御信号を出力する制御信号出力手段と、入力
信号と上記制御信号出力手段から出力された制御信号の
論理積をとる論理積回路と、入力用回路及び帰還用回路
と低電位側電源との間に設置され、上記論理積回路の出
力をゲート入力とするＮチャネルトランジスタとを備え
るように構成したので、出力用回路の入力側の電位レベ
ルを変化させることにより出力用回路に入力される電位
を変化させることができ、このシュミット回路のスレッ
ショルド電圧ＶT(+)を変えることができる効果がある。

【０１０８】請求項１０の発明によれば、トランジスタ
を制御する制御信号を出力する制御信号出力手段と、入
力信号と上記制御信号出力手段から出力された制御信号
の論理和をとる論理和回路と、入力用回路及び帰還用回
路と高電位側電源との間に設置され、上記論理和回路の
出力をゲート入力とするＰチャネルトランジスタとを備
えてるように構成したので、出力用回路の入力側の電位
レベルを変化させることにより出力用回路に入力される
電位を変化させることができ、このシュミット回路のス
レッショルド電圧ＶT(-)を変えることができる効果があ
る。

【０１０９】請求項１１の発明によれば、トランジスタ
を制御する制御信号を出力する制御信号出力手段と、入
力信号と上記制御信号出力手段から出力された制御信号
の論理積をとる論理積回路と、入力信号と上記制御信号
出力手段から出力された制御信号の論理和をとる論理和
回路と、入力用回路及び帰還用回路と低電位側電源との
間に設置され、上記論理積回路の出力をゲート入力とす
るＮチャネルトランジスタと、入力用回路及び帰還用回
路と高電位側電源との間に設置され、上記論理和回路の
出力をゲート入力とするＰチャネルトランジスタとを備
えるように構成したので、出力用回路の入力側の電位レ
ベルを変化させることにより出力用回路に入力される電
位を変化させることができ、このシュミット回路のスレ
ッショルド電圧ＶT(+)及びスレッショルド電圧ＶT(-)を
変えることができる効果がある。

【０１１０】請求項１２の発明によれば、入力用回路及
び帰還用回路のトランジスタを制御する制御信号を出力
する制御信号出力手段と、出力用回路は、上記入力用回
路のＰチャネル側に、上記制御信号出力手段からの制御
信号により制御されるＰチャネルトランジスタを直列に
付加したＰチャネルトランジスタ組を少なくとも２組以
上並列に配置するように構成したので、制御信号出力手
段から出力される制御信号によってＰチャネルトランジ
スタのトランジスタ能力を選択することによってＰチャ
ネルトランジスタのトランジスタ能力を変化させ、これ
によってＮチャネルトランジスタとの比を変化させるこ
とができ、出力用回路のしきい値を変化させることがで
きる。その結果、例えばヒステリシス幅の中央値を下げ
ることができ、ＴＴＬ入力レベルに合った特性のシュミ
ット回路が実現できる効果がある。

【０１１１】請求項１３の発明によれば、入力用回路及
び帰還用回路のトランジスタを制御する制御信号を出力
する制御信号出力手段と、出力用回路は、上記入力用回
路のＮチャネル側に、上記制御信号出力手段からの制御
信号により制御されるＮチャネルトランジスタを直列に
付加したＮチャネルトランジスタ組を少なくとも２組以
上並列に配置するように構成したので、制御信号出力手
段から出力される制御信号によってＮチャネルトランジ
スタのトランジスタ能力を選択することによってＮチャ
ネルトランジスタのトランジスタ能力を変化させ、これ
によってＮチャネルトランジスタとの比を変化させるこ
とができ、出力用回路のしきい値を変化させることがで
きる。その結果、例えばヒステリシス幅の中央値を下げ
ることができ、ＴＴＬ入力レベルに合った特性のシュミ
ット回路が実現できる効果がある。

【０１１２】請求項１４の発明によれば、請求項１、請
求項２、請求項３、請求項４、請求項６、請求項８、請求項
９、請求項１０、請求項１１、請求項１２又は請求項１３
における出力用回路として、入力用回路のＰチャネル側
に、上記制御信号出力手段からの制御信号により制御さ
れるＰチャネルトランジスタを直列に付加したＰチャネ
ルトランジスタ組を少なくとも２組以上並列に配置する
ように構成したので、トランジスタ能力が異なるように
構成された入力用回路、帰還用回路のトランジスタを選
択ことでヒステリシス幅を選択することができるととも
に、制御信号により出力用回路のトランジスタを選択す
ることによってＰチャネルトランジスタ能力を変化さ
せ、ヒステリシス幅の中央値を可変することができる。
その結果、半導体回路の使用条件に合わせたヒステリシ
ス幅を得ることができ、ＴＴＬ入力レベルに合った特性
のシュミット回路が実現できる効果がある。

【０１１３】請求項１５の発明によれば、請求項１、請
求項２、請求項３、請求項４、請求項６、請求項８、請求項
９、請求項１０、請求項１１、請求項１２又は請求項１３
における出力用回路として、入力用回路のＮチャネル側
に、上記制御信号出力手段からの制御信号により制御さ
れるＮチャネルトランジスタを直列に付加したＮチャネ
ルトランジスタ組を少なくとも２組以上並列に配置する
ように構成したので、トランジスタ能力が異なるように
構成された入力用回路、帰還用回路のトランジスタを選
択ことでヒステリシス幅を選択することができるととも
に、制御信号により出力用回路のトランジスタを選択す
ることによってＰｃｈ．Ｔｒ能力を変化させ、ヒステリ
シス幅２２の中央値２３を可変することができる。その
結果、半導体回路の使用条件に合わせたヒステリシス幅
を得ることができ、ＴＴＬ入力レベルに合った特性のシ
ュミット回路が実現できる効果がある。

【図面の簡単な説明】

【図１】請求項１及び請求項２の発明の一実施例による
シュミット回路を示す回路図である。

【図２】請求項３及び請求項５の発明の一実施例による
シュミット回路を示す回路図である。

【図３】請求項４及び請求項５の発明の一実施例による
シュミット回路を示す回路図である。

【図４】請求項６及び請求項７の発明の一実施例による
シュミット回路を示す回路図である。

【図５】請求項８及び請求項９の発明の一実施例による
シュミット回路を示す回路図である。

【図６】請求項１０の発明の一実施例によるシュミット
回路を示す回路図である。

【図７】請求項１１の発明の一実施例によるシュミット
回路を示す回路図である。

【図８】請求項１２及び請求項１３の発明の一実施例に
よるシュミット回路を示す回路図である。

【図９】請求項１４及び請求項１５の発明の一実施例に
よるシュミット回路を示す回路図である。

【図１０】従来のシュミット回路を示す回路図である。

【図１１】従来のシュミット回路の入出力特性図であ
る。

【符号の説明】

３０出力用インバータ回路（出力用回路）３１，３２，３５，３６，３９，４０，４３，４４，６
１，６６，６７，６８，６９，８１，８２，８３，８
４，８６，１１７Ｐｃｈ．Ｔｒ（Ｐチャネルトラン
ジスタ）３３，３４，３７，３８，４１，４２，４５，４６，６
２，６３，６４，６５，７０，８５，８７，８８，８
９，９０，１１４Ｎｃｈ．Ｔｒ（Ｎチャネルトラン
ジスタ）４７，７１，１００，１１５，１１８，１１９ヒス
テリシス幅選択レジスタ（制御信号出力手段）１２０ＴＴＬ入力レベル選択レジスタ（制御信号出力
手段）１２１ヒステリシス幅−ＴＴＬ入力レベル選択レジス
タ（制御信号出力手段）４８，４９，１０１，１１１入力用回路５０，５１，１０２，１１２帰還用回路１１３論理積回路（論理回路）１１６論理和回路（論理回路）７２Ｎｃｈ可変回路（入力用回路）７３Ｐｃｈ可変回路（帰還用回路）９１Ｐｃｈ可変回路（入力用回路、出力用回路）９２Ｎｃｈ可変回路（帰還用回路）

Claims

【特許請求の範囲】

【請求項１】入力信号を反転する複数の入力用回路
と、上記複数の入力用回路からの出力を反転する出力用
回路と、上記出力用回路からの出力信号を上記複数の入
力用回路の出力側に帰還させる複数の帰還用回路と、上
記複数の入力用回路及び上記複数の帰還用回路を制御す
る制御信号を出力する制御信号出力手段とを備えたシュ
ミット回路。
【請求項２】入力信号を反転する複数の入力用回路
と、上記複数の入力用回路からの出力を反転する出力用
回路と、上記出力用回路からの出力信号を上記複数の入
力用回路の出力側に帰還させる複数の帰還用回路と、上
記複数の入力用回路及び上記複数の帰還用回路を制御す
る制御信号を出力する制御信号出力手段とを備え、上記
複数の入力用回路及び上記複数の帰還用回路のトランジ
スタ能力が回路毎に異なるように構成し、上記制御信号
出力手段から出力される制御信号によってトランジスタ
能力が異なるように構成された入力用回路及び帰還用回
路を選択するようにしたシュミット回路。
【請求項３】入力信号を反転する入力用回路と、上記
入力用回路からの出力を反転する出力用回路と、上記出
力用回路からの出力信号を上記入力用回路の出力側に帰
還させる帰還用回路とを備えたシュミット回路におい
て、上記入力用回路及び上記帰還用回路のトランジスタ
を制御する制御信号を出力する制御信号出力手段を備
え、上記入力用回路のＮチャネル側に、上記制御信号出
力手段からの制御信号により制御されるＮチャネルトラ
ンジスタを直列に付加したＮチャネルトランジスタ組を
少なくとも２組以上、並びに上記帰還用回路のＰチャネ
ル側に、上記制御信号出力手段からの制御信号により制
御されるＰチャネルトランジスタを直列に付加したＰチ
ャネルトランジスタ組を少なくとも２組以上具備したこ
とを特徴とするシュミット回路。
【請求項４】入力信号を反転する入力用回路と、上記
入力用回路からの出力を反転する出力用回路と、上記出
力用回路からの出力信号を上記入力用回路の出力側に帰
還させる帰還用回路とを備えたシュミット回路におい
て、上記入力用回路及び上記帰還用回路のトランジスタ
を制御する制御信号を出力する制御信号出力手段を備
え、上記入力用回路のＰチャネル側に、上記制御信号出
力手段からの制御信号により制御されるＰチャネルトラ
ンジスタを直列に付加したＰチャネルトランジスタ組を
少なくとも２組以上、並びに上記帰還用回路のＮチャネ
ル側に、上記制御信号出力手段からの制御信号により制
御されるＮチャネルトランジスタを直列に付加したＮチ
ャネルトランジスタ組を少なくとも２組以上具備したこ
とを特徴とするシュミット回路。
【請求項５】上記制御信号により制御されるＮチャネ
ルトランジスタのトランジスタ能力が上記Ｎチャネルト
ランジスタ組毎に異なるように構成するとともに、上記
制御信号により制御されるＰチャネルトランジスタのト
ランジスタ能力が上記Ｐチャネルトランジスタ組毎に異
なるように構成し、上記制御信号によってトランジスタ
能力が異なるように構成されたＮチャネルトランジスタ
及びＰチャネルトランジスタを選択するように構成した
ことを特徴とする請求項３又は請求項４記載のシュミッ
ト回路。
【請求項６】入力信号を反転する入力用回路と、上記
入力用回路からの出力を反転する出力用回路と、上記出
力用回路からの出力信号を上記入力用回路の出力側に帰
還させる帰還用回路とを備えたシュミット回路におい
て、上記入力用回路及び上記帰還用回路のトランジスタ
を制御する制御信号を出力する制御信号出力手段を備
え、上記入力用回路のＰチャネル側とＮチャネル側に、
上記制御信号出力手段からの制御信号により制御される
ＰチャネルトランジスタとＮチャネルトランジスタを各
々直列に付加したＮチャネルトランジスタ組を少なくと
も２組以上、並びに上記帰還用回路のＰチャネル側とＮ
チャネル側に、上記制御信号出力手段からの制御信号に
より制御されるＰチャネルトランジスタとＮチャネルト
ランジスタを各々直列に付加したＮチャネルトランジス
タ組を少なくとも２組以上具備したことを特徴とするシ
ュミット回路。
【請求項７】上記制御信号により制御されるＰチャネ
ルトランジスタとＮチャネルトランジスタのトランジス
タ能力がそれぞれ異なるように構成し、上記制御信号に
よってトランジスタ能力が異なるように構成されたＮチ
ャネルトランジスタ及びＰチャネルトランジスタを選択
するように構成したことを特徴とする請求項６記載のシ
ュミット回路。
【請求項８】入力信号を反転する入力用回路と、上記
入力用回路からの出力を反転する出力用回路と、上記出
力用回路からの出力信号を上記入力用回路の出力側に帰
還させる帰還用回路とを備えたシュミット回路におい
て、トランジスタを制御する制御信号を出力する制御信
号出力手段と、入力信号と上記制御信号出力手段から出
力された制御信号の論理をとる論理回路と、上記論理回
路の出力によりＯＮ／ＯＦＦして高電位側電源又は低電
位側電源に導通し、上記出力用回路の入力側の電位レベ
ルを変えるトランジスタとを備えたことを特徴とするシ
ュミット回路。
【請求項９】入力信号を反転する入力用回路と、上記
入力用回路からの出力を反転する出力用回路と、上記出
力用回路からの出力信号を上記入力用回路の出力側に帰
還させる帰還用回路とを備えたシュミット回路におい
て、トランジスタを制御する制御信号を出力する制御信
号出力手段と、入力信号と上記制御信号出力手段から出
力された制御信号の論理積をとる論理積回路と、入力用
回路及び帰還用回路と低電位側電源との間に設置され、
上記論理積回路の出力をゲート入力とするＮチャネルト
ランジスタとを備えたことを特徴とするシュミット回
路。
【請求項１０】入力信号を反転する入力用回路と、上
記入力用回路からの出力を反転する出力用回路と、上記
出力用回路からの出力信号を上記入力用回路の出力側に
帰還させる帰還用回路とを備えたシュミット回路におい
て、トランジスタを制御する制御信号を出力する制御信
号出力手段と、入力信号と上記制御信号出力手段から出
力された制御信号の論理和をとる論理和回路と、入力用
回路及び帰還用回路と高電位側電源との間に設置され、
上記論理和回路の出力をゲート入力とするＰチャネルト
ランジスタとことを特徴とするシュミット回路。
【請求項１１】入力信号を反転する入力用回路と、上
記入力用回路からの出力を反転する出力用回路と、上記
出力用回路からの出力信号を上記入力用回路の出力側に
帰還させる帰還用回路とを備えたシュミット回路におい
て、トランジスタを制御する制御信号を出力する制御信
号出力手段と、入力信号と上記制御信号出力手段から出
力された制御信号の論理積をとる論理積回路と、入力信
号と上記制御信号出力手段から出力された制御信号の論
理和をとる論理和回路と、入力用回路及び帰還用回路と
低電位側電源との間に設置され、上記論理積回路の出力
をゲート入力とするＮチャネルトランジスタと、入力用
回路及び帰還用回路と高電位側電源との間に設置され、
上記論理和回路の出力をゲート入力とするＰチャネルト
ランジスタとを具備したことを特徴とするシュミット回
路。
【請求項１２】入力信号を反転する入力用回路と、上
記入力用回路からの出力を反転する出力用回路と、上記
出力用回路からの出力信号を上記入力用回路の出力側に
帰還させる帰還用回路とを備えたシュミット回路におい
て、上記入力用回路及び上記帰還用回路のトランジスタ
を制御する制御信号を出力する制御信号出力手段を備
え、上記出力用回路は、上記入力用回路のＰチャネル側
に、上記制御信号出力手段からの制御信号により制御さ
れるＰチャネルトランジスタを直列に付加したＰチャネ
ルトランジスタ組を少なくとも２組以上並列に配置する
ように構成したことを特徴とするシュミット回路。
【請求項１３】入力信号を反転する入力用回路と、上
記入力用回路からの出力を反転する出力用回路と、上記
出力用回路からの出力信号を上記入力用回路の出力側に
帰還させる帰還用回路とを備えたシュミット回路におい
て、上記入力用回路及び上記帰還用回路のトランジスタ
を制御する制御信号を出力する制御信号出力手段を備
え、上記出力用回路は、上記入力用回路のＮチャネル側
に、上記制御信号出力手段からの制御信号により制御さ
れるＮチャネルトランジスタを直列に付加したＮチャネ
ルトランジスタ組を少なくとも２組以上並列に配置する
ように構成したことを特徴とするシュミット回路。
【請求項１４】上記出力用回路は、上記入力用回路の
Ｐチャネル側に、上記制御信号出力手段からの制御信号
により制御されるＰチャネルトランジスタを直列に付加
したＰチャネルトランジスタ組を少なくとも２組以上並
列に配置するように構成したことを特徴とする請求項１
〜請求項４、請求項６、請求項８〜請求項１３いずれか１
項記載のシュミット回路。
【請求項１５】上記出力用回路は、上記入力用回路の
Ｎチャネル側に、上記制御信号出力手段からの制御信号
により制御されるＮチャネルトランジスタを直列に付加
したＮチャネルトランジスタ組を少なくとも２組以上並
列に配置するように構成したことを特徴とする請求項１
〜請求項４、請求項６、請求項８〜請求項１３いずれか１
項記載のシュミット回路。