JPH11312969A - 半導体回路 - Google Patents
半導体回路Info
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- JPH11312969A JPH11312969A JP10118160A JP11816098A JPH11312969A JP H11312969 A JPH11312969 A JP H11312969A JP 10118160 A JP10118160 A JP 10118160A JP 11816098 A JP11816098 A JP 11816098A JP H11312969 A JPH11312969 A JP H11312969A
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Abstract
(57)【要約】
【課題】従来のＣＭＯＳ回路は、マイコンシステムの動
作状態に対応した最適な消費電流値に調整できないとい
う問題点があった。 【解決手段】駆動能力可変回路において、出力信号を生
成するＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タを複数接続してスイッチング制御を行い、動作するPM
OSトランジスタとＮＭＯＳトランジスタの組み合わせを
マイコンシステムの動作状態に対応させる。 【効果】マイコンシステムの動作状態に対応した最適な
消費電流値に調整可能となる。
作状態に対応した最適な消費電流値に調整できないとい
う問題点があった。 【解決手段】駆動能力可変回路において、出力信号を生
成するＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タを複数接続してスイッチング制御を行い、動作するPM
OSトランジスタとＮＭＯＳトランジスタの組み合わせを
マイコンシステムの動作状態に対応させる。 【効果】マイコンシステムの動作状態に対応した最適な
消費電流値に調整可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体回路に関し、
特に、マイコンシステムの消費電流低減に適用して有効
な技術に関する。
特に、マイコンシステムの消費電流低減に適用して有効
な技術に関する。
【０００２】
【従来の技術】図１１は、従来、半導体回路に用いられ
ていたインバータ回路１１１、およびその出力信号に接
続されている周辺回路Ａ１３と周辺回路Ｂ１４、および
ユーザが任意に周辺回路の動作を制御できる制御レジス
タ１１２、および制御レジスタ１１２の設定値を解析し
てインバータ回路１１１の出力信号を停止できる制御回
路１１３を示すものである。ユーザは、制御レジスタ１
１２を用いて未使用時の周辺回路Ａ１３と周辺回路Ｂ１
４の動作を停止することができる。この時、インバータ
回路１１１の出力信号に接続されている周辺回路を全て
停止させた場合は、制御回路１１３がインバータ回路１
１１の出力信号を“１"レベルまたは“０"レベルに固定
してマイコンシステムの消費電流低減を図ることができ
る。インバータ回路１１１のＰＭＯＳトランジスタＰ１
とＮＭＯＳトランジスタＮ１のゲートサイズは、インバ
ータ回路１１１の出力信号に接続される周辺回路の数や
出力信号の配線容量、およびマイコンシステムの動作周
波数や動作電圧を考慮して最適な固定ゲートサイズを決
めていた。
ていたインバータ回路１１１、およびその出力信号に接
続されている周辺回路Ａ１３と周辺回路Ｂ１４、および
ユーザが任意に周辺回路の動作を制御できる制御レジス
タ１１２、および制御レジスタ１１２の設定値を解析し
てインバータ回路１１１の出力信号を停止できる制御回
路１１３を示すものである。ユーザは、制御レジスタ１
１２を用いて未使用時の周辺回路Ａ１３と周辺回路Ｂ１
４の動作を停止することができる。この時、インバータ
回路１１１の出力信号に接続されている周辺回路を全て
停止させた場合は、制御回路１１３がインバータ回路１
１１の出力信号を“１"レベルまたは“０"レベルに固定
してマイコンシステムの消費電流低減を図ることができ
る。インバータ回路１１１のＰＭＯＳトランジスタＰ１
とＮＭＯＳトランジスタＮ１のゲートサイズは、インバ
ータ回路１１１の出力信号に接続される周辺回路の数や
出力信号の配線容量、およびマイコンシステムの動作周
波数や動作電圧を考慮して最適な固定ゲートサイズを決
めていた。
【０００３】
【発明が解決しようとする課題】前記従来回路におい
て、出力信号に接続されている周辺回路がマイコンの外
部にあり接続されてない場合、およびマイコンシステム
の動作周波数が低くインバータ回路１１１の出力信号の
動作速度が遅くても良い場合でも、ＰＭＯＳトランジス
タＰ１とＮＭＯＳトランジスタＮ１のゲートサイズが固
定であるため出力信号部分に流れる電流値を最適に調整
できない。
て、出力信号に接続されている周辺回路がマイコンの外
部にあり接続されてない場合、およびマイコンシステム
の動作周波数が低くインバータ回路１１１の出力信号の
動作速度が遅くても良い場合でも、ＰＭＯＳトランジス
タＰ１とＮＭＯＳトランジスタＮ１のゲートサイズが固
定であるため出力信号部分に流れる電流値を最適に調整
できない。
【０００４】
【課題を解決するための手段】本発明においては、入力
信号に対して電源電圧側にＰＭＯＳトランジスタを複数
直列に、接地側にＮＭＯＳトランジスタを複数直列に接
続したＣＭＯＳ回路を複数接続した構成の駆動能力可変
回路を用い、電源電圧側に接続してあるPMOSトランジス
タ、および接地してあるＮＭＯＳトランジスタにスイッ
チング制御機能を備え、周辺回路の動作状態や接続状態
を解析する制御回路、および制御レジスタを備え、周辺
回路の状態、および制御レジスタの設定に対応するよう
に複数存在する出力信号側のＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタの駆動能力を組み合わせることで全
体の駆動能力を自動調整し、出力信号部分に対する消費
電流値の自動調整機能を有する。
信号に対して電源電圧側にＰＭＯＳトランジスタを複数
直列に、接地側にＮＭＯＳトランジスタを複数直列に接
続したＣＭＯＳ回路を複数接続した構成の駆動能力可変
回路を用い、電源電圧側に接続してあるPMOSトランジス
タ、および接地してあるＮＭＯＳトランジスタにスイッ
チング制御機能を備え、周辺回路の動作状態や接続状態
を解析する制御回路、および制御レジスタを備え、周辺
回路の状態、および制御レジスタの設定に対応するよう
に複数存在する出力信号側のＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタの駆動能力を組み合わせることで全
体の駆動能力を自動調整し、出力信号部分に対する消費
電流値の自動調整機能を有する。
【０００５】
【発明の実施の形態】（実施例１）図１は、本発明の第
１の実施例の回路図であり、二組のＣＭＯＳ回路１１と
１２、および制御回路１５で駆動能力可変回路を実現す
る場合の例である。図１の回路図は、ＣＭＯＳ回路１１
において、ＰＭＯＳトランジスタＰ１２のソースが電源
電圧Ｖｃｃに接続され、ＰＭＯＳトランジスタＰ１２の
ドレインがPMOSトランジスタＰ１１のソースに接続さ
れ、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジス
タＮ１１のゲートが入力信号に接続され、ＰＭＯＳトラ
ンジスタＰ11とＮＭＯＳトランジスタＮ１２のドレイン
が出力信号に接続され、ＮＭＯＳトランジスタＮ１１の
ソースがＮＭＯＳトランジスタＮ１２のドレインに接続
され、ＮＭＯＳトランジスタＮ１２のソースが接地電位
ＧＮＤに接続され、ＰＭＯＳトランジスタＰ１２とＮＭ
ＯＳトランジスタＮ１２のゲートが制御信号Ａに接続さ
れる。さらに、ＣＭＯＳ回路１２において、ＣＭＯＳ回
路１１と同様にＰＭＯＳトランジスタＰ２２とＰ２１、
およびＮＭＯＳトランジスタＮ２１とＮ２２が接続され
る。また前記出力信号に周辺回路Ａ１３と周辺回路Ｂ１
４が接続されており、それぞれの動作状態や接続状態を
示す状態信号Ａと状態信号Ｂが制御回路１５に接続され
て全体を構成している。ただし、ここで示す前記周辺回
路Ａ１３や周辺回路Ｂ１４がマイコン外部に接続される
場合は、前記出力信号と状態信号がマイコンのＩ／Ｏ端
子で接続してあるものとする。
１の実施例の回路図であり、二組のＣＭＯＳ回路１１と
１２、および制御回路１５で駆動能力可変回路を実現す
る場合の例である。図１の回路図は、ＣＭＯＳ回路１１
において、ＰＭＯＳトランジスタＰ１２のソースが電源
電圧Ｖｃｃに接続され、ＰＭＯＳトランジスタＰ１２の
ドレインがPMOSトランジスタＰ１１のソースに接続さ
れ、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジス
タＮ１１のゲートが入力信号に接続され、ＰＭＯＳトラ
ンジスタＰ11とＮＭＯＳトランジスタＮ１２のドレイン
が出力信号に接続され、ＮＭＯＳトランジスタＮ１１の
ソースがＮＭＯＳトランジスタＮ１２のドレインに接続
され、ＮＭＯＳトランジスタＮ１２のソースが接地電位
ＧＮＤに接続され、ＰＭＯＳトランジスタＰ１２とＮＭ
ＯＳトランジスタＮ１２のゲートが制御信号Ａに接続さ
れる。さらに、ＣＭＯＳ回路１２において、ＣＭＯＳ回
路１１と同様にＰＭＯＳトランジスタＰ２２とＰ２１、
およびＮＭＯＳトランジスタＮ２１とＮ２２が接続され
る。また前記出力信号に周辺回路Ａ１３と周辺回路Ｂ１
４が接続されており、それぞれの動作状態や接続状態を
示す状態信号Ａと状態信号Ｂが制御回路１５に接続され
て全体を構成している。ただし、ここで示す前記周辺回
路Ａ１３や周辺回路Ｂ１４がマイコン外部に接続される
場合は、前記出力信号と状態信号がマイコンのＩ／Ｏ端
子で接続してあるものとする。
【０００６】図２に第１の実施例における制御回路１５
の真理値表の例を示す。例えば周辺回路Ａ１３と周辺回
路Ｂ１４が両方動作していない、または両方接続されて
いない（状態信号Ａ＝状態信号Ｂ＝“０”レベル）場合
は、制御信号Ａ＝制御信号Ｂ＝“１”レベルとなり、Ｐ
１２とＮ１２とＰ２２とＮ２２がオフとなり、その結
果、入力信号の変化に対応するＰ１１とＮ１１とＰ２１
とＮ２１は出力信号に対する駆動能力がなくなる。従っ
て本駆動能力可変回路の出力信号に接続されている周辺
回路が全て動作していない場合は、出力信号部分の電流
は消費しない。
の真理値表の例を示す。例えば周辺回路Ａ１３と周辺回
路Ｂ１４が両方動作していない、または両方接続されて
いない（状態信号Ａ＝状態信号Ｂ＝“０”レベル）場合
は、制御信号Ａ＝制御信号Ｂ＝“１”レベルとなり、Ｐ
１２とＮ１２とＰ２２とＮ２２がオフとなり、その結
果、入力信号の変化に対応するＰ１１とＮ１１とＰ２１
とＮ２１は出力信号に対する駆動能力がなくなる。従っ
て本駆動能力可変回路の出力信号に接続されている周辺
回路が全て動作していない場合は、出力信号部分の電流
は消費しない。
【０００７】次に、周辺回路Ａ１３と周辺回路Ｂ１４の
両方が動作、または両方が接続してある（状態信号Ａ＝
状態信号Ｂ＝“１”レベル）場合は、制御信号Ａ＝制御
信号Ｂ＝“０”レベルとなり、Ｐ１２とＮ１２とＰ２２
とＮ２２がオンとなり、入力信号の変化に対応する出力
信号において、“１”レベルの駆動能力はＰ１１とＰ２
１の和となり、“０”レベルの駆動能力はＮ１１とＮ２
１の和になるため一番大きくなり、さらにこの場合の出
力信号部分の消費電流は最大となる。
両方が動作、または両方が接続してある（状態信号Ａ＝
状態信号Ｂ＝“１”レベル）場合は、制御信号Ａ＝制御
信号Ｂ＝“０”レベルとなり、Ｐ１２とＮ１２とＰ２２
とＮ２２がオンとなり、入力信号の変化に対応する出力
信号において、“１”レベルの駆動能力はＰ１１とＰ２
１の和となり、“０”レベルの駆動能力はＮ１１とＮ２
１の和になるため一番大きくなり、さらにこの場合の出
力信号部分の消費電流は最大となる。
【０００８】次に、周辺回路Ａ１３と周辺回路Ｂ１４の
どちらか一方のみが動作、またはどちらか一方のみが接
続してある（状態信号Ａ＝“０”レベルでかつ状態信号
Ｂ＝“１”レベル、または状態信号Ａ＝“１”レベルで
かつ状態信号Ｂ＝“０”レベル）場合は、制御信号Ａ＝
“１”レベル，制御信号Ｂ＝“０”レベルとなり、Ｐ１
２とＮ１２がオフ、Ｐ２２とＮ２２がオンとなり、入力
信号の変化に対応する出力信号において、“１”レベル
を駆動するのはＰ２１のみとなり、“０”レベルを駆動
するのはＮ２１のみとなるため、出力信号に対する駆動
能力はＰ１１とＮ１１が動作してない分だけ小さくな
る。この時、全ての周辺回路がマイコンに内蔵してある
場合は、出力信号に接続されている周辺回路数は変わら
ないため配線容量も変わらない。その結果、駆動能力が
小さくなる分、出力信号の伝搬速度が低下するが、マイ
コンの動作速度を下げた場合などは出力信号の伝搬速度
が遅くても問題ないので消費電流の低減に有効である。
また、周辺回路がマイコンの外に接続してある場合は、
接続先の周辺回路が少なければ、出力信号の配線容量も
小さくなるのでさらに消費電流は低減する。
どちらか一方のみが動作、またはどちらか一方のみが接
続してある（状態信号Ａ＝“０”レベルでかつ状態信号
Ｂ＝“１”レベル、または状態信号Ａ＝“１”レベルで
かつ状態信号Ｂ＝“０”レベル）場合は、制御信号Ａ＝
“１”レベル，制御信号Ｂ＝“０”レベルとなり、Ｐ１
２とＮ１２がオフ、Ｐ２２とＮ２２がオンとなり、入力
信号の変化に対応する出力信号において、“１”レベル
を駆動するのはＰ２１のみとなり、“０”レベルを駆動
するのはＮ２１のみとなるため、出力信号に対する駆動
能力はＰ１１とＮ１１が動作してない分だけ小さくな
る。この時、全ての周辺回路がマイコンに内蔵してある
場合は、出力信号に接続されている周辺回路数は変わら
ないため配線容量も変わらない。その結果、駆動能力が
小さくなる分、出力信号の伝搬速度が低下するが、マイ
コンの動作速度を下げた場合などは出力信号の伝搬速度
が遅くても問題ないので消費電流の低減に有効である。
また、周辺回路がマイコンの外に接続してある場合は、
接続先の周辺回路が少なければ、出力信号の配線容量も
小さくなるのでさらに消費電流は低減する。
【０００９】（実施例２）図３は、本発明の第２の実施
例の回路図である。この例では実施例１の様に周辺回路
からの状態信号で制御信号を生成するのではなく、制御
レジスタを持たせソフトウェアで制御信号を生成する方
法で本発明を実現したものである。
例の回路図である。この例では実施例１の様に周辺回路
からの状態信号で制御信号を生成するのではなく、制御
レジスタを持たせソフトウェアで制御信号を生成する方
法で本発明を実現したものである。
【００１０】ここでは、実施例１と同様のＣＭＯＳ回路
１１とＣＭＯＳ回路１２と、１つの駆動能力制御レジス
タ３５を備え、この制御レジスタ３５内に２ビットの制
御ビット（ビットＡとビットＢ）がある場合を示す。ビ
ットＡからの制御信号ＡでＰＭＯＳトランジスタＰ１２
とＮＭＯＳトランジスタＮ１２のスイッチング制御を行
い、ビットＢからの制御信号ＢでＰＭＯＳトランジスタ
Ｐ２２とＮＭＯＳトランジスタＮ２２のスイッチング制
御を行うことで、実施例１と同じ効果を得ることができ
る。
１１とＣＭＯＳ回路１２と、１つの駆動能力制御レジス
タ３５を備え、この制御レジスタ３５内に２ビットの制
御ビット（ビットＡとビットＢ）がある場合を示す。ビ
ットＡからの制御信号ＡでＰＭＯＳトランジスタＰ１２
とＮＭＯＳトランジスタＮ１２のスイッチング制御を行
い、ビットＢからの制御信号ＢでＰＭＯＳトランジスタ
Ｐ２２とＮＭＯＳトランジスタＮ２２のスイッチング制
御を行うことで、実施例１と同じ効果を得ることができ
る。
【００１１】図４に第２の実施例における真理値表の例
を示す。例えばビットＡ＝ビットＢ＝“１"レベルの場
合は、制御信号Ａ＝制御信号Ｂ＝“１"レベルとなり、
Ｐ１２とＮ１２とＰ２２とＮ２２がオフとなり、その結
果入力信号の変化に対応するＰ１１とＮ１１とＰ２１と
Ｎ２１は、出力信号に対する駆動能力がなくなる。
を示す。例えばビットＡ＝ビットＢ＝“１"レベルの場
合は、制御信号Ａ＝制御信号Ｂ＝“１"レベルとなり、
Ｐ１２とＮ１２とＰ２２とＮ２２がオフとなり、その結
果入力信号の変化に対応するＰ１１とＮ１１とＰ２１と
Ｎ２１は、出力信号に対する駆動能力がなくなる。
【００１２】次に、ビットＡ＝ビットＢ＝“０”レベル
の場合は、制御信号Ａ＝制御信号Ｂ＝“０”レベルとな
り、Ｐ１２とＮ１２とＰ２２とＮ２２がオンとなり、入
力信号の変化に対応するＰ１１とＮ１１とＰ２１とＮ２
１が動作するため、出力信号に対する駆動能力が最大に
なる。
の場合は、制御信号Ａ＝制御信号Ｂ＝“０”レベルとな
り、Ｐ１２とＮ１２とＰ２２とＮ２２がオンとなり、入
力信号の変化に対応するＰ１１とＮ１１とＰ２１とＮ２
１が動作するため、出力信号に対する駆動能力が最大に
なる。
【００１３】次に、ビットＡ＝“０”レベルでかつビッ
トＢ＝“１”レベルの場合は、制御信号Ａ＝“０"レベ
ル，制御信号Ｂ＝“１"レベルとなり、Ｐ２２とＮ２２
がオフ，Ｐ１２とＮ１２がオンとなり、入力信号の変化
に対応する出力信号において、“１”レベルの駆動能力
はＰ１１のみとなり、“０”レベルの駆動能力はＮ１１
のみとなるため、出力信号に対する駆動能力はＰ２１と
Ｎ２１が動作してない分だけ小さくなる。
トＢ＝“１”レベルの場合は、制御信号Ａ＝“０"レベ
ル，制御信号Ｂ＝“１"レベルとなり、Ｐ２２とＮ２２
がオフ，Ｐ１２とＮ１２がオンとなり、入力信号の変化
に対応する出力信号において、“１”レベルの駆動能力
はＰ１１のみとなり、“０”レベルの駆動能力はＮ１１
のみとなるため、出力信号に対する駆動能力はＰ２１と
Ｎ２１が動作してない分だけ小さくなる。
【００１４】次に、ビットＡ＝“１”レベルでかつビッ
トＢ＝“０”レベルの場合は、制御信号Ａ＝“１"レベ
ル、制御信号Ｂ＝“０"レベルとなり、Ｐ１２とＮ１２
がオフ、Ｐ２２とＮ２２がオンとなり、入力信号の変化
に対応する出力信号において、“１”レベルの駆動能力
はＰ２１のみとなり、“０”レベルの駆動能力はＮ２１
のみとなるため、出力信号に対する駆動能力はＰ１１と
Ｎ１１が動作してない分だけ小さくなる。
トＢ＝“０”レベルの場合は、制御信号Ａ＝“１"レベ
ル、制御信号Ｂ＝“０"レベルとなり、Ｐ１２とＮ１２
がオフ、Ｐ２２とＮ２２がオンとなり、入力信号の変化
に対応する出力信号において、“１”レベルの駆動能力
はＰ２１のみとなり、“０”レベルの駆動能力はＮ２１
のみとなるため、出力信号に対する駆動能力はＰ１１と
Ｎ１１が動作してない分だけ小さくなる。
【００１５】実施例２では、ユーザが任意に出力信号の
駆動能力を調整できるので、出力信号に接続される周辺
回路の動作状態や接続状態、およびシステムの動作周波
数や動作電圧に対応した最適な消費電流値にできる。
駆動能力を調整できるので、出力信号に接続される周辺
回路の動作状態や接続状態、およびシステムの動作周波
数や動作電圧に対応した最適な消費電流値にできる。
【００１６】（実施例３）図５は、本発明の第３の実施
例の回路図である。この例は、実施例１の周辺回路から
の動作状態信号と実施例２の制御レジスタ１５を組み合
わせて制御信号を生成し本発明を実現したものである。
ここでは、実施例１と同様のＣＭＯＳ回路１１とＣＭＯ
Ｓ回路１２，制御回路１５，１つの駆動能力制御レジス
タ３５，２つの周辺回路Ａ１３と周辺回路Ｂ１４が接続
してあり、この制御レジスタ３５内に２ビットの制御ビ
ットがある場合を示す。周辺回路Ａ１３と周辺回路Ｂ１
４からの状態信号Ａと状態信号Ｂ、および制御レジスタ
３５にあるビットＡとビットＢを制御回路１５が解析し
て最適な駆動能力となるような制御信号Ａと制御信号Ｂ
を生成し、ＰＭＯＳトランジスタＰ１２とＰ２２とＮＭ
ＯＳトランジスタＮ12とＮ２２のスイッチング制御を行
うことで、実施例１や実施例２と同じ効果を得ることが
できる。
例の回路図である。この例は、実施例１の周辺回路から
の動作状態信号と実施例２の制御レジスタ１５を組み合
わせて制御信号を生成し本発明を実現したものである。
ここでは、実施例１と同様のＣＭＯＳ回路１１とＣＭＯ
Ｓ回路１２，制御回路１５，１つの駆動能力制御レジス
タ３５，２つの周辺回路Ａ１３と周辺回路Ｂ１４が接続
してあり、この制御レジスタ３５内に２ビットの制御ビ
ットがある場合を示す。周辺回路Ａ１３と周辺回路Ｂ１
４からの状態信号Ａと状態信号Ｂ、および制御レジスタ
３５にあるビットＡとビットＢを制御回路１５が解析し
て最適な駆動能力となるような制御信号Ａと制御信号Ｂ
を生成し、ＰＭＯＳトランジスタＰ１２とＰ２２とＮＭ
ＯＳトランジスタＮ12とＮ２２のスイッチング制御を行
うことで、実施例１や実施例２と同じ効果を得ることが
できる。
【００１７】（実施例４）図６は、本発明の第４の実施
例の回路図である。この例は、実施例１のCMOS回路１１
に対するＣＭＯＳ回路６１として、ＰＭＯＳトランジス
タＰ１１とＰ２１のソースが電源電圧に接続され、ＮＭ
ＯＳトランジスタＮ１１とＮ２１のソースが接地電位Ｇ
ＮＤに接続された構成となる。また、実施例１のＣＭＯ
Ｓ回路１２に対して、前記ＣＭＯＳ回路６１と同様の接
続となるＣＭＯＳ回路６２で構成される。さらに、入力
信号にインバータ，ＮＡＮＤ，ＮＯＲで構成される制御
回路６３および制御回路６４が接続され、ＰＭＯＳトラ
ンジスタＰ１１のゲートとＮＭＯＳトランジスタＮ１１
のゲートに制御回路６３が接続され、ＰＭＯＳトランジ
スタＰ２１のゲートとＮＭＯＳトランジスタＮ２１のゲ
ートに制御回路６４が接続され、ＣＭＯＳ回路６１とＣ
ＭＯＳ回路６２の出力信号に周辺回路Ａ１３と周辺回路
Ｂ１４が接続され、周辺回路Ａ１３と周辺回路Ｂ１４か
らの状態信号Ａと状態信号Ｂが制御回路１５に接続され
て全体を構成している。
例の回路図である。この例は、実施例１のCMOS回路１１
に対するＣＭＯＳ回路６１として、ＰＭＯＳトランジス
タＰ１１とＰ２１のソースが電源電圧に接続され、ＮＭ
ＯＳトランジスタＮ１１とＮ２１のソースが接地電位Ｇ
ＮＤに接続された構成となる。また、実施例１のＣＭＯ
Ｓ回路１２に対して、前記ＣＭＯＳ回路６１と同様の接
続となるＣＭＯＳ回路６２で構成される。さらに、入力
信号にインバータ，ＮＡＮＤ，ＮＯＲで構成される制御
回路６３および制御回路６４が接続され、ＰＭＯＳトラ
ンジスタＰ１１のゲートとＮＭＯＳトランジスタＮ１１
のゲートに制御回路６３が接続され、ＰＭＯＳトランジ
スタＰ２１のゲートとＮＭＯＳトランジスタＮ２１のゲ
ートに制御回路６４が接続され、ＣＭＯＳ回路６１とＣ
ＭＯＳ回路６２の出力信号に周辺回路Ａ１３と周辺回路
Ｂ１４が接続され、周辺回路Ａ１３と周辺回路Ｂ１４か
らの状態信号Ａと状態信号Ｂが制御回路１５に接続され
て全体を構成している。
【００１８】図７に第４の実施例における制御回路１５
の真理値表の例を示す。例えば周辺回路Ａ１３と周辺回
路Ｂ１４が両方動作しない、または両方が接続されてい
ない（状態信号Ａ＝状態信号Ｂ＝“０”レベル）場合
は、制御信号Ａ＝制御信号Ｂ＝“１”レベルとなり、さ
らに制御回路６３と制御回路６４が、Ｐ１１とＮ１１と
Ｐ２１とＮ２１をオフにすることで、出力信号に対する
駆動能力がなくなる。
の真理値表の例を示す。例えば周辺回路Ａ１３と周辺回
路Ｂ１４が両方動作しない、または両方が接続されてい
ない（状態信号Ａ＝状態信号Ｂ＝“０”レベル）場合
は、制御信号Ａ＝制御信号Ｂ＝“１”レベルとなり、さ
らに制御回路６３と制御回路６４が、Ｐ１１とＮ１１と
Ｐ２１とＮ２１をオフにすることで、出力信号に対する
駆動能力がなくなる。
【００１９】次に、周辺回路Ａ１３と周辺回路Ｂ１４が
両方動作する（状態信号Ａ＝状態信号Ｂ＝“１”レベ
ル）場合は、制御信号Ａ＝制御信号Ｂ＝“０”レベルと
なり、入力信号の変化に対応する出力信号において、制
御回路６３と制御回路６４が、Ｐ１１とＮ１１とＰ２１
とＮ２１をオンにすることで、出力信号に対する駆動能
力が最大となる。
両方動作する（状態信号Ａ＝状態信号Ｂ＝“１”レベ
ル）場合は、制御信号Ａ＝制御信号Ｂ＝“０”レベルと
なり、入力信号の変化に対応する出力信号において、制
御回路６３と制御回路６４が、Ｐ１１とＮ１１とＰ２１
とＮ２１をオンにすることで、出力信号に対する駆動能
力が最大となる。
【００２０】次に、周辺回路Ａ１３と周辺回路Ｂ１４の
どちらか一方が動作する場合は、制御信号Ａ＝“１”レ
ベル、制御信号Ｂ＝“０”レベルとなり、さらに制御回
路６６でＰ１１とＮ１１をオフにし、制御回路６７でＰ
２１とＮ２１をオンにすることで、出力信号に対する駆
動能力が小さくなる。
どちらか一方が動作する場合は、制御信号Ａ＝“１”レ
ベル、制御信号Ｂ＝“０”レベルとなり、さらに制御回
路６６でＰ１１とＮ１１をオフにし、制御回路６７でＰ
２１とＮ２１をオンにすることで、出力信号に対する駆
動能力が小さくなる。
【００２１】第４の実施例では、周辺回路Ａ１３と周辺
回路Ｂ１４の動作状態に対応したＰＭＯＳトランジスタ
Ｐ１１およびＮＭＯＳトランジスタＮ１１の駆動能力
と、ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトラン
ジスタＮ２１の駆動能力を組み合わせることで、第１の
実施例のように出力信号部分の電流値を最適に調整でき
る。
回路Ｂ１４の動作状態に対応したＰＭＯＳトランジスタ
Ｐ１１およびＮＭＯＳトランジスタＮ１１の駆動能力
と、ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトラン
ジスタＮ２１の駆動能力を組み合わせることで、第１の
実施例のように出力信号部分の電流値を最適に調整でき
る。
【００２２】（実施例５）図８は、本発明の第５の実施
例の回路図である。この例は、実施例４の制御回路６３
に対する制御回路８３として、ＰＭＯＳトランジスタＰ
８１、およびNMOSトランジスタＮ８１，Ｎ８２，Ｎ８３
がＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタ
Ｎ１１のゲートに接続され、実施例４の制御回路６４に
対する制御回路８４として、ＰＭＯＳトランジスタＰ８
２、およびＮＭＯＳトランジスタＮ８４，Ｎ８５，Ｎ８
６がＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジス
タＮ２１のゲートに接続された構成となる。また、実施
例１と同様に周辺回路Ａ13と周辺回路Ｂ１４が接続さ
れ、周辺回路Ａ１３と周辺回路Ｂ１４からの状態信号Ａ
と状態信号Ｂが制御回路１５に接続されて全体を構成し
ている。
例の回路図である。この例は、実施例４の制御回路６３
に対する制御回路８３として、ＰＭＯＳトランジスタＰ
８１、およびNMOSトランジスタＮ８１，Ｎ８２，Ｎ８３
がＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタ
Ｎ１１のゲートに接続され、実施例４の制御回路６４に
対する制御回路８４として、ＰＭＯＳトランジスタＰ８
２、およびＮＭＯＳトランジスタＮ８４，Ｎ８５，Ｎ８
６がＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジス
タＮ２１のゲートに接続された構成となる。また、実施
例１と同様に周辺回路Ａ13と周辺回路Ｂ１４が接続さ
れ、周辺回路Ａ１３と周辺回路Ｂ１４からの状態信号Ａ
と状態信号Ｂが制御回路１５に接続されて全体を構成し
ている。
【００２３】図９に第５の実施例における制御回路１５
の真理値表の例を示す。
の真理値表の例を示す。
【００２４】周辺回路Ａ１３と周辺回路Ｂ１４の動作状
態を制御回路１５が解析して、制御信号Ａと制御信号Ｂ
を出力する。制御信号Ａ＝“０”レベルの場合は、Ｎ８
１，Ｎ８２がオフ，Ｐ８１とＮ８３がオンとなり、その
結果、Ｐ１１とＮ１１がオフになり出力信号を駆動しな
い。また、制御信号Ａ＝“１”レベルの場合は、Ｎ81，
Ｎ８２がオン、Ｐ８１とＮ８３がオフとなり、入力信号
レベルに対応して、Ｐ１１およびＮ１１が出力信号を駆
動する。
態を制御回路１５が解析して、制御信号Ａと制御信号Ｂ
を出力する。制御信号Ａ＝“０”レベルの場合は、Ｎ８
１，Ｎ８２がオフ，Ｐ８１とＮ８３がオンとなり、その
結果、Ｐ１１とＮ１１がオフになり出力信号を駆動しな
い。また、制御信号Ａ＝“１”レベルの場合は、Ｎ81，
Ｎ８２がオン、Ｐ８１とＮ８３がオフとなり、入力信号
レベルに対応して、Ｐ１１およびＮ１１が出力信号を駆
動する。
【００２５】上記同様に制御信号Ｂにより、Ｐ８２，Ｎ
８４，Ｎ８５，Ｎ８６が、Ｐ２１とＮ２１を制御するこ
とで出力信号の駆動状態を制御する。
８４，Ｎ８５，Ｎ８６が、Ｐ２１とＮ２１を制御するこ
とで出力信号の駆動状態を制御する。
【００２６】第５の実施例では、周辺回路Ａ１３と周辺
回路Ｂ１４の動作状態に対応したＰＭＯＳトランジスタ
Ｐ１１およびＮＭＯＳトランジスタＮ１１の駆動能力
と、ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトラン
ジスタＮ２１の駆動能力を組み合わせることで、第１の
実施例のように出力信号部分の電流値を最適に調整でき
る。
回路Ｂ１４の動作状態に対応したＰＭＯＳトランジスタ
Ｐ１１およびＮＭＯＳトランジスタＮ１１の駆動能力
と、ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトラン
ジスタＮ２１の駆動能力を組み合わせることで、第１の
実施例のように出力信号部分の電流値を最適に調整でき
る。
【００２７】（実施例６）図１０は、実施例１におい
て、２入力ＮＡＮＤ回路に適用した第６の実施例の回路
図である。この回路は、ＣＭＯＳ回路１０１において、
入力信号Ａに対しては、実施例１と同様の回路構成と
し、さらに入力信号Ｂに対しＰＭＯＳトランジスタＰ１
１と並列にＰＭＯＳトランジスタＰ１３を接続し、ＮＭ
ＯＳトランジスタＮ１１と直列にＮＭＯＳトランジスタ
Ｎ１３を接続して２入力ＮＡＮＤ回路構成にする。さら
にＣＭＯＳ回路１０２において、ＣＭＯＳ回路１０１と
同様に入力信号Ｂに対しＰＭＯＳトランジスタＰ２３、
およびＮＭＯＳトランジスタＮ23が接続された構成であ
る。さらに、周辺回路Ａ１３と周辺回路Ｂ１４、および
制御回路１５が接続されて構成する。
て、２入力ＮＡＮＤ回路に適用した第６の実施例の回路
図である。この回路は、ＣＭＯＳ回路１０１において、
入力信号Ａに対しては、実施例１と同様の回路構成と
し、さらに入力信号Ｂに対しＰＭＯＳトランジスタＰ１
１と並列にＰＭＯＳトランジスタＰ１３を接続し、ＮＭ
ＯＳトランジスタＮ１１と直列にＮＭＯＳトランジスタ
Ｎ１３を接続して２入力ＮＡＮＤ回路構成にする。さら
にＣＭＯＳ回路１０２において、ＣＭＯＳ回路１０１と
同様に入力信号Ｂに対しＰＭＯＳトランジスタＰ２３、
およびＮＭＯＳトランジスタＮ23が接続された構成であ
る。さらに、周辺回路Ａ１３と周辺回路Ｂ１４、および
制御回路１５が接続されて構成する。
【００２８】この実施例６の回路の動作は、実施例１と
同様に周辺回路Ａ１３と周辺回路Ｂ１４の状態に対応し
て、ＰＭＯＳトランジスタＰ１２とＰ２２、およびNMOS
トランジスタＮ１２とＮ２２のスイッチング制御を行う
ことで、実施例１と同じ効果を得ることができる。
同様に周辺回路Ａ１３と周辺回路Ｂ１４の状態に対応し
て、ＰＭＯＳトランジスタＰ１２とＰ２２、およびNMOS
トランジスタＮ１２とＮ２２のスイッチング制御を行う
ことで、実施例１と同じ効果を得ることができる。
【００２９】
【発明の効果】本発明によれば、回路を構成するＰＭＯ
ＳトランジスタおよびＮＭＯＳトランジスタのスイッチ
ング制御をすることで、マイコンシステムの各種動作状
態に対応した消費電流値の最適化が可能となる。
ＳトランジスタおよびＮＭＯＳトランジスタのスイッチ
ング制御をすることで、マイコンシステムの各種動作状
態に対応した消費電流値の最適化が可能となる。
【図１】本発明の駆動能力可変回路の第１の実施例を示
す回路図である。
す回路図である。
【図２】本発明の駆動能力可変回路の第１の実施例を示
す真理値表である。
す真理値表である。
【図３】本発明の駆動能力可変回路の第２の実施例を示
す回路図である。
す回路図である。
【図４】本発明の駆動能力可変回路の第２の実施例を示
す真理値表である。
す真理値表である。
【図５】本発明の駆動能力可変回路の第３の実施例を示
す回路図である。
す回路図である。
【図６】本発明の駆動能力可変回路の第４の実施例を示
す回路図である。
す回路図である。
【図７】本発明の駆動能力可変回路の第４の実施例を示
す真理値表である。
す真理値表である。
【図８】本発明の駆動能力可変回路の第５の実施例を示
す回路図である。
す回路図である。
【図９】本発明の駆動能力可変回路の第５の実施例を示
す真理値表である。
す真理値表である。
【図１０】本発明の駆動能力可変回路の第６の実施例を
示す回路図である。
示す回路図である。
【図１１】従来のＣＭＯＳ回路の一例を示す回路図であ
る。
る。
１１，１２，６１，６２，１０１，１０２，１１１…Ｃ
ＭＯＳ回路、１３，１４…周辺回路、１５，６３，６
４，８３，８４，１１３…制御回路、３５，１１２…制
御レジスタ、Ｐ１，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ２１,
Ｐ２２,Ｐ２３，Ｐ８１，Ｐ８２…ＰＭＯＳトランジス
タ、Ｎ１，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，
Ｎ２３，Ｎ８１〜Ｎ８６…ＮＭＯＳトランジスタ
ＭＯＳ回路、１３，１４…周辺回路、１５，６３，６
４，８３，８４，１１３…制御回路、３５，１１２…制
御レジスタ、Ｐ１，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ２１,
Ｐ２２,Ｐ２３，Ｐ８１，Ｐ８２…ＰＭＯＳトランジス
タ、Ｎ１，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，
Ｎ２３，Ｎ８１〜Ｎ８６…ＮＭＯＳトランジスタ
Claims (5)
- 【請求項１】入力信号に応答して出力信号を発生する半
導体回路において、第１のＰＭＯＳトランジスタと第２
のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタ
と第２のＮＭＯＳトランジスタを一組とするＣＭＯＳ回
路を二組以上備え、第２のＰＭＯＳトランジスタのソー
スが電源電圧に接続され、第２のＰＭＯＳトランジスタ
のドレインが第１のＰＭＯＳトランジスタのソースに接
続され、第１のPMOSトランジスタおよび第１のＮＭＯＳ
トランジスタのゲートに入力信号が接続され、第１のＰ
ＭＯＳトランジスタと第１のＮＭＯＳトランジスタの各
々のドレインが共通の出力信号に接続され、第１のＮＭ
ＯＳトランジスタのソースが第２のＮＭＯＳトランジス
タのドレインに接続され、第２のＮＭＯＳトランジスタ
のソースが接地され、第２のＰＭＯＳトランジスタおよ
び第２のＮＭＯＳトランジスタのゲートに制御信号が接
続され、出力信号が複数の周辺回路に接続され、周辺回
路の動作状態を解析して第２のＰＭＯＳトランジスタ及
び第２のＮＭＯＳトランジスタの制御信号を生成する制
御回路を備えることを特徴とする半導体回路。 - 【請求項２】請求項１において、ソフトウェアで任意に
第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジ
スタのスイッチング制御を設定できる制御レジスタを備
えることを特徴とする半導体回路。 - 【請求項３】請求項２において、制御回路と制御レジス
タからの制御信号の組み合わせにより、任意に第２のＰ
ＭＯＳトランジスタと第２のＮＭＯＳトランジスタのス
イッチング制御を設定できることを特徴とする半導体回
路。 - 【請求項４】請求項１において、第１のＰＭＯＳトラン
ジスタのソースが電源電圧に接続され、第１のＮＭＯＳ
トランジスタのソースが接地され、第１のＰＭＯＳトラ
ンジスタおよび第１のＮＭＯＳトランジスタのゲートに
入力信号を共通に接続し、更に入力信号に対する制御回
路を備え、制御回路からの制御信号を第１のＰＭＯＳト
ランジスタおよび第１のＮＭＯＳトランジスタのゲート
に接続し、第１のPMOSトランジスタと第１のＮＭＯＳト
ランジスタのスイッチング制御ができることを特徴とす
る半導体回路。 - 【請求項５】請求項１において、２入力以上の入力信号
で構成される論理回路（例えば、２ＮＡＮＤ，３ＮＡＮ
Ｄ，２ＮＯＲ，３ＮＯＲ等）において、１入力に対して
電源電圧側の第１のＰＭＯＳトランジスタと並列や直列
に第３，第４のＰＭＯＳトランジスタを接続し、さらに
１入力に対して接地側の第１のＮＭＯＳトランジスタと
直列や並列に第３，第４のＮＭＯＳトランジスタを接続
し、制御回路からの制御信号の組み合わせにより、第２
のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタ
のスイッチング制御ができることを特徴とする半導体回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10118160A JPH11312969A (ja) | 1998-04-28 | 1998-04-28 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10118160A JPH11312969A (ja) | 1998-04-28 | 1998-04-28 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312969A true JPH11312969A (ja) | 1999-11-09 |
Family
ID=14729595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10118160A Pending JPH11312969A (ja) | 1998-04-28 | 1998-04-28 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312969A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157946B2 (en) | 2003-07-23 | 2007-01-02 | Oki Electric Industry Co., Ltd. | Chopper comparator circuit |
| US7289572B2 (en) | 2002-10-07 | 2007-10-30 | International Business Machines Corporation | Method and system for scalable pre-driver to driver interface |
| JP2008512028A (ja) * | 2004-09-03 | 2008-04-17 | ティーピーオー、ホンコン、ホールディング、リミテッド | レベルシフタ及び電圧変換装置 |
| JP2008147735A (ja) * | 2006-12-06 | 2008-06-26 | Sony Corp | 増幅回路、並びに半導体装置および制御方法 |
| US7521956B2 (en) | 2002-02-13 | 2009-04-21 | Micron Technology, Inc. | Methods and apparatus for adaptively adjusting a data receiver |
| JP2009267558A (ja) * | 2008-04-23 | 2009-11-12 | Nec Electronics Corp | 増幅回路 |
-
1998
- 1998-04-28 JP JP10118160A patent/JPH11312969A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7521956B2 (en) | 2002-02-13 | 2009-04-21 | Micron Technology, Inc. | Methods and apparatus for adaptively adjusting a data receiver |
| US7289572B2 (en) | 2002-10-07 | 2007-10-30 | International Business Machines Corporation | Method and system for scalable pre-driver to driver interface |
| US7157946B2 (en) | 2003-07-23 | 2007-01-02 | Oki Electric Industry Co., Ltd. | Chopper comparator circuit |
| JP2008512028A (ja) * | 2004-09-03 | 2008-04-17 | ティーピーオー、ホンコン、ホールディング、リミテッド | レベルシフタ及び電圧変換装置 |
| JP2008147735A (ja) * | 2006-12-06 | 2008-06-26 | Sony Corp | 増幅回路、並びに半導体装置および制御方法 |
| JP2009267558A (ja) * | 2008-04-23 | 2009-11-12 | Nec Electronics Corp | 増幅回路 |
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