JPH0786913A - パルスレベル変換回路 - Google Patents
パルスレベル変換回路Info
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- JPH0786913A JPH0786913A JP5180786A JP18078693A JPH0786913A JP H0786913 A JPH0786913 A JP H0786913A JP 5180786 A JP5180786 A JP 5180786A JP 18078693 A JP18078693 A JP 18078693A JP H0786913 A JPH0786913 A JP H0786913A
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Abstract
(57)【要約】 （修正有）
【目的】 消費電流低減化を図る。
【構成】 パルスレベル変換回路は、中点ノードＣを介
して互いに直列接続された第１駆動トランジスタｍｎ１
及びｍｐ１と、両素子間に挿入されたスイッチトランジ
スタｍｐ３と、出力ノードＡを介して互いに直列接続さ
れた第２駆動トランジスタｍｎ２及び第２負荷トランジ
スタｍｐ２と、該出力ノードＡに接続された遅延素子Ｉ
ＮＶ１，ＩＮＶ２とを有する。第１駆動トランジスタｍ
ｎ１は低振幅の入力パルスΦに応答して動作し、中点ノ
ードＣを介して第１負荷トランジスタｍｐ１とともに第
２負荷トランジスタｍｐ２を導通させる事により出力ノ
ードＡに高振幅の出力パルスを立ち上げる。第２駆動ト
ランジスタｍｎ２は出力パルスの立ち上げ時反転入力パ
ルスΦ- に応答して非導通状態に保持される。スイッチ
トランジスタｍｐ３は遅延出力パルスに応答して非導通
状態に切り換わり、第１駆動トランジスタｍｎ１に流れ
る貫通電流を遮断する。
して互いに直列接続された第１駆動トランジスタｍｎ１
及びｍｐ１と、両素子間に挿入されたスイッチトランジ
スタｍｐ３と、出力ノードＡを介して互いに直列接続さ
れた第２駆動トランジスタｍｎ２及び第２負荷トランジ
スタｍｐ２と、該出力ノードＡに接続された遅延素子Ｉ
ＮＶ１，ＩＮＶ２とを有する。第１駆動トランジスタｍ
ｎ１は低振幅の入力パルスΦに応答して動作し、中点ノ
ードＣを介して第１負荷トランジスタｍｐ１とともに第
２負荷トランジスタｍｐ２を導通させる事により出力ノ
ードＡに高振幅の出力パルスを立ち上げる。第２駆動ト
ランジスタｍｎ２は出力パルスの立ち上げ時反転入力パ
ルスΦ- に応答して非導通状態に保持される。スイッチ
トランジスタｍｐ３は遅延出力パルスに応答して非導通
状態に切り換わり、第１駆動トランジスタｍｎ１に流れ
る貫通電流を遮断する。
Description
【０００１】
【産業上の利用分野】本発明はパルスレベル変換回路に
関する。より詳しくは、薄膜トランジスタ集積回路装置
等に内蔵されそのクロックインターフェースとして機能
し、低振幅の入力パルスを高振幅の出力パルスに変換す
る回路構成に関する。
関する。より詳しくは、薄膜トランジスタ集積回路装置
等に内蔵されそのクロックインターフェースとして機能
し、低振幅の入力パルスを高振幅の出力パルスに変換す
る回路構成に関する。
【０００２】
【従来の技術】図５に従来のパルスレベル変換回路の一
例を示す。このパルスレベル変換回路は薄膜トランジス
タ（ＴＦＴ）集積回路装置に内蔵され、そのクロックイ
ンターフェースとして機能する。パルスレベル変換回路
は一対の駆動トランジスタｍｎ１，ｍｎ２及び一対の負
荷トランジスタｍｐ１，ｍｐ２とを含むカレントミラー
回路からなる。各駆動トランジスタはＮチャネル電界効
果型のＴＦＴである。又、各負荷トランジスタはＰチャ
ネル電界効果型のＴＦＴである。一対の駆動トランジス
タｍｎ１，ｍｎ２のゲートには互いに逆相の入力クロッ
クパルスΦ，Φ-が夫々供給される。カレントミラー回
路は電源電圧ＶＤＤの供給を受け、入力クロックパルス
Φ，Φ- に応答して、振幅増幅された出力クロックパル
スを出力ノードＡに供給する。この出力クロックパルス
は薄膜トランジスタ集積回路装置の動作用内部クロック
信号として用いられる。一般に、薄膜トランジスタ集積
回路装置は比較的高い動作電圧を有し、電源電圧ＶＤＤ
は例えば１１Ｖ〜１４Ｖ程度である。一方、一対の入力
クロックパルスΦ，Φ- は外部のタイミングジェネレー
タから供給される。タイミングジェネレータは通常シリ
コンチップに形成されたＣＭＯＳゲートアレイからな
り、その電源電圧は比較的低い。
例を示す。このパルスレベル変換回路は薄膜トランジス
タ（ＴＦＴ）集積回路装置に内蔵され、そのクロックイ
ンターフェースとして機能する。パルスレベル変換回路
は一対の駆動トランジスタｍｎ１，ｍｎ２及び一対の負
荷トランジスタｍｐ１，ｍｐ２とを含むカレントミラー
回路からなる。各駆動トランジスタはＮチャネル電界効
果型のＴＦＴである。又、各負荷トランジスタはＰチャ
ネル電界効果型のＴＦＴである。一対の駆動トランジス
タｍｎ１，ｍｎ２のゲートには互いに逆相の入力クロッ
クパルスΦ，Φ-が夫々供給される。カレントミラー回
路は電源電圧ＶＤＤの供給を受け、入力クロックパルス
Φ，Φ- に応答して、振幅増幅された出力クロックパル
スを出力ノードＡに供給する。この出力クロックパルス
は薄膜トランジスタ集積回路装置の動作用内部クロック
信号として用いられる。一般に、薄膜トランジスタ集積
回路装置は比較的高い動作電圧を有し、電源電圧ＶＤＤ
は例えば１１Ｖ〜１４Ｖ程度である。一方、一対の入力
クロックパルスΦ，Φ- は外部のタイミングジェネレー
タから供給される。タイミングジェネレータは通常シリ
コンチップに形成されたＣＭＯＳゲートアレイからな
り、その電源電圧は比較的低い。
【０００３】
【発明が解決しようとする課題】図６を参照して発明が
解決しようとする課題を簡潔に説明する。図６の（１）
は一方の駆動トランジスタｍｎ１に流れる貫通電流の経
時変化を表わすグラフであり、（２）は低振幅入力クロ
ックパルスΦ及び高振幅出力クロックパルスの経時変化
を表わすグラフである。先ず最初に（２）を参照する
と、入力クロックパルスΦは例えば５Ｖ程度の振幅を有
し、ローレベルからハイレベルに立ち上がると一方の駆
動トランジスタｍｎ１が導通する。この結果一対の負荷
トランジスタｍｐ１，ｍｐ２は導通状態に切り換わる。
他方の駆動トランジスタｍｎ２には逆相の入力クロック
パルスΦ- が印加されており非導通状態に保持されてい
る。従って、負荷トランジスタｍｐ２と駆動トランジス
タｍｎ２の中間に位置する出力ノードＡの電位が電源電
圧ＶＤＤ近傍まで立ち上がり高振幅出力クロックパルス
が得られる。所定時間経過後、入力クロックパルスΦが
立ち下がると負荷トランジスタｍｐ２が非導通状態とな
り出力クロックパルスが立ち下がる。
解決しようとする課題を簡潔に説明する。図６の（１）
は一方の駆動トランジスタｍｎ１に流れる貫通電流の経
時変化を表わすグラフであり、（２）は低振幅入力クロ
ックパルスΦ及び高振幅出力クロックパルスの経時変化
を表わすグラフである。先ず最初に（２）を参照する
と、入力クロックパルスΦは例えば５Ｖ程度の振幅を有
し、ローレベルからハイレベルに立ち上がると一方の駆
動トランジスタｍｎ１が導通する。この結果一対の負荷
トランジスタｍｐ１，ｍｐ２は導通状態に切り換わる。
他方の駆動トランジスタｍｎ２には逆相の入力クロック
パルスΦ- が印加されており非導通状態に保持されてい
る。従って、負荷トランジスタｍｐ２と駆動トランジス
タｍｎ２の中間に位置する出力ノードＡの電位が電源電
圧ＶＤＤ近傍まで立ち上がり高振幅出力クロックパルス
が得られる。所定時間経過後、入力クロックパルスΦが
立ち下がると負荷トランジスタｍｐ２が非導通状態とな
り出力クロックパルスが立ち下がる。
【０００４】図６の（１）に示す様に、出力クロックパ
ルスがハイレベルに保持されている間、負荷トランジス
タｍｐ１及び駆動トランジスタｍｎ１は導通状態にあ
り、大量の貫通電流が持続的にｍｎ１に流れる事にな
る。この為、従来のパルスレベル変換回路は消費電流の
増大をもたらすという欠点を有しており、特に入力クロ
ックパルスが比較的低速でパルス幅が長いとこれに比例
して貫通電流も増大し消費電流が極端に大きくなるので
解決すべき課題となっている。
ルスがハイレベルに保持されている間、負荷トランジス
タｍｐ１及び駆動トランジスタｍｎ１は導通状態にあ
り、大量の貫通電流が持続的にｍｎ１に流れる事にな
る。この為、従来のパルスレベル変換回路は消費電流の
増大をもたらすという欠点を有しており、特に入力クロ
ックパルスが比較的低速でパルス幅が長いとこれに比例
して貫通電流も増大し消費電流が極端に大きくなるので
解決すべき課題となっている。
【０００５】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は出力クロックパルスの劣化をもたら
す事なく消費電流の低減化が可能なパルスレベル変換回
路を提供する事を目的とする。かかる目的を達成する為
に以下の手段を講じた。即ち、本発明にかかるパルスレ
ベル変換回路は中点ノードを介して互いに直列接続され
た第１駆動素子及び第１負荷素子と、両素子間に挿入さ
れたスイッチ素子と、出力ノードを介して互いに直列接
続された第２駆動素子及び第２負荷素子と、該出力ノー
ドに接続された遅延素子とを有する。前記第１駆動素子
は、低振幅の入力パルスに応答して動作し該中点ノード
を介して第１負荷素子とともに第２負荷素子を導通させ
る事により、該出力ノードに高振幅の出力パルスを立ち
上げる。前記第２駆動素子は出力パルスの立ち上げ時反
転入力パルスに応答して非導通状態に保持される。前記
スイッチ素子は出力パルスの立ち上げ後該遅延素子を介
してフィードバックされる遅延出力パルスに応答して非
導通状態に切り換わり、該第１駆動素子に流れる貫通電
流を遮断する。上述したパルスレベル変換回路を構成す
る各素子は絶縁ゲート電界効果型の薄膜トランジスタか
らなる。又、前記遅延素子は例えば少なくとも一個のイ
ンバータから構成されている。かかる構成を有するパル
スレベル変換回路は、例えば薄膜トランジスタ集積回路
装置に内蔵されそのクロックインターフェースとして機
能する。
題に鑑み、本発明は出力クロックパルスの劣化をもたら
す事なく消費電流の低減化が可能なパルスレベル変換回
路を提供する事を目的とする。かかる目的を達成する為
に以下の手段を講じた。即ち、本発明にかかるパルスレ
ベル変換回路は中点ノードを介して互いに直列接続され
た第１駆動素子及び第１負荷素子と、両素子間に挿入さ
れたスイッチ素子と、出力ノードを介して互いに直列接
続された第２駆動素子及び第２負荷素子と、該出力ノー
ドに接続された遅延素子とを有する。前記第１駆動素子
は、低振幅の入力パルスに応答して動作し該中点ノード
を介して第１負荷素子とともに第２負荷素子を導通させ
る事により、該出力ノードに高振幅の出力パルスを立ち
上げる。前記第２駆動素子は出力パルスの立ち上げ時反
転入力パルスに応答して非導通状態に保持される。前記
スイッチ素子は出力パルスの立ち上げ後該遅延素子を介
してフィードバックされる遅延出力パルスに応答して非
導通状態に切り換わり、該第１駆動素子に流れる貫通電
流を遮断する。上述したパルスレベル変換回路を構成す
る各素子は絶縁ゲート電界効果型の薄膜トランジスタか
らなる。又、前記遅延素子は例えば少なくとも一個のイ
ンバータから構成されている。かかる構成を有するパル
スレベル変換回路は、例えば薄膜トランジスタ集積回路
装置に内蔵されそのクロックインターフェースとして機
能する。
【０００６】
【作用】本発明によれば、中点ノードを介して互いに直
列接続された第１駆動素子及び第１負荷素子の間に、ス
イッチ素子が挿入されている。このスイッチ素子は出力
パルスの立ち上げ後遅延素子を介してフィードバックさ
れる遅延出力パルスに応答して非導通状態に切り換わ
る。従って、従来第１駆動素子が導通状態の時流れ続け
ていた貫通電流を、所定の遅延時間経過後遮断する事が
可能となり、消費電流の低減化が図れる。出力ノードの
電位が十分に高く立ち上がるまでに必要な遅延時間を設
定する事により、高振幅出力パルスの劣化を防止する事
が可能である。
列接続された第１駆動素子及び第１負荷素子の間に、ス
イッチ素子が挿入されている。このスイッチ素子は出力
パルスの立ち上げ後遅延素子を介してフィードバックさ
れる遅延出力パルスに応答して非導通状態に切り換わ
る。従って、従来第１駆動素子が導通状態の時流れ続け
ていた貫通電流を、所定の遅延時間経過後遮断する事が
可能となり、消費電流の低減化が図れる。出力ノードの
電位が十分に高く立ち上がるまでに必要な遅延時間を設
定する事により、高振幅出力パルスの劣化を防止する事
が可能である。
【０００７】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるパルスレベル変
換回路の第１実施例を示す回路図である。図示する様
に、本パルスレベル変換回路は中点ノードＣを介して互
いに直列接続された第１駆動素子及び第１負荷素子とを
含んでいる。本例では第１駆動素子はＮチャネル型の駆
動トランジスタｍｎ１で構成されている。同様に、第１
負荷素子はＰチャネル型の負荷トランジスタｍｐ１から
なる。両トランジスタｍｎ１，ｍｐ１の間にはスイッチ
素子が挿入されている。本例では、このスイッチ素子は
Ｐチャネル型のトランジスタｍｐ３からなる。さらに、
出力ノードＡを介して互いに直列接続された第２駆動素
子及び第２負荷素子を含んでいる。第２駆動素子はＮチ
ャネル型のトランジスタｍｎ２からなり、第２負荷素子
はＰチャネル型のトランジスタｍｐ２からなる。さら
に、出力ノードＡに接続された遅延素子を備えている。
本例では、この遅延素子は２段に直列接続されたインバ
ータＩＮＶ１，ＩＮＶ２からなる。上述した各素子は全
て絶縁ゲート電界効果型の薄膜トランジスタ（ＴＦＴ）
から構成されている。図１の構成から理解される様に、
本パルスレベル変換回路はカレントミラー型の構成を有
する。
詳細に説明する。図１は本発明にかかるパルスレベル変
換回路の第１実施例を示す回路図である。図示する様
に、本パルスレベル変換回路は中点ノードＣを介して互
いに直列接続された第１駆動素子及び第１負荷素子とを
含んでいる。本例では第１駆動素子はＮチャネル型の駆
動トランジスタｍｎ１で構成されている。同様に、第１
負荷素子はＰチャネル型の負荷トランジスタｍｐ１から
なる。両トランジスタｍｎ１，ｍｐ１の間にはスイッチ
素子が挿入されている。本例では、このスイッチ素子は
Ｐチャネル型のトランジスタｍｐ３からなる。さらに、
出力ノードＡを介して互いに直列接続された第２駆動素
子及び第２負荷素子を含んでいる。第２駆動素子はＮチ
ャネル型のトランジスタｍｎ２からなり、第２負荷素子
はＰチャネル型のトランジスタｍｐ２からなる。さら
に、出力ノードＡに接続された遅延素子を備えている。
本例では、この遅延素子は２段に直列接続されたインバ
ータＩＮＶ１，ＩＮＶ２からなる。上述した各素子は全
て絶縁ゲート電界効果型の薄膜トランジスタ（ＴＦＴ）
から構成されている。図１の構成から理解される様に、
本パルスレベル変換回路はカレントミラー型の構成を有
する。
【０００８】第１駆動トランジスタｍｎ１は低振幅の入
力パルスΦに応答して動作し、中点ノードＣを介して第
１負荷トランジスタｍｐ１とともに第２負荷トランジス
タｍｐ２を導通させる事により、出力ノードＡに高振幅
の出力パルスを立ち上げる。他方、第２駆動トランジス
タｍｎ２は、出力パルスの立ち上げ時反転入力パルスΦ
- に応答して非導通状態に保持される。スイッチトラン
ジスタｍｐ３は出力パルスの立ち上げ後インバータＩＮ
Ｖ２の遅延出力ノードＢを介してフィードバックされる
遅延出力パルスに応答して非導通状態に切り換わり、第
１駆動トランジスタｍｎ１を流れる貫通電流を遮断す
る。
力パルスΦに応答して動作し、中点ノードＣを介して第
１負荷トランジスタｍｐ１とともに第２負荷トランジス
タｍｐ２を導通させる事により、出力ノードＡに高振幅
の出力パルスを立ち上げる。他方、第２駆動トランジス
タｍｎ２は、出力パルスの立ち上げ時反転入力パルスΦ
- に応答して非導通状態に保持される。スイッチトラン
ジスタｍｐ３は出力パルスの立ち上げ後インバータＩＮ
Ｖ２の遅延出力ノードＢを介してフィードバックされる
遅延出力パルスに応答して非導通状態に切り換わり、第
１駆動トランジスタｍｎ１を流れる貫通電流を遮断す
る。
【０００９】引き続き図２を参照して図１に示したパル
スレベル変換回路の動作を詳細に説明する。図２の
（１）は貫通電流の時間変化を示すグラフであり、
（２）は各ノードに表われる電圧波形の時間変化を示す
グラフである。（２）に示す様に、入力クロックパルス
Φは、例えば０．５μｓ程度のパルス幅を有し５Ｖ程度
の振幅でデューティ比は１対１である。なお、図示しな
いが、反転入力クロックパルスΦ- は位相が逆の関係に
なっている。入力クロックパルスΦが立ち上がると第１
駆動トランジスタｍｎ１は導通状態になる。この時、ス
イッチトランジスタｍｐ３のゲートは遅延出力ノードＢ
を介してローレベルに保持されているので導通状態にあ
る。従って、中点ノードＣの電位は接地レベルまで低下
し、一対の負荷トランジスタｍｐ１，ｍｐ２はともに導
通状態となる。一方第２駆動トランジスタｍｎ２のゲー
トは反転入力クロックパルスΦ- によりローレベルとな
っているので非導通状態にある。この結果、出力ノード
Ａの電位は１２Ｖ程度に設定されている電源電圧ＶＤＤ
近傍まで上昇し、出力クロックパルスが立ち上がる。出
力ノードＡにおける電位上昇は一対のインバータＩＮＶ
１，ＩＮＶ２を介して遅延出力ノードＢに伝達され、遅
延出力パルスも立ち上がる。本例では入力クロックパル
スΦの立ち上がりから遅延出力パルスの立ち上がりまで
約０．１μｓの遅延時間が設定されている。なおこの遅
延時間はインバータの直列接続個数を適宜選択する事に
より調整可能である。遅延出力パルスがハイレベルに切
り換わるとスイッチトランジスタｍｐ３は非導通状態に
なる。従って、ともに導通状態にあった第１駆動トラン
ジスタｍｎ１及び第１負荷トランジスタｍｐ１の直列接
続を流れていた貫通電流は遮断される。貫通電流が流れ
ていた時間は略前述した遅延時間に対応しており、本例
では０．１μｓである。仮に、貫通電流を遮断しないと
入力クロックパルスΦがハイレベルに維持されている
０．５μｓの間貫通電流が流れ続ける事になり消費電流
の増大化を招く。
スレベル変換回路の動作を詳細に説明する。図２の
（１）は貫通電流の時間変化を示すグラフであり、
（２）は各ノードに表われる電圧波形の時間変化を示す
グラフである。（２）に示す様に、入力クロックパルス
Φは、例えば０．５μｓ程度のパルス幅を有し５Ｖ程度
の振幅でデューティ比は１対１である。なお、図示しな
いが、反転入力クロックパルスΦ- は位相が逆の関係に
なっている。入力クロックパルスΦが立ち上がると第１
駆動トランジスタｍｎ１は導通状態になる。この時、ス
イッチトランジスタｍｐ３のゲートは遅延出力ノードＢ
を介してローレベルに保持されているので導通状態にあ
る。従って、中点ノードＣの電位は接地レベルまで低下
し、一対の負荷トランジスタｍｐ１，ｍｐ２はともに導
通状態となる。一方第２駆動トランジスタｍｎ２のゲー
トは反転入力クロックパルスΦ- によりローレベルとな
っているので非導通状態にある。この結果、出力ノード
Ａの電位は１２Ｖ程度に設定されている電源電圧ＶＤＤ
近傍まで上昇し、出力クロックパルスが立ち上がる。出
力ノードＡにおける電位上昇は一対のインバータＩＮＶ
１，ＩＮＶ２を介して遅延出力ノードＢに伝達され、遅
延出力パルスも立ち上がる。本例では入力クロックパル
スΦの立ち上がりから遅延出力パルスの立ち上がりまで
約０．１μｓの遅延時間が設定されている。なおこの遅
延時間はインバータの直列接続個数を適宜選択する事に
より調整可能である。遅延出力パルスがハイレベルに切
り換わるとスイッチトランジスタｍｐ３は非導通状態に
なる。従って、ともに導通状態にあった第１駆動トラン
ジスタｍｎ１及び第１負荷トランジスタｍｐ１の直列接
続を流れていた貫通電流は遮断される。貫通電流が流れ
ていた時間は略前述した遅延時間に対応しており、本例
では０．１μｓである。仮に、貫通電流を遮断しないと
入力クロックパルスΦがハイレベルに維持されている
０．５μｓの間貫通電流が流れ続ける事になり消費電流
の増大化を招く。
【００１０】入力クロックパルスΦがハイレベルからロ
ーレベルに立ち下がると同時に、反転入力クロックパル
スΦ- はローレベルからハイレベルに立ち上がる。従っ
て第２駆動トランジスタｍｎ２が導通状態となり、出力
ノードＡの電位は接地レベルまで引き下げられる。この
結果、出力クロックパルスはハイレベルからローレベル
に立ち下がる。その後遅延出力ノードＢの電位もローレ
ベルに立ち下がる事になる。
ーレベルに立ち下がると同時に、反転入力クロックパル
スΦ- はローレベルからハイレベルに立ち上がる。従っ
て第２駆動トランジスタｍｎ２が導通状態となり、出力
ノードＡの電位は接地レベルまで引き下げられる。この
結果、出力クロックパルスはハイレベルからローレベル
に立ち下がる。その後遅延出力ノードＢの電位もローレ
ベルに立ち下がる事になる。
【００１１】図３は、本発明にかかるパルスレベル変換
回路の第２実施例を示す回路図である。基本的には、図
１に示した第１実施例と同一の構成を有しており、対応
する部分には対応する参照符号を付して理解を容易にし
ている。異なる点は、スイッチトランジスタｍｎ３がＰ
チャネル型ではなくＮチャネル型となっている事であ
る。この関係で、スイッチトランジスタｍｎ３のゲート
は前段側のインバータＩＮＶ１の遅延出力ノードＢに接
続されている。出力ノードＡがローレベルにある時遅延
出力ノードＢはハイレベルであり、従ってスイッチトラ
ンジスタｍｎ３は導通状態に保持されている。この時入
力クロックパルスΦがハイレベルに立ち上がると第１駆
動トランジスタｍｎ１が導通し中点ノードＣを介して第
２負荷トランジスタｍｐ２が導通状態になる。従って出
力ノードＡが電源電圧ＶＤＤ側に引き上げられる。この
時、所定の遅延時間を伴なって遅延出力ノードＢの電位
がローレベルに反転してスイッチトランジスタｍｎ３が
非導通状態に切り換わり貫通電流を遮断できる。
回路の第２実施例を示す回路図である。基本的には、図
１に示した第１実施例と同一の構成を有しており、対応
する部分には対応する参照符号を付して理解を容易にし
ている。異なる点は、スイッチトランジスタｍｎ３がＰ
チャネル型ではなくＮチャネル型となっている事であ
る。この関係で、スイッチトランジスタｍｎ３のゲート
は前段側のインバータＩＮＶ１の遅延出力ノードＢに接
続されている。出力ノードＡがローレベルにある時遅延
出力ノードＢはハイレベルであり、従ってスイッチトラ
ンジスタｍｎ３は導通状態に保持されている。この時入
力クロックパルスΦがハイレベルに立ち上がると第１駆
動トランジスタｍｎ１が導通し中点ノードＣを介して第
２負荷トランジスタｍｐ２が導通状態になる。従って出
力ノードＡが電源電圧ＶＤＤ側に引き上げられる。この
時、所定の遅延時間を伴なって遅延出力ノードＢの電位
がローレベルに反転してスイッチトランジスタｍｎ３が
非導通状態に切り換わり貫通電流を遮断できる。
【００１２】最後に、図４を参照して本発明にかかるパ
ルスレベル変換回路の応用例を説明する。本例では、パ
ルスレベル変換回路はアクティブマトリクス型液晶表示
装置１に内蔵され、外部のタイミングジェネレータ（Ｔ
Ｇ）２に対するクロックインターフェースとして機能す
る。図示する様に、アクティブマトリクス型液晶表示装
置１はアクティブマトリクス表示部を有し、マトリクス
状に配列した多数の液晶画素ＬＣとこれを駆動するＴＦ
Ｔとを含んでいる。なお、個々の液晶画素ＬＣの両端に
は付加容量ＣＳが並列接続されている。各ＴＦＴのドレ
インは対応する液晶画素ＬＣの一端を構成する画素電極
に接続され、ソースは信号ライン３に接続され、ゲート
はゲートライン４に接続されている。又、各液晶画素Ｌ
Ｃの他端は共通の対向電極ＣＯＭに接続されている。複
数のゲートライン４は垂直シフトレジスタ５に接続され
ており選択信号の供給を受ける。複数の信号ライン３は
夫々サンプリングスイッチＳＷを介して共通のデータラ
イン６に接続されており画像信号Ｖｓｉｇの供給を受け
る。各サンプリングスイッチＳＷは対応するゲート回路
７を介して水平シフトレジスタ８に接続されている。こ
れらシフトレジスタ５，８等は周辺駆動回路部を構成す
る。
ルスレベル変換回路の応用例を説明する。本例では、パ
ルスレベル変換回路はアクティブマトリクス型液晶表示
装置１に内蔵され、外部のタイミングジェネレータ（Ｔ
Ｇ）２に対するクロックインターフェースとして機能す
る。図示する様に、アクティブマトリクス型液晶表示装
置１はアクティブマトリクス表示部を有し、マトリクス
状に配列した多数の液晶画素ＬＣとこれを駆動するＴＦ
Ｔとを含んでいる。なお、個々の液晶画素ＬＣの両端に
は付加容量ＣＳが並列接続されている。各ＴＦＴのドレ
インは対応する液晶画素ＬＣの一端を構成する画素電極
に接続され、ソースは信号ライン３に接続され、ゲート
はゲートライン４に接続されている。又、各液晶画素Ｌ
Ｃの他端は共通の対向電極ＣＯＭに接続されている。複
数のゲートライン４は垂直シフトレジスタ５に接続され
ており選択信号の供給を受ける。複数の信号ライン３は
夫々サンプリングスイッチＳＷを介して共通のデータラ
イン６に接続されており画像信号Ｖｓｉｇの供給を受け
る。各サンプリングスイッチＳＷは対応するゲート回路
７を介して水平シフトレジスタ８に接続されている。こ
れらシフトレジスタ５，８等は周辺駆動回路部を構成す
る。
【００１３】垂直シフトレジスタ５は線順次でゲートラ
イン３を選択する。一方、水平シフトレジスタ８はゲー
ト回路７を介して順次サンプリングスイッチＳＷを導通
させ、画像信号Ｖｓｉｇを各信号ライン３に分配する。
１本のゲートライン４が選択されると、当該ライン上の
ＴＦＴが一斉に導通状態となる。この導通したＴＦＴを
介して、各信号ライン３からサンプリングされた画像信
号Ｖｓｉｇが液晶画素ＬＣに書き込まれる。当該ゲート
ラインの選択が解除されると、液晶画素ＬＣに書き込ま
れた画像信号は、次の選択動作までそのまま保持され
る。
イン３を選択する。一方、水平シフトレジスタ８はゲー
ト回路７を介して順次サンプリングスイッチＳＷを導通
させ、画像信号Ｖｓｉｇを各信号ライン３に分配する。
１本のゲートライン４が選択されると、当該ライン上の
ＴＦＴが一斉に導通状態となる。この導通したＴＦＴを
介して、各信号ライン３からサンプリングされた画像信
号Ｖｓｉｇが液晶画素ＬＣに書き込まれる。当該ゲート
ラインの選択が解除されると、液晶画素ＬＣに書き込ま
れた画像信号は、次の選択動作までそのまま保持され
る。
【００１４】水平シフトレジスタ８は水平スタートパル
スＨＳＴにより起動し、互いに逆相の水平クロックパル
スＨＣＫ１，ＨＣＫ２に同期して水平スタートパルスＨ
ＳＴを順次転送し、サンプリングスイッチＳＷを駆動す
る。又、垂直シフトレジスタ５は垂直スタートパルスＶ
ＳＴに応じて起動し、互いに逆相の垂直クロックパルス
ＶＣＫ１，ＶＣＫ２に同期して垂直スタートパルスＶＳ
Ｔを転送し、複数のゲートライン４を線順次で選択す
る。これら水平スタートパルスＨＳＴ、水平クロックパ
ルスＨＣＫ１，ＨＣＫ２、垂直スタートパルスＶＳＴ、
垂直クロックパルスＶＣＫ１，ＶＣＫ２は、夫々パルス
レベル変換回路１１〜１４により内部的に形成される。
これらのパルスレベル変換回路１１〜１４は、具体的に
は図１又は図３に示した回路構成を有する。但し、単相
のクロックパルスを出力する図１又は図３の回路構成を
用いて、一対の水平クロックパルスＨＣＫ１，ＨＣＫ２
又は垂直クロックパルスＶＣＫ１，ＶＣＫ２を形成する
場合には、内部的に反転信号を作成する為のインバータ
が必要になる。これらのパルスレベル変換回路１１〜１
４には、外部のタイミングジェネレータ２から夫々適切
に調整された周期及び位相を有する入力クロックパルス
が供給される。本発明にかかるパルスレベル変換回路は
特に低速のクロックパルスに適用した場合消費電流低減
効果が大きい。従って、例えば水平クロックパルスに比
べて低速の垂直クロックパルスを生成するパルスレベル
変換回路１４等に適用した場合顕著な効果が得られる。
即ち、低速のクロックパルスは比較的長いパルス幅を有
する。この為、貫通電流を遮断するまでの時間を規定す
る遅延時間は相対的にクロックパルス幅に比べて小さく
なり、貫通電流を大幅に抑制できる。
スＨＳＴにより起動し、互いに逆相の水平クロックパル
スＨＣＫ１，ＨＣＫ２に同期して水平スタートパルスＨ
ＳＴを順次転送し、サンプリングスイッチＳＷを駆動す
る。又、垂直シフトレジスタ５は垂直スタートパルスＶ
ＳＴに応じて起動し、互いに逆相の垂直クロックパルス
ＶＣＫ１，ＶＣＫ２に同期して垂直スタートパルスＶＳ
Ｔを転送し、複数のゲートライン４を線順次で選択す
る。これら水平スタートパルスＨＳＴ、水平クロックパ
ルスＨＣＫ１，ＨＣＫ２、垂直スタートパルスＶＳＴ、
垂直クロックパルスＶＣＫ１，ＶＣＫ２は、夫々パルス
レベル変換回路１１〜１４により内部的に形成される。
これらのパルスレベル変換回路１１〜１４は、具体的に
は図１又は図３に示した回路構成を有する。但し、単相
のクロックパルスを出力する図１又は図３の回路構成を
用いて、一対の水平クロックパルスＨＣＫ１，ＨＣＫ２
又は垂直クロックパルスＶＣＫ１，ＶＣＫ２を形成する
場合には、内部的に反転信号を作成する為のインバータ
が必要になる。これらのパルスレベル変換回路１１〜１
４には、外部のタイミングジェネレータ２から夫々適切
に調整された周期及び位相を有する入力クロックパルス
が供給される。本発明にかかるパルスレベル変換回路は
特に低速のクロックパルスに適用した場合消費電流低減
効果が大きい。従って、例えば水平クロックパルスに比
べて低速の垂直クロックパルスを生成するパルスレベル
変換回路１４等に適用した場合顕著な効果が得られる。
即ち、低速のクロックパルスは比較的長いパルス幅を有
する。この為、貫通電流を遮断するまでの時間を規定す
る遅延時間は相対的にクロックパルス幅に比べて小さく
なり、貫通電流を大幅に抑制できる。
【００１５】
【発明の効果】以上説明した様に、本発明によれば、中
点ノードを介して互いに直列接続された駆動素子及び負
荷素子の間にスイッチ素子が挿入されている。このスイ
ッチ素子は出力パルスの立ち上げ後遅延素子を介してフ
ィードバックされる遅延出力パルスに応答して非導通状
態に切り換わり、駆動素子に流れる貫通電流を遮断する
事ができ、パルスレベル変換回路の消費電流を大幅に減
少する事が可能になるという効果が得られる。又、出力
パルスを立ち上げるのに十分な遅延時間を設定する事に
より、出力パルスの劣化を防止する事ができるという効
果がある。
点ノードを介して互いに直列接続された駆動素子及び負
荷素子の間にスイッチ素子が挿入されている。このスイ
ッチ素子は出力パルスの立ち上げ後遅延素子を介してフ
ィードバックされる遅延出力パルスに応答して非導通状
態に切り換わり、駆動素子に流れる貫通電流を遮断する
事ができ、パルスレベル変換回路の消費電流を大幅に減
少する事が可能になるという効果が得られる。又、出力
パルスを立ち上げるのに十分な遅延時間を設定する事に
より、出力パルスの劣化を防止する事ができるという効
果がある。
【図１】本発明にかかるパルスレベル変換回路の第１実
施例を示す回路図である。
施例を示す回路図である。
【図２】図１に示した実施例のシミュレーション結果を
示す波形図である。
示す波形図である。
【図３】本発明にかかるパルスレベル変換回路の第２実
施例を示す回路図である。
施例を示す回路図である。
【図４】本発明にかかるパルスレベル変換回路の応用例
を示すブロック図である。
を示すブロック図である。
【図５】従来のパルスレベル変換回路を示す回路図であ
る。
る。
【図６】従来のパルスレベル変換回路の動作を説明する
為の波形図である。
為の波形図である。
ｍｎ１ 第１駆動トランジスタ ｍｎ２ 第２駆動トランジスタ ｍｐ１ 第１負荷トランジスタ ｍｐ２ 第２負荷トランジスタ ｍｐ３ スイッチトランジスタ ＩＮＶ１ インバータ ＩＮＶ２ インバータ Ａ 出力ノード Ｂ 遅延出力ノード Ｃ 中点ノード
Claims (4)
- 【請求項１】 中点ノードを介して互いに直列接続され
た第１駆動素子及び第１負荷素子と、両素子間に挿入さ
れたスイッチ素子と、出力ノードを介して互いに直列接
続された第２駆動素子及び第２負荷素子と、該出力ノー
ドに接続された遅延素子とを有するパルスレベル変換回
路であって、 前記第１駆動素子は、低振幅の入力パルスに応答して動
作し該中点ノードを介して第１負荷素子とともに第２負
荷素子を導通させる事により該出力ノードに高振幅の出
力パルスを立ち上げ、 前記第２駆動素子は出力パルスの立ち上げ時反転入力パ
ルスに応答して非導通状態に保持され、 前記スイッチ素子は出力パルスの立ち上げ後該遅延素子
を介してフィードバックされる遅延出力パルスに応答し
て非導通状態に切り換わり、該第１駆動素子に流れる貫
通電流を遮断するものであるパルスレベル変換回路。 - 【請求項２】 前記の各素子は絶縁ゲート電界効果型の
薄膜トランジスタから構成されている請求項１記載のパ
ルスレベル変換回路。 - 【請求項３】 前記遅延素子は少なくとも一個のインバ
ータからなる請求項１記載のパルスレベル変換回路。 - 【請求項４】 薄膜トランジスタ集積回路装置に内蔵さ
れ、そのクロックインターフェースとして機能する請求
項２記載のパルスレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18078693A JP3449750B2 (ja) | 1993-06-25 | 1993-06-25 | パルスレベル変換回路を内蔵したアクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18078693A JP3449750B2 (ja) | 1993-06-25 | 1993-06-25 | パルスレベル変換回路を内蔵したアクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786913A true JPH0786913A (ja) | 1995-03-31 |
| JP3449750B2 JP3449750B2 (ja) | 2003-09-22 |
Family
ID=16089305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18078693A Expired - Lifetime JP3449750B2 (ja) | 1993-06-25 | 1993-06-25 | パルスレベル変換回路を内蔵したアクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3449750B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587101B2 (en) | 2000-09-29 | 2003-07-01 | Samsung Electronics Co., Ltd. | Power-saving circuit and method for a digital video display device |
| NL1026588C2 (nl) * | 2003-12-17 | 2005-06-21 | Samsung Electronics Co Ltd | Niveauverschuiver, die gebruikmaakt van invoergestuurde blokkingstransistor met nuldrempel. |
| JP2006330228A (ja) * | 2005-05-25 | 2006-12-07 | Renesas Technology Corp | プラズマディスプレイ装置および半導体集積回路装置 |
| KR100657829B1 (ko) * | 2004-08-16 | 2006-12-14 | 삼성전자주식회사 | 보상 회로를 구비한 레벨 쉬프터 및 디지털 회로 |
| US7432740B2 (en) | 2004-09-21 | 2008-10-07 | Renesas Technology Corp. | Level conversion circuit for converting voltage amplitude of signal |
| US7504862B2 (en) * | 2004-12-28 | 2009-03-17 | Stmicroelectronics S.R.L. | Level shifter translator |
| JP2010177786A (ja) * | 2009-01-27 | 2010-08-12 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
| KR20180035678A (ko) * | 2016-09-29 | 2018-04-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
| WO2020057138A1 (zh) * | 2018-09-20 | 2020-03-26 | 北京嘉楠捷思信息技术有限公司 | 全摆幅电压转换电路及应用其的运算单元、芯片、算力板和计算设备 |
-
1993
- 1993-06-25 JP JP18078693A patent/JP3449750B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
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| US8067961B2 (en) | 2004-09-21 | 2011-11-29 | Renesas Electronics Corporation | Level conversion circuit for converting voltage amplitude of signal |
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| JP2018061245A (ja) * | 2016-09-29 | 2018-04-12 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| WO2020057138A1 (zh) * | 2018-09-20 | 2020-03-26 | 北京嘉楠捷思信息技术有限公司 | 全摆幅电压转换电路及应用其的运算单元、芯片、算力板和计算设备 |
| US11409314B2 (en) | 2018-09-20 | 2022-08-09 | Canaan Creative Co., Ltd. | Full swing voltage conversion circuit and operation unit, chip, hash board, and computing device using same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3449750B2 (ja) | 2003-09-22 |
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