JPH0822267A - 液晶駆動回路と液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成により表示品質の向上と動作の安
定化を実現した液晶駆動回路と液晶表示装置を提供す
る。 【構成】 クロックパルスに同期してシリアルに入力さ
れた画像データを取り込み、表示タイミング信号に従っ
てシリアルに取り込まれた画像データに基づいて形成さ
れた表示出力信号をパラレルに出力させる複数からなる
回路を備えた液晶駆動回路において、内部回路を複数ブ
ロックに分割して、各ブロック毎に上記表示出力信号の
出力タイミングを時間的にずらすようにする。 【効果】 駆動電流が時間的に分散されるので、高精細
化や大画面化においても、電源線に流れるピーク電流値
を低減できるので電源ノイズによる表示品質の低下や誤
動作を防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、液晶駆動回路と液晶
表示装置に関し、例えば単純マトリックス方式の液晶表
示パネルを用いて電圧平均化法により駆動されるものに
利用して有効な技術に関するものである。

【０００２】

【従来の技術】単純マトリックス方式の液晶表示パネル
を線順次方式でかつ電圧平均化法で駆動する場合、走査
線電極及び信号線電極に印加する選択／非選択電圧は、
例えば特開昭５４−２０９６号公報に記載されているよ
うな、電圧平均化法で決められたような一定の電圧であ
る。

【０００３】

【発明が解決しようとする課題】単純マトリックス方式
の液晶表示パネルを駆動する信号線駆動回路では、シリ
アルに取り込まれた画像データを一斉にパラレルに出力
させる。そして、交流化駆動のために、交流化信号が反
転すると、液晶表示パネルの信号線電極に供給される表
示出力信号が一斉に極性が反転させられる。高精細化や
画面の大型化に伴い信号線数が増大するため、上記のよ
うに駆動回路において内部回路がほぼ一斉に動作する
と、表示出力信号に対応した駆動電流が電源線に集中し
て流れることとなり大きなノイズを発生させてしまう。
液晶表示パネルにおいては、走査線電極と信号線電極の
交点に容量に加えられる１Ｈ期間の実効電圧により液晶
画素の点灯／非点灯を制御するため、上記のようなノイ
ズの発生によって実効電圧が変化して点灯／非点灯の濃
淡ムラを生じさせたり、実装基板において他の信号線に
伝わり他の入力信号を歪ませて誤動作させてしまうとい
う問題が生じる。

【０００４】この発明の目的は、簡単な構成により表示
品質の向上と動作の安定化を実現した液晶駆動回路と液
晶表示装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、クロックパルスに同期して
シリアルに入力された画像データを取り込み、表示タイ
ミング信号に従ってシリアルに取り込まれた画像データ
に基づいて形成された表示出力信号をパラレルに出力さ
せる複数からなる回路を備えた液晶駆動回路において、
内部回路を複数ブロックに分割して、各ブロック毎に上
記表示出力信号の出力タイミングを時間的にずらすよう
にする。

【０００６】

【作用】上記した手段によれば、駆動電流が時間的に分
散されるので、高精細化や大画面化においても、電源線
に流れるピーク電流値を低減できるので電源ノイズによ
る表示品質の低下や誤動作を防止できる。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、走査線電極と信号線
電極とを備えた液晶表示パネルの信号線電極に対して、
クロックパルスに同期してシリアルに入力された画像デ
ータを取り込み、表示タイミング信号に従ってシリアル
に取り込まれた画像データに基づいて形成された表示出
力信号をパラレルに出力させる複数からなる回路を複数
ブロックに分割して、各ブロック毎に上記表示出力信号
の出力タイミングを時間的にずらして駆動する。

【０００８】

【作用】上記した手段によれば、駆動電流が時間的に分
散されるので、高精細化や大画面化においても、実装基
板を通して他の回路に伝えられるノイズが低減でき、表
示品質の低下と誤動作を防止することができる。

【０００９】

【実施例】図１には、この発明に係る液晶駆動回路の一
実施例の概略ブロック図が示されている。同図の各回路
ブロックは、公知の半導体集積回路の製造技術によっ
て、単結晶シリコンのような１個の半導体基板上におい
て形成される。

【００１０】液晶表示パネルの１つの信号線（セグメン
ト）に供給される表示出力信号を形成する単位回路は、
クロックパルスに同期してシリアルに入力された画像デ
ータを取り込むラインデータラッチ回路Ｃと、かかるラ
ッチ回路Ｃに取り込まれた画像データをレベルシフトす
るレベルシフト回路Ｂ及び上記信号線に供給される表示
出力信号を形成するドライバＡから構成される。

【００１１】この実施例では、これらの１つの信号線に
対応された各回路ＡないしＣを繰り返し回路ブロックの
単位回路として、図面が複雑になってしまうのを防ぐた
めに、特に制限されないが、４つの回路をまとめて１つ
の回路グループＣＧ１を構成するようにされる。以下、
同様に４つからなる単位回路を１つの回路グループとし
てＣＧ２ないしＣＧｎのｎ個の回路グループに分けるよ
うにする。

【００１２】そして、シリアルに入力される表示データ
ラッチ信号と交流化信号及びクロックパルスは、入力保
護回路Ｅを通して半導体集積回路装置の内部に取り込ま
れ、上記第１の回路グループＣＧ１に供給される。次の
回路グループＣＧ２には、遅延回路Ｄを介した信号が供
給される。以下、上記回路グループ毎に遅延回路Ｄを介
してたシリアル入力信号が供給される。これにより、第
１の回路グループＣＧ１には、上記のようなシリアル入
力信号がそのまま供給され、第２の回路グループＣＧ２
には、上記遅延回路Ｄの遅延時間だけ遅延された信号が
供給される。上記の入力保護回路Ｅの出力信号を基準に
すると、第３の回路グループＣＧ３には、２個分の遅延
回路Ｄの遅延時間だけ遅れてシリアル入力信号が供給さ
れ、最終段の回路グループＣＧｎには、ｎ−１個分の遅
延回路Ｄの遅延時間遅れてシリアル入力信号が供給され
る。

【００１３】このため、シリアルに入力された画像デー
タは、上記遅延回路Ｄの遅延時間に相当する時間だけず
れて順次に各回路グループに取り込まれるとともに、パ
ラレル出力動作を行う表示タイミングも同様に遅延させ
られるために、上記遅延回路Ｄの遅延時間だけずれて、
第１の回路グループＣＧ１、第２の回路グループＣＧ２
・・・・・第ｎの回路グループＣＧｎのように表示出力
信号が出力される。

【００１４】これにより、表示駆動電流が上記のように
４回路ずつが分散されて出力されるために、高精細化や
大画面化により信号線の数が増大しても電源線に流れる
ピーク電流が分散されて流れることになる。これによ
り、電源線に流れるピーク電流を大幅に低減させること
ができる。

【００１５】特に制限されないが、この実施例の液晶駆
動回路では、８０本ないし１６０本程度の表示出力信号
を持つようにされる。このような場合、上記図１の実施
例のように４回路ずつに分割すると、２０ないし４０回
路グループにもなってしまうために、１つの走査タイミ
ング期間に表示出力が間に合わなくなってしまう虞れが
ある。つまり、表示データのシリアル取り込み信号の周
期Ｔの１／２を上限にして最終段回路グループＣＧｎに
対する遅延時間を設定する必要がある。逆に、従来回路
における電源ノイズのピーク部の時間幅や約２０ｎｓで
あるので、これと同じかそれより大きくなるように最終
段回路グループＣＧｎの総遅延時間が設定される必要が
ある。したがって、表示出力数と上記のような遅延時間
の条件を考慮して回路グループの分割数を決定すればよ
い。

【００１６】図２には、この発明に係る液晶駆動回路の
他の一実施例の概略ブロック図が示されている。この実
施例では、入力保護回路Ｅの出力側に、第１の回路グル
ープＣＧ１を除いた、他の回路グループＣＧ２からＣＧ
ｎまでが、それぞれの遅延時間が異なるようにされた遅
延回路Ｄ２ないしＤｎを介して供給される。個々の遅延
回路Ｄ２〜Ｄｎの遅延時間が、順次に長くされるように
なっているので、図１の実施例と同様に表示出力信号の
出力タイミングが時間的に分散されて、前記同様に電源
線に発生するノイズを緩和させることができる。

【００１７】図３には、上記遅延回路の一実施例の回路
図が示されている。（Ａ）においては、インバータ回路
Ｎ１〜Ｎｍを縦列接続して、その信号の伝播遅延時間を
利用するものである。インバータ回路Ｎ１〜Ｎｍは、偶
数個から構成されて入力信号と同相の遅延信号を形成す
るものである。インバータ回路Ｎ１〜Ｎｍは、特に制限
されないが、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴからなるＣＭＯＳ回路により構成され
る。

【００１８】（Ｂ）においては、入力インバータ回路Ｎ
１と、その出力信号を抵抗ＲとキャパシタＣからなる時
定数回路に供給し、その出力信号をインバータ回路Ｎ２
により波形整形し、その後段に前記のような縦列形態の
インバータ回路Ｎｍを設けるようにするものである。上
記時定数回路は、波形整形動作を行うインバータ回路Ｎ
２の出力側にも設ける構成としてもよい。このような時
定数回路を用いることにより、少ない段数のインバータ
回路により大きな遅延時間を得るようにすることができ
る。この実施例においても、インバータ回路Ｎ１〜Ｎｍ
は、ＣＭＯＳインバータ回路により構成される。

【００１９】上記抵抗Ｒは、Ｎチャンネル型ＭＯＳＦＥ
Ｔのゲートに定常的に電源電圧を供給し、あるいはＰチ
ャンネル型ＭＯＳＦＥＴのゲートに回路の接地電位を供
給してそのオン抵抗値を利用するもの、ＭＯＳＦＥＴの
ゲート電極を構成するポリシリコン膜を利用したもの等
種々の実施形態を採ることができる。キャパシタＣは、
ＭＯＳ容量を用いるものや、相関絶縁膜を誘電体として
キャパシタを構成するもの等種々の実施形態を採ること
ができるものである。

【００２０】図４には、この発明に係る液晶表示装置の
一実施例の概略ブロック図が示されている。液晶表示パ
ネル制御装置は、マイクロプロセッサＣＰＵ等から表示
データを受けて、表示パネルの動作に必要なクロックパ
ルスＣＬ１，ＣＬ２、表示データＤin、フレーム信号Ｆ
ＬＭを形成する。

【００２１】この実施例では、１フレーム（１画面の表
示期間）毎に交流化のための極性を切り換えると、比較
的低い周波数により極性反転が行われて交流化に伴う画
面のチラツキが問題になる。そこで、１フレーム中の複
数走査線毎に極性を切り換えて、交流化周波数を数百Ｈ
ｚのように高くして交流化に伴うチラツキを防止する。
このため、交流化信号発生回路が設けられ、走査線に選
択タイミングに対応したクロックパルスＣＬ１を計数し
て、複数走査線毎に交流化信号Ｍの極性を変化させる。

【００２２】直列抵抗とオペアンプは、電圧発生回路で
あり、駆動電圧Ｖ１〜Ｖ６を形成して、走査ドライバ及
びデータドライバに供給する。液晶表示パネルは、走査
線の数がＸ１ないしＸｍのｍ本からなり、信号線がＹ１
ないしＹｎのｎ本から構成される。これにより、液晶表
示パネルは、ｍ×ｎのような画素から構成される。

【００２３】走査線駆動回路は、クロックパルスＣＬ１
により、シフト動作を行うシフトレジスタと、その出力
信号を受けて駆動電圧発生回路により形成された駆動電
圧Ｖ１又はＶ５とＶ２又はＶ６を交流化信号により切り
替えて対応する走査線電極に出力させて走査線電極を選
択／非選択レベルにする。

【００２４】シフトレジスタの出力信号が選択レベルに
されると、駆動電圧Ｖ１を対応した走査線電極に出力す
る。このとき、他の走査線駆動電圧は、シフトレジスタ
の出力信号の非選択レベルに応じて駆動電圧Ｖ５にされ
る。シフトレジスタは、クロックパルスＣＬ１に同期
し、上記選択レベルを順次シフトするので、次のタイミ
ングでは、次の走査線電極が代わって選択レベルにされ
る。このようにして、走査線電極が順次選択される。上
記のように、１フレーム中の複数走査線毎に極性を切り
換えるものでは、交流化信号Ｍにより、駆動電圧Ｖ１に
代えてＶ２のような選択レベルに、Ｖ５に代えてＶ６の
ような非選択レベルにされる。

【００２５】画素データＤinは、クロックパルスＣＬ２
に同期してシリアル／パラレル変換回路ＳＰＣにシリア
ルに入力される。１走査線分に対応した信号線電極の画
素信号は、１Ｈ期間（クロックパルスＣＬ１の１周期
内）に、クロックパルスＣＬ２に同期してシリアルに入
力される。このようにシリアルに取り込まれた１走査線
分の画素信号は、パラレルに前記のようなラインデータ
ラッチ回路Ｃに取り込まれる。

【００２６】信号線駆動回路は、上記のようなシリアル
／パラレル変換動作を行うラインデータラッチ回路Ｃ
と、レベルシフト回路Ｂに供給してレベルシフトを行
う。すなわち、ラインデータラッチ回路Ｃは、５Ｖ系の
回路により構成されており、５Ｖのようなハイレベル
と、０Ｖのようなロウレベルを出力する。これに対し
て、ドライバＡはスイッチＭＯＳＦＥＴから構成されて
おり、駆動電圧発生回路により形成された駆動電圧Ｖ
１、Ｖ３，Ｖ４及びＶ２のような比較的大きな電圧範囲
の電圧をレベル損失なく出力させるように上記ラッチ回
路Ｃの出力信号をレベルシフト回路Ｂによりレベルシフ
トさせるものである。

【００２７】液晶表示パネルは、ｎ本のような多数の信
号線電極を持つ。高精細化又は大画面化により、ｎの数
は膨大となる。このため、前記図１又は図２に示された
液晶駆動回路が複数個設けられる。つまり、実装基板上
に複数個の信号線駆動用の半導体集積回路装置が搭載さ
れることになる。この実施例の信号線駆動回路は、前記
のように表示出力タイミングが順次にずれているので、
各半導体集積回路装置において電源線に流れる駆動電流
が分散される。それ故、実装基板の電源線においても同
様に駆動電流のピークが分散される。この結果、実装基
板上においても、信号線と電源線とのカップリングによ
るノイズの伝播が防止でき、表示品質の低下や誤動作を
防止することができる。

【００２８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） クロックパルスに同期してシリアルに入力され
た画像データを取り込み、表示タイミング信号に従って
シリアルに取り込まれた画像データに基づいて形成され
た表示出力信号をパラレルに出力させる複数からなる回
路を備えた液晶駆動回路において、内部回路を複数ブロ
ックに分割して、各ブロック毎に上記表示出力信号の出
力タイミングを時間的にずらすようにすることにより、
駆動電流が時間的に分散されるので、高精細化や大画面
化においても電源線に流れるピーク電流値を低減できる
ので電源ノイズによる表示品質の低下や誤動作を防止す
ることができるという効果が得られる。

【００２９】（２） 上記各回路を１つの半導体集積回
路装置により構成し、各ブロック毎の表示信号の出力タ
イミングの制御をクロックパルス及びそれに同期して入
力される画像データ及び表示タイミング信号を内部に形
成された遅延回路により遅延させることにより、入力信
号は表示出力に無関係にそのまま供給することができ、
従来の液晶駆動回路と入力インターフェイスを同じくで
きるという効果が得られる。

【００３０】（３） 走査線電極と信号線電極とを備え
た液晶表示パネルの信号線電極に対して、クロックパル
スに同期してシリアルに入力された画像データを取り込
み、表示タイミング信号に従ってシリアルに取り込まれ
た画像データに基づいて形成された表示出力信号をパラ
レルに出力させる複数からなる回路を複数ブロックに分
割して、各ブロック毎に上記表示出力信号の出力タイミ
ングを時間的にずらして駆動することにより、駆動電流
が時間的に分散されるので、高精細化や大画面化におい
ても、実装基板を通して他の回路に伝えられるノイズが
低減できるから表示品質の低下と誤動作を防止すること
ができるという効果が得られる。

【００３１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、表示
パネルは、必ずしも高精細化あるいは大画面化されたも
のでなくともよい。このように信号線の数が少ない場合
には、電源装置の電源供給能力の小さな安価なものを用
いたり、実装基板に形成される配線を細くしたものを用
いることができる等の利点が生じる。

【００３２】液晶表示パネルは、上記のような単純マト
リックス構成のもの他、ＴＦＴ（薄膜トランジスタ）を
用いた、アクティブマトリッスク構成のものであっても
よい。すなわち、この発明は、シリアルに画像データを
取り込んで、パラレルに表示信号を出力させる液晶駆動
回路と液晶表示装置に広く利用できる。

【００３３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、クロックパルスに同期して
シリアルに入力された画像データを取り込み、表示タイ
ミング信号に従ってシリアルに取り込まれた画像データ
に基づいて形成された表示出力信号をパラレルに出力さ
せる複数からなる回路を備えた液晶駆動回路において、
内部回路を複数ブロックに分割して、各ブロック毎に上
記表示出力信号の出力タイミングを時間的にずらすよう
にすることにより、駆動電流が時間的に分散されるの
で、高精細化や大画面化においても電源線に流れるピー
ク電流値を低減できるので電源ノイズによる表示品質の
低下や誤動作を防止することができる。

【００３４】上記各回路を１つの半導体集積回路装置に
より構成し、各ブロック毎の表示信号の出力タイミング
の制御をクロックパルス及びそれに同期して入力される
画像データ及び表示タイミング信号を内部に形成された
遅延回路により遅延させることにより、入力信号は表示
出力に無関係にそのまま供給することができ、従来の液
晶駆動回路と入力インターフェイスを同じくできる。

【００３５】走査線電極と信号線電極とを備えた液晶表
示パネルの信号線電極に対して、クロックパルスに同期
してシリアルに入力された画像データを取り込み、表示
タイミング信号に従ってシリアルに取り込まれた画像デ
ータに基づいて形成された表示出力信号をパラレルに出
力させる複数からなる回路を複数ブロックに分割して、
各ブロック毎に上記表示出力信号の出力タイミングを時
間的にずらして駆動することにより、駆動電流が時間的
に分散されるので、高精細化や大画面化においても、実
装基板を通して他の回路に伝えられるノイズが低減でき
るから表示品質の低下と誤動作を防止することができ
る。

【図面の簡単な説明】

【図１】この発明に係る液晶駆動回路の一実施例を示す
概略ブロック図である。

【図２】この発明に係る液晶駆動回路の他の一実施例を
示す概略ブロック図である。

【図３】上記遅延回路の一実施例を示す回路図である。

【図４】この発明に係る液晶表示装置の一実施例を示す
概略ブロック図である。

【符号の説明】

Ａ…ドライバ、Ｂ…レベルシスト回路、Ｃ…ラインデー
タラッチ回路、Ｄ，Ｄ２〜Ｄｎ…遅延回路、Ｅ…入力保
護回路、ＣＧ１〜ＣＧｎ…回路グループ、Ｎ１〜Ｎｍ…
インバータ回路、Ｒ…抵抗、Ｃ…キャパシタ、ＣＰＵ…
マイクロプロセッサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 輿 博文 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 黒川 一成 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 片柳 浩 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 桜井 登 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 クロックパルスに同期してシリアルに入
   力された画像データを取り込み、表示タイミング信号に
   従ってシリアルに取り込まれた画像データに基づいて形
   成された表示出力信号をパラレルに出力させる複数から
   なる回路を備え、かかる複数からなる回路を複数ブロッ
   クに分割して、各ブロック毎に上記表示出力信号の出力
   タイミングを時間的にずらすようにしてなることを特徴
   とする液晶駆動回路。
2. 【請求項２】 上記各回路は、１つの半導体集積回路装
   置により構成され、各ブロック毎の表示信号の出力タイ
   ミングの制御は、クロックパルス及びそれに同期して入
   力される画像データ及び表示タイミング信号が半導体集
   積回路の内部に形成された遅延回路により遅延させられ
   ることにより行われるものであることを特徴とする請求
   項１の液晶駆動回路。
3. 【請求項３】 信号線電極と走査線電極とがマトリック
   ス配置されてなる液晶表示パネルと、クロックパルスに
   同期してシリアルに入力された画像データを取り込み、
   表示タイミング信号に従ってシリアルに取り込まれた画
   像データに基づいて形成された表示出力信号を上記液晶
   表示パネルの信号線にパラレルに出力させる複数からな
   る回路を備え、かかる複数からなる回路を複数ブロック
   に分割して、各ブロック毎に上記表示出力信号の出力タ
   イミングを時間的にずらすようにしてなる信号駆動回路
   と、上記液晶表示パネルの走査線電極を表示タイミング
   信号に同期して順次に選択する走査線駆動回路とを備え
   てなることを特徴とする液晶表示装置。