JPH0787040B2 - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH0787040B2 JPH0787040B2 JP2017303A JP1730390A JPH0787040B2 JP H0787040 B2 JPH0787040 B2 JP H0787040B2 JP 2017303 A JP2017303 A JP 2017303A JP 1730390 A JP1730390 A JP 1730390A JP H0787040 B2 JPH0787040 B2 JP H0787040B2
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- signal
- latch
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は複数ビットの信号のシフトを行うシフトレジ
スタに関する。
スタに関する。
（従来の技術） LSI（大規模集積回路）の高集積化、多機能化に伴い、L
SIにおける信号の入出力の論理テストは複雑になり、か
つ必要なデータ量が膨大になってきた。そこで、最近の
LSI装置にはテスト容易化回路が付加され、前記論理テ
ストを最小限に抑えるようにしている。
SIにおける信号の入出力の論理テストは複雑になり、か
つ必要なデータ量が膨大になってきた。そこで、最近の
LSI装置にはテスト容易化回路が付加され、前記論理テ
ストを最小限に抑えるようにしている。
上記テスト容易化回路には、疑似乱数データ発生用とし
て、またはデータ圧縮用として、第５図に示すようなリ
ニアフィードバック・シフトレジスタ（LFSR）が用いら
れる。このLFSRの段数は疑似乱数データ発生用に使用す
る時はテストに必要な入力信号数だけ必要であり、ま
た、データ圧縮用に使用する時も、観測しなければなら
ない出力信号数だけ必要となる。
て、またはデータ圧縮用として、第５図に示すようなリ
ニアフィードバック・シフトレジスタ（LFSR）が用いら
れる。このLFSRの段数は疑似乱数データ発生用に使用す
る時はテストに必要な入力信号数だけ必要であり、ま
た、データ圧縮用に使用する時も、観測しなければなら
ない出力信号数だけ必要となる。
上記第５図を参照して従来のLFSRを説明する。図中F1〜
Fnはフリップ・フロップからなるラッチ回路である。こ
のラッチ回路は、各間に挿入されている制御ゲート回路
G1〜Gnを介して入力されるデータ信号D1〜Dnをクロック
信号CLKのタイミングで取り込み、順次シフトする。ま
た、出力データ信号Q1〜QnはF1〜Fnの各出力ノードから
取り出される。最終段のラッチ回路Fnの出力がフィード
バックされて次のサイクルが開始される。このフィード
バックライン上に挿入されている制御ゲート回路G0は、
設計上どんなデータのシフトパターンを構成するかによ
り、挿入箇所及び挿入数が異なる。
Fnはフリップ・フロップからなるラッチ回路である。こ
のラッチ回路は、各間に挿入されている制御ゲート回路
G1〜Gnを介して入力されるデータ信号D1〜Dnをクロック
信号CLKのタイミングで取り込み、順次シフトする。ま
た、出力データ信号Q1〜QnはF1〜Fnの各出力ノードから
取り出される。最終段のラッチ回路Fnの出力がフィード
バックされて次のサイクルが開始される。このフィード
バックライン上に挿入されている制御ゲート回路G0は、
設計上どんなデータのシフトパターンを構成するかによ
り、挿入箇所及び挿入数が異なる。
すなわち、このようなLFSRを疑似乱数データ発生用とし
て使用する場合、D1〜Dnを論理“0"に固定し、テストを
要するLSIに必要な疑似乱数データをQ1〜Qnにて発生さ
せる。疑似乱数データとしてのQ1〜Qnはテスト対象のLS
I内に供給され、テスト結果が出力される。
て使用する場合、D1〜Dnを論理“0"に固定し、テストを
要するLSIに必要な疑似乱数データをQ1〜Qnにて発生さ
せる。疑似乱数データとしてのQ1〜Qnはテスト対象のLS
I内に供給され、テスト結果が出力される。
上記LFSRをデータ圧縮用として使用する場合は、出力さ
れるべき所望の信号をD1〜Dnとして供給し、圧縮データ
をQ1〜Qnにて発生させる。これにより、テスト結果のデ
ータの観測の簡略化がなされる。
れるべき所望の信号をD1〜Dnとして供給し、圧縮データ
をQ1〜Qnにて発生させる。これにより、テスト結果のデ
ータの観測の簡略化がなされる。
LSIの論理テストは一般に入力信号数と出力信号数が多
いほど、より精密なテスト結果が得られ、テストしやす
い。また、論理を分割してテストを容易にする手法にお
いても、分割された論理ブロック全体では、必然的に入
力信号数と出力信号数は多くなる。
いほど、より精密なテスト結果が得られ、テストしやす
い。また、論理を分割してテストを容易にする手法にお
いても、分割された論理ブロック全体では、必然的に入
力信号数と出力信号数は多くなる。
従って、LSIの高集積化に伴い、論理テストに必要なLFS
Rの段数が増大し、その占有面積がLSIの高集積化を妨げ
る。
Rの段数が増大し、その占有面積がLSIの高集積化を妨げ
る。
（発明が解決しようとする課題） このように従来ではLSIの高集積化に伴い、論理テスト
に必要なLFSRの段数が増大し、その占有面積がLSIの高
集積化を妨げるという欠点がある。
に必要なLFSRの段数が増大し、その占有面積がLSIの高
集積化を妨げるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、LSIの高集積化を妨げることのない
シフトレジスタを提供することにある。
あり、その目的は、LSIの高集積化を妨げることのない
シフトレジスタを提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のシフトレジスタは選択信号に基づいて複数ビ
ットの入力信号の中から１ビットを選択出力する選択回
路と、前記選択回路で選択された１ビットの信号を第１
のクロック信号に同期してラッチする第１のラッチ回路
と、前記入力信号のビット数分だけ設けられ、互いに位
相が異なる第２のクロック信号に同期して前記第１のラ
ッチ回路の出力をラッチする第２のラッチ回路とで１個
の記憶回路を構成し、前記記憶回路を複数個設け、前段
の記憶回路内の複数個の第２のラッチ回路の出力が後段
の選択回路の複数ビットの入力信号となるように多段接
続されて構成される。
ットの入力信号の中から１ビットを選択出力する選択回
路と、前記選択回路で選択された１ビットの信号を第１
のクロック信号に同期してラッチする第１のラッチ回路
と、前記入力信号のビット数分だけ設けられ、互いに位
相が異なる第２のクロック信号に同期して前記第１のラ
ッチ回路の出力をラッチする第２のラッチ回路とで１個
の記憶回路を構成し、前記記憶回路を複数個設け、前段
の記憶回路内の複数個の第２のラッチ回路の出力が後段
の選択回路の複数ビットの入力信号となるように多段接
続されて構成される。
（作用） この発明では選択信号、第１のクロック信号および第２
のクロック信号のタイミング制御により，複数ビットう
ちの１ビットの信号が時分割にシフトされ、第２のラッ
チ回路それぞれに順次格納される。これにより、１ビッ
トのシフト回路に必要な２つの記憶単位の一方を第１の
ラッチ回路１つで補う。つまり、ｎビットの並列データ
のシフト時に時分割に共有させることにより、合計ｎ＋
１の記憶単位で従来と同様の機能を実現する。これによ
り、必要な回路規模はｎが大きければ従来のほぼ半分で
済む。また、データのシフトについても１つの経路だけ
でなく、多くの経路を自由に設定できる機能を持つこと
ができる。
のクロック信号のタイミング制御により，複数ビットう
ちの１ビットの信号が時分割にシフトされ、第２のラッ
チ回路それぞれに順次格納される。これにより、１ビッ
トのシフト回路に必要な２つの記憶単位の一方を第１の
ラッチ回路１つで補う。つまり、ｎビットの並列データ
のシフト時に時分割に共有させることにより、合計ｎ＋
１の記憶単位で従来と同様の機能を実現する。これによ
り、必要な回路規模はｎが大きければ従来のほぼ半分で
済む。また、データのシフトについても１つの経路だけ
でなく、多くの経路を自由に設定できる機能を持つこと
ができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明に係る一実施例による構成を示す回路
図である。図において1,2,3,4はそれぞれ４ビットの記
憶回路である。これら各記憶回路は記憶回路１で例示す
るようにマルチプレクサ５、１ビットラッチ回路６、及
び４個の１ビットラッチ回路７〜10が設けられており、
それぞれ４ビットの並列データのシフトを行う。
図である。図において1,2,3,4はそれぞれ４ビットの記
憶回路である。これら各記憶回路は記憶回路１で例示す
るようにマルチプレクサ５、１ビットラッチ回路６、及
び４個の１ビットラッチ回路７〜10が設けられており、
それぞれ４ビットの並列データのシフトを行う。
上記マルチプレクサ５は、４ビットの並列データである
入力信号A1I,B1I,C1I,D1Iのうちの１ビットを、２ビッ
トの選択信号SEL1、SEL2に基づいて選択し、出力する。
上記１ビットラッチ回路６は上記マルチプレクサ５で選
択された信号をクロック信号CKのタイミングでラッチす
る。このクロック信号CKは、上記選択信号SEL1、SEL2に
同期したタイミングで発生される。
入力信号A1I,B1I,C1I,D1Iのうちの１ビットを、２ビッ
トの選択信号SEL1、SEL2に基づいて選択し、出力する。
上記１ビットラッチ回路６は上記マルチプレクサ５で選
択された信号をクロック信号CKのタイミングでラッチす
る。このクロック信号CKは、上記選択信号SEL1、SEL2に
同期したタイミングで発生される。
上記４個の１ビットラッチ回路７〜10には上記１ビット
ラッチ回路６の出力信号M1Oが供給されている。そし
て、これら各１ビットラッチ回路７〜10は、前記クロッ
ク信号CKに同期し、互いに位相が異なる４個のクロック
信号ACK,BCK,CCK,DCKのそれぞれに同期してラッチす
る。
ラッチ回路６の出力信号M1Oが供給されている。そし
て、これら各１ビットラッチ回路７〜10は、前記クロッ
ク信号CKに同期し、互いに位相が異なる４個のクロック
信号ACK,BCK,CCK,DCKのそれぞれに同期してラッチす
る。
上記４個の記憶回路1,2,3,4は、前段の４個の１ビット
ラッチ回路７〜10の出力が後段のマルチプレクサ５に順
次入力されるように多段接続されている。そして、各記
憶回路1,2,3,4に対し、２ビットの選択信号SEL1、SEL
2、クロック信号CK及びクロック信号ACK,BCK,CCK,DCKが
共通に供給されている。
ラッチ回路７〜10の出力が後段のマルチプレクサ５に順
次入力されるように多段接続されている。そして、各記
憶回路1,2,3,4に対し、２ビットの選択信号SEL1、SEL
2、クロック信号CK及びクロック信号ACK,BCK,CCK,DCKが
共通に供給されている。
次に、上記実施例回路の動作を第２図に示すタイミング
チャートを参照して説明する。このタイミングチャート
は、第１図の回路内の記憶回路２における入出力信号に
着目して示されている。選択信号SEL1及びSEL2は、その
２個の信号が互いに切り換えられ、４ビットの入力信号
A1I,B1I,C1I,D1Iを順次にシフトさせる。
チャートを参照して説明する。このタイミングチャート
は、第１図の回路内の記憶回路２における入出力信号に
着目して示されている。選択信号SEL1及びSEL2は、その
２個の信号が互いに切り換えられ、４ビットの入力信号
A1I,B1I,C1I,D1Iを順次にシフトさせる。
まず、SEL1,SEL2が共に“0"レベルのとき、記憶回路２
内の選択回路５は、前段の記憶回路１の出力信号A1Oで
あるA2Iの信号、つまりタイミングチャート中の信号A0
を選択する。よって、前記選択回路５の出力S2OにはA0
が伝達される。このとき、記憶回路２における１ビット
ラッチ回路６のクロック信号CKが“0"から“1"レベルに
変化すると、前記ラッチ回路６にA0がラッチされ、その
出力M2OはA0となる。続いて、ラッチ回路７のクロック
信号ACKが“0"から“1"レベルに変化すると前記ラッチ
回路７にA0がラッチされ、その出力A2OはA0となる。
内の選択回路５は、前段の記憶回路１の出力信号A1Oで
あるA2Iの信号、つまりタイミングチャート中の信号A0
を選択する。よって、前記選択回路５の出力S2OにはA0
が伝達される。このとき、記憶回路２における１ビット
ラッチ回路６のクロック信号CKが“0"から“1"レベルに
変化すると、前記ラッチ回路６にA0がラッチされ、その
出力M2OはA0となる。続いて、ラッチ回路７のクロック
信号ACKが“0"から“1"レベルに変化すると前記ラッチ
回路７にA0がラッチされ、その出力A2OはA0となる。
このような一連の動作をすることにより、４個の記憶回
路の出力A1O,A2O,A3O,A4Oに関するシフトが完了する。
この動作の中で、前段の記憶回路１の出力A1Oも出力A2O
と同様に変化し、A0からA1になる。そこで出力S2Oはこ
の時点でA0からA1に変化する。
路の出力A1O,A2O,A3O,A4Oに関するシフトが完了する。
この動作の中で、前段の記憶回路１の出力A1Oも出力A2O
と同様に変化し、A0からA1になる。そこで出力S2Oはこ
の時点でA0からA1に変化する。
次に、SELが“1"レベル、SEL2が“0"レベルになり、前
記と同様の動作が行われる。すなわち、記憶回路２内の
選択回路５は、前段の記憶回路１の出力信号B1OであるB
2Iの信号、つまりタイミングチャート中の信号B0を選択
する。よって、前記選択回路５の出力S2OにはB0が伝達
される。このとき、記憶回路２における１ビットラッチ
回路６のクロック信号CKが“0"から“1"レベルに変化す
るとラッチ回路６にB0が記憶され、その出力M2OはB0と
なる。続いて、ラッチ回路７のクロック信号BCKが“0"
から“1"レベルに変化すると、前記ラッチ回路７にB0が
記憶され、その出力B2OはB0となる。
記と同様の動作が行われる。すなわち、記憶回路２内の
選択回路５は、前段の記憶回路１の出力信号B1OであるB
2Iの信号、つまりタイミングチャート中の信号B0を選択
する。よって、前記選択回路５の出力S2OにはB0が伝達
される。このとき、記憶回路２における１ビットラッチ
回路６のクロック信号CKが“0"から“1"レベルに変化す
るとラッチ回路６にB0が記憶され、その出力M2OはB0と
なる。続いて、ラッチ回路７のクロック信号BCKが“0"
から“1"レベルに変化すると、前記ラッチ回路７にB0が
記憶され、その出力B2OはB0となる。
このような一連の動作をすることにより、４個の記憶回
路の出力B1O,B2O,B3O,B4Oに関するシフト動作が完了す
る。
路の出力B1O,B2O,B3O,B4Oに関するシフト動作が完了す
る。
次に、SEL1を“0"レベル、SEL2を“1"レベルに変化さ
せ、前記と同様の動作を行い、C1O,C2O,C3O,C4Oに関す
るシフト動作がなされ、SEL1を“1"レベル、SEL2を“1"
レベルに変化させ、前記と同様の動作を行うことによっ
て、C1O,C2O,C3O,C4Oに関するシフト動作がなされる。
せ、前記と同様の動作を行い、C1O,C2O,C3O,C4Oに関す
るシフト動作がなされ、SEL1を“1"レベル、SEL2を“1"
レベルに変化させ、前記と同様の動作を行うことによっ
て、C1O,C2O,C3O,C4Oに関するシフト動作がなされる。
このように、選択信号SEL1,SEL2のレベルを“0",“0"〜
“1",“1"に切り換えることにより、４ビットの並列な
信号における１回の並列シフトが完了する。また、同様
に選択信号SEL1、SEL2のレベルを切り換えて次の４ビッ
トの並列シフトが行われる。
“1",“1"に切り換えることにより、４ビットの並列な
信号における１回の並列シフトが完了する。また、同様
に選択信号SEL1、SEL2のレベルを切り換えて次の４ビッ
トの並列シフトが行われる。
上記実施例回路によれば、選択信号SEL1、SEL2の４状態
でCKとACK〜DCKの組み合わせにより、それぞれA1O〜D1O
に関するシフトが行われるので、途中でシフト動作を行
わせたくない経路があれば、それに必要なクロック信号
の組み合わせをなくするかSEL1、SEL2においてその状態
をなくせばよい。また、第１図の回路では、各記憶回路
の選択信号SEL1、SEL2を共通にしたが、別個に制御すれ
ばA1O,A2O,A3O,A4Oの経路のシフトだけでなく、A1O,B2
O,C3O,D4Oといった種々の経路のシフトが実現できる。
さらに、各記憶回路でのCK,ACK,BCK,CCK,DCKのクロック
信号を独自に制御すれば同一データの同時シフトが可能
となる。
でCKとACK〜DCKの組み合わせにより、それぞれA1O〜D1O
に関するシフトが行われるので、途中でシフト動作を行
わせたくない経路があれば、それに必要なクロック信号
の組み合わせをなくするかSEL1、SEL2においてその状態
をなくせばよい。また、第１図の回路では、各記憶回路
の選択信号SEL1、SEL2を共通にしたが、別個に制御すれ
ばA1O,A2O,A3O,A4Oの経路のシフトだけでなく、A1O,B2
O,C3O,D4Oといった種々の経路のシフトが実現できる。
さらに、各記憶回路でのCK,ACK,BCK,CCK,DCKのクロック
信号を独自に制御すれば同一データの同時シフトが可能
となる。
第３図はこの発明の応用例の構成を示す回路図であり、
第１図のシフトレジスタを用いた時分割４段のデータ圧
縮／発生リニアフィードバックシフトレジスタ（LSFR）
の構成を示す回路図である。２ビットの入力信号をシフ
トする記憶回路11,12,13,14からなり、記憶回路それぞ
れには、選択回路15とその出力をラッチする１ビットの
ラッチ回路16および出力段のラッチ回路17,18が設けら
れている。記憶回路周辺に配した制御ゲート回路ではモ
ード切り換えが行われる。A1O,A2O,A3O,A4Oの経路のシ
フトで４ビット並列の疑似乱数データを発生し、B1O,B2
O,B3O,B4Oの経路のシフトで４ビット並列データを圧縮
するように構成されている。
第１図のシフトレジスタを用いた時分割４段のデータ圧
縮／発生リニアフィードバックシフトレジスタ（LSFR）
の構成を示す回路図である。２ビットの入力信号をシフ
トする記憶回路11,12,13,14からなり、記憶回路それぞ
れには、選択回路15とその出力をラッチする１ビットの
ラッチ回路16および出力段のラッチ回路17,18が設けら
れている。記憶回路周辺に配した制御ゲート回路ではモ
ード切り換えが行われる。A1O,A2O,A3O,A4Oの経路のシ
フトで４ビット並列の疑似乱数データを発生し、B1O,B2
O,B3O,B4Oの経路のシフトで４ビット並列データを圧縮
するように構成されている。
次に、前記記憶回路周辺に配した制御ゲート回路につい
て、A1O,A2O,A3O,A4Oの疑似乱数データ発生部と、B1O,B
2O,B3O,B4Oのデータ圧縮部に別けて説明する。
て、A1O,A2O,A3O,A4Oの疑似乱数データ発生部と、B1O,B
2O,B3O,B4Oのデータ圧縮部に別けて説明する。
疑似乱数データ発生部の制御ゲート回路であるORゲート
回路21、ANDゲート回路22,23、インバータ24はA1O〜A4O
の経路でシフトを行うか、４ビット並列の疑似乱数デー
タを発生するLFSRモードかを制御している。また、EXOR
ゲート回路25はA1O〜A4Oの経路でLFSRを構成するための
フィードバックゲートであり、その出力がANDゲート回
路23の一方入力端に供給される。
回路21、ANDゲート回路22,23、インバータ24はA1O〜A4O
の経路でシフトを行うか、４ビット並列の疑似乱数デー
タを発生するLFSRモードかを制御している。また、EXOR
ゲート回路25はA1O〜A4Oの経路でLFSRを構成するための
フィードバックゲートであり、その出力がANDゲート回
路23の一方入力端に供給される。
外部制御入力信号MODE1が“0"レベルのときは、A1O〜A4
Oの経路はLFSRモードとなり、EXORゲート回路25の出力
がA1Iに伝達される。このとき、１回のシフト周期ごと
にA1O,A2O,A3O,A4Oに４ビット並列の疑似乱数データを
発生し、それぞれ外部出力端子の出力データD1O,D2O,D3
O,D4Oとして出力される。
Oの経路はLFSRモードとなり、EXORゲート回路25の出力
がA1Iに伝達される。このとき、１回のシフト周期ごと
にA1O,A2O,A3O,A4Oに４ビット並列の疑似乱数データを
発生し、それぞれ外部出力端子の出力データD1O,D2O,D3
O,D4Oとして出力される。
次に、MODE1が“1"レベルのときは、A1O〜A4Oの経路は
シフトモードとなり、外部出力端子SI1のデータがA1Iに
伝達され、１回のシフト周期ごとにA4Oにシフトデータ
が得られ、外部出力データSO1として出力される。
シフトモードとなり、外部出力端子SI1のデータがA1Iに
伝達され、１回のシフト周期ごとにA4Oにシフトデータ
が得られ、外部出力データSO1として出力される。
他方、データ圧縮部の制御ゲート回路であるORゲート回
路26、ANDゲート回路27,28、インバータ29は、外部入力
信号MODE2によりB1O〜B4Oの経路でシフトを行うか、入
力される４ビットの並列データD1I,D2I,D3I,D4Iを圧縮
するLFSRモードかを制御している。また、EXORゲート回
路30はB1O〜B4Oの経路でLFSRを構成するためのフィード
バックゲートでその出力がANDゲート回路28の一方入力
端に供給される。また、ANDゲート回路31,32,33,34はそ
れぞれ外部入力データ信号D1I〜D4Iの４ビットの並列デ
ータを各記憶回路11〜14における各入力信号B1I〜B4Iと
してEXORゲート回路35,36,37,38を介して供給する。こ
のEXORゲート回路35,36,37,38の他の入力端にはそれぞ
れ前記ORゲート回路26の出力、B1O,B2O,B3Oの各信号が
供給される。
路26、ANDゲート回路27,28、インバータ29は、外部入力
信号MODE2によりB1O〜B4Oの経路でシフトを行うか、入
力される４ビットの並列データD1I,D2I,D3I,D4Iを圧縮
するLFSRモードかを制御している。また、EXORゲート回
路30はB1O〜B4Oの経路でLFSRを構成するためのフィード
バックゲートでその出力がANDゲート回路28の一方入力
端に供給される。また、ANDゲート回路31,32,33,34はそ
れぞれ外部入力データ信号D1I〜D4Iの４ビットの並列デ
ータを各記憶回路11〜14における各入力信号B1I〜B4Iと
してEXORゲート回路35,36,37,38を介して供給する。こ
のEXORゲート回路35,36,37,38の他の入力端にはそれぞ
れ前記ORゲート回路26の出力、B1O,B2O,B3Oの各信号が
供給される。
外部制御入力信号MODE2が“1"レベルのとき、B1O〜B4O
の経路はLFSRモードとなり、EXORゲート回路30の出力信
号がANDゲート回路28,ORゲート回路26を介して伝達され
る。さらにデータ信号D1IがANDゲート回路31,EXORゲー
ト回路35を介して記憶回路11で圧縮される。同様にして
データ信号D2IがANDゲート回路32,EXORゲート回路36を
介して記憶回路12でデータ圧縮される。以下同様にして
データ信号D3I,D4Iが記憶回路13,14でデータ圧縮され
る。
の経路はLFSRモードとなり、EXORゲート回路30の出力信
号がANDゲート回路28,ORゲート回路26を介して伝達され
る。さらにデータ信号D1IがANDゲート回路31,EXORゲー
ト回路35を介して記憶回路11で圧縮される。同様にして
データ信号D2IがANDゲート回路32,EXORゲート回路36を
介して記憶回路12でデータ圧縮される。以下同様にして
データ信号D3I,D4Iが記憶回路13,14でデータ圧縮され
る。
次に、MODE2が“0"レベルのとき、B1O〜B4Oの経路はシ
フトモードとなる。このとき、ANDゲート回路31,32,33,
34の出力はそれぞれ“0"レベルになるので、EXORゲート
回路35は外部入力信号SI2をBI1に伝達し、EXORゲート回
路36はB1OをB2Iに伝達し、EXORゲート回路37はB2OをB3I
に伝達し、EXORゲート回路38はB3OをB4Iに伝達する。ま
た、B4Oは外部出力信号SO2として出力される。
フトモードとなる。このとき、ANDゲート回路31,32,33,
34の出力はそれぞれ“0"レベルになるので、EXORゲート
回路35は外部入力信号SI2をBI1に伝達し、EXORゲート回
路36はB1OをB2Iに伝達し、EXORゲート回路37はB2OをB3I
に伝達し、EXORゲート回路38はB3OをB4Iに伝達する。ま
た、B4Oは外部出力信号SO2として出力される。
このように、LFSRをデータ圧縮用に使用する場合、始め
はシフトモードにして内部状態を設定した後、LFSRモー
ドにしてデータを圧縮し、圧縮結果をシフトモードにし
て再最終段の出力から観測するのが一般的である。この
実施例回路では、同時に４ビットの疑似乱数の発生と、
４ビットの並列データの圧縮が実現できる。
はシフトモードにして内部状態を設定した後、LFSRモー
ドにしてデータを圧縮し、圧縮結果をシフトモードにし
て再最終段の出力から観測するのが一般的である。この
実施例回路では、同時に４ビットの疑似乱数の発生と、
４ビットの並列データの圧縮が実現できる。
第４図はこの発明の他の実施例による構成の回路図であ
る。図において41,42,43,44はそれぞれ４ビットの記憶
回路であり、それぞれ同一の回路構成になっている。そ
して、４ビットの並列データを時分割で次段の４ビット
の記憶回路にシフトするように構成されている。
る。図において41,42,43,44はそれぞれ４ビットの記憶
回路であり、それぞれ同一の回路構成になっている。そ
して、４ビットの並列データを時分割で次段の４ビット
の記憶回路にシフトするように構成されている。
45〜48それぞれは４ビット分のラッチ回路であり、４ビ
ットの入力信号A1I,B1I,C1I,D1Iがそれぞれ位相の異な
るクロック信号ACK,BCK,CCK,DCKに従って１ビットの信
号がそれぞれのラッチ回路45〜48に順次入力され、ラッ
チされる。49は例えばマルチプレクサからなる選択回路
であり、ラッチ回路45〜48にラッチされた４ビットの入
力信号A1I,B1I,C1I,D1Iが選択信号SEL1及びSEL2により
制御され、この４ビットのうち１ビットの信号が選択さ
れ出力される。50は１ビットラッチ回路であり、前記選
択回路49の出力S1がクロック信号CKのタイミングでラッ
チされることにより、前記１ビットの信号を記憶する。
このクロック信号CKは前記選択信号に同期するタイミン
グで発生する。すなわち、前記選択される１ビットの信
号が時分割に１ビットラッチ回路50に順次転送されるよ
うになっている。
ットの入力信号A1I,B1I,C1I,D1Iがそれぞれ位相の異な
るクロック信号ACK,BCK,CCK,DCKに従って１ビットの信
号がそれぞれのラッチ回路45〜48に順次入力され、ラッ
チされる。49は例えばマルチプレクサからなる選択回路
であり、ラッチ回路45〜48にラッチされた４ビットの入
力信号A1I,B1I,C1I,D1Iが選択信号SEL1及びSEL2により
制御され、この４ビットのうち１ビットの信号が選択さ
れ出力される。50は１ビットラッチ回路であり、前記選
択回路49の出力S1がクロック信号CKのタイミングでラッ
チされることにより、前記１ビットの信号を記憶する。
このクロック信号CKは前記選択信号に同期するタイミン
グで発生する。すなわち、前記選択される１ビットの信
号が時分割に１ビットラッチ回路50に順次転送されるよ
うになっている。
このような記憶回路を41,42,43,44と複数段設け、例え
ば、前段の記憶回路41におけるラッチ回路49の時分割の
出力信号O1が後段の記憶回路42における４ビットの入力
信号A2I,B2I,C2I,D2Iになるように接続し、以下同様に
複数段接続する。そして、すべての記憶回路41,42,43,4
4における各選択信号とクロック信号が初段の回路41のS
EL1及びSEL2とクロック信号CK,ACK,BCK,CCK,DCKと共通
に供給されるように接続し、時分割４入力４段のシフト
レジスタが構成される。
ば、前段の記憶回路41におけるラッチ回路49の時分割の
出力信号O1が後段の記憶回路42における４ビットの入力
信号A2I,B2I,C2I,D2Iになるように接続し、以下同様に
複数段接続する。そして、すべての記憶回路41,42,43,4
4における各選択信号とクロック信号が初段の回路41のS
EL1及びSEL2とクロック信号CK,ACK,BCK,CCK,DCKと共通
に供給されるように接続し、時分割４入力４段のシフト
レジスタが構成される。
この実施例回路の動作は、第１図の実施例回路と同様に
選択信号SEL1及びSEL2の状態により選択回路49の出力S1
が決定され、ラッチ回路50の出力O1がCKのタイミングで
順次入力信号A2I〜D2Iを時分割に転送する。第１図の４
ビット記憶回路の動作に対応させるとS1とO1がそれぞれ
S1O、M1Oに対応している。従って、O1には第２図のタイ
ミングチャートに示されるように１回の動作で時分割に
４入力A1I〜D1Iのデータを出力している。つまり、この
第３図の回路構成においては、４ビットの並列データの
シフト機能を持つが、内部データを出力させるときには
データが時分割に出力されるので各クロック信号のタイ
ミング制御に注意を要する。
選択信号SEL1及びSEL2の状態により選択回路49の出力S1
が決定され、ラッチ回路50の出力O1がCKのタイミングで
順次入力信号A2I〜D2Iを時分割に転送する。第１図の４
ビット記憶回路の動作に対応させるとS1とO1がそれぞれ
S1O、M1Oに対応している。従って、O1には第２図のタイ
ミングチャートに示されるように１回の動作で時分割に
４入力A1I〜D1Iのデータを出力している。つまり、この
第３図の回路構成においては、４ビットの並列データの
シフト機能を持つが、内部データを出力させるときには
データが時分割に出力されるので各クロック信号のタイ
ミング制御に注意を要する。
また、図示しないが第４図の実施例回路を用いて第３図
のような時分割４段のデータ圧縮／発生リニアフィード
バックシフトレジスタ（LSFR）を構成することも可能で
ある。
のような時分割４段のデータ圧縮／発生リニアフィード
バックシフトレジスタ（LSFR）を構成することも可能で
ある。
この結果、並列データのシフト時に、１ビットのシフト
回路に必要な２つの記憶単位の一方を時分割に共有させ
ることが可能となる。これにより、規模の大きい回路で
は従来のほぼ半分のラッチ回路数で済む。また、データ
のシフトについても、各記憶回路の選択信号及びクロッ
ク信号を別個に制御することによって、１つの経路だけ
でなく多くの経路を自由に設定できる機能を持つという
利点がある。
回路に必要な２つの記憶単位の一方を時分割に共有させ
ることが可能となる。これにより、規模の大きい回路で
は従来のほぼ半分のラッチ回路数で済む。また、データ
のシフトについても、各記憶回路の選択信号及びクロッ
ク信号を別個に制御することによって、１つの経路だけ
でなく多くの経路を自由に設定できる機能を持つという
利点がある。
［発明の効果］ 以上説明したようにこの発明によれば、LSIの高集積化
の妨げることのないシフトレジスタを提供することがで
きる。
の妨げることのないシフトレジスタを提供することがで
きる。
第１図はこの発明の一実施例による構成を示す回路図、
第２図は第１図の実施例回路の動作を説明するタイミン
グチャート、第３図はこの発明の応用例による構成を示
す回路図、第４図はこの発明の他の実施例による構成を
示す回路図、第５図は従来のリニアフィードバックシフ
トレジスタの構成を示す回路図である。 1,2,3,4……記憶回路、５……選択回路、6,7,8,9,10…
…１ビットラッチ回路。
第２図は第１図の実施例回路の動作を説明するタイミン
グチャート、第３図はこの発明の応用例による構成を示
す回路図、第４図はこの発明の他の実施例による構成を
示す回路図、第５図は従来のリニアフィードバックシフ
トレジスタの構成を示す回路図である。 1,2,3,4……記憶回路、５……選択回路、6,7,8,9,10…
…１ビットラッチ回路。
Claims (6)
- 【請求項１】選択信号に基づいて複数ビットの入力信号
の中から１ビットを選択出力する選択回路と、 前記選択回路で選択された１ビットの信号を第１のクロ
ック信号に同期してラッチする第１のラッチ回路と、 前記入力信号のビット数分だけ設けられ、互いに位相が
異なる第２のクロック信号に同期して前記第１のラッチ
回路の出力をラッチする第２のラッチ回路とで１個の記
憶回路を構成し、 前記記憶回路を複数個設け、前段の記憶回路内の複数個
の第２のラッチ回路の出力が後段の選択回路の複数ビッ
トの入力信号となるように多段接続したことを特徴とす
るシフトレジスタ。 - 【請求項２】選択信号に基づいて複数ビットの入力信号
の中から１ビットを選択出力する選択回路と、 前記選択回路で選択された１ビットの信号を第１のクロ
ック信号に同期してラッチする第１のラッチ回路と、 前記入力信号のビット数分だけ設けられ、互いに位相が
異なる第２のクロック信号に同期して前記第１のラッチ
回路の出力をラッチする第２のラッチ回路とで１個の記
憶回路を構成し、 前記記憶回路を複数個設け、前段の記憶回路内の複数個
の第２のラッチ回路の出力が後段の選択回路の複数ビッ
トの入力信号となるように多段接続すると共に、すべて
の記憶回路に対し上記選択信号、第１及び第２のクロッ
ク信号を共通に供給するように構成したことを特徴とす
るシフトレジスタ。 - 【請求項３】前記記憶回路相互の入出力間ラインに外部
から供給される第１のデータ信号が挿入され、この第１
のデータ信号と前記第２のラッチ回路の出力信号との論
理結果が後段の記憶回路の入力信号となるように構成さ
れ、 最終段の記憶回路の出力と外部から供給される第２のデ
ータ信号との論理結果が初段の記憶回路の入力信号とな
るように構成されていることを特徴とする請求項１また
は２記載のシフトレジスタ。 - 【請求項４】複数ビットの入力信号のビット数分だけ設
けられ、互いに位相が異なる第１のクロック信号に同期
して前記入力信号をラッチする第１のラッチ回路と、 前記複数個の第１のラッチ回路でそれぞれラッチされた
１ビットの信号を選択信号に基づいて選択出力する選択
回路と、 前記選択回路で選択された１ビットの信号を第２のクロ
ック信号に同期してラッチする第２のラッチ回路とで１
個の記憶回路を構成し、 前記記憶回路を複数個設け、前段の記憶回路内の第２の
ラッチ回路の出力信号が後段の第１のラッチ回路の複数
ビットの入力信号となるように多段接続したことを特徴
とするシフトレジスタ。 - 【請求項５】複数ビットの入力信号のビット数分だけ設
けられ、互いに位相が異なる第１のクロック信号に同期
して前記入力信号をラッチする第１のラッチ回路と、 前記複数個の第１のラッチ回路でそれぞれラッチされた
第１ビットの信号を選択信号に基づいて選択出力する選
択回路と、 前記選択回路で選択された１ビットの信号を第２のクロ
ック信号に同期してラッチする第２のラッチ回路とで１
個の記憶回路を構成し、 前記記憶回路を複数個設け、前段の記憶回路内の第２の
ラッチ回路の出力信号が後段の第１のラッチ回路の複数
ビットの入力信号となるように多段接続すると共に、す
べての記憶回路に対し上記選択信号、第１及び第２のク
ロック信号を共通に供給するように構成したことを特徴
とするシフトレジスタ。 - 【請求項６】前記記憶回路相互の入出力間ラインに外部
から供給される第１のデータ信号が挿入され、この第１
のデータ信号と前記第２のラッチ回路の出力信号との論
理結果が後段の記憶回路の入力信号となるように構成さ
れ、 最終段の記憶回路の出力と外部から供給される第２のデ
ータ信号との論理結果が初段の記憶回路の入力信号とな
るように構成されていることを特徴とする請求項４また
は５記載のシフトレジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017303A JPH0787040B2 (ja) | 1990-01-26 | 1990-01-26 | シフトレジスタ |
| US07/645,403 US5150389A (en) | 1990-01-26 | 1991-01-24 | Shift register |
| KR1019910001264A KR940011036B1 (ko) | 1990-01-26 | 1991-01-25 | 시프트 레지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017303A JPH0787040B2 (ja) | 1990-01-26 | 1990-01-26 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222034A JPH03222034A (ja) | 1991-10-01 |
| JPH0787040B2 true JPH0787040B2 (ja) | 1995-09-20 |
Family
ID=11940240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017303A Expired - Fee Related JPH0787040B2 (ja) | 1990-01-26 | 1990-01-26 | シフトレジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5150389A (ja) |
| JP (1) | JPH0787040B2 (ja) |
| KR (1) | KR940011036B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520887A (ja) * | 1990-11-21 | 1993-01-29 | Nippon Steel Corp | シフト回路及びシフトレジスタ |
| EP0597535B1 (fr) * | 1992-11-12 | 1998-08-12 | Philips Composants Et Semiconducteurs | Registre à décalage numérique à fonctionnement accéléré et montage comprenant un tel registre |
| US5381455A (en) * | 1993-04-28 | 1995-01-10 | Texas Instruments Incorporated | Interleaved shift register |
| TW237534B (en) * | 1993-12-21 | 1995-01-01 | Advanced Micro Devices Inc | Method and apparatus for modifying the contents of a register via a command bit |
| US5706323A (en) * | 1996-03-01 | 1998-01-06 | Hewlett-Packard Company | Dynamic 1-of-2N logic encoding |
| US6895420B1 (en) * | 2000-02-16 | 2005-05-17 | Hewlett-Packard Development Company, L.P. | Apparatus and method for sharing data FET for a four-way multiplexer |
| US6434213B1 (en) * | 2001-03-08 | 2002-08-13 | Cirrus Logic, Inc. | Low-power low-area shift register |
| US6967639B2 (en) * | 2001-09-26 | 2005-11-22 | International Business Machines Corporation | Image display device, scan line drive circuit and driver circuit for display device |
| US6891917B2 (en) * | 2003-08-04 | 2005-05-10 | Atmel Corporation | Shift register with reduced area and power consumption |
| US10708043B2 (en) | 2013-03-07 | 2020-07-07 | David Mayer Hutchinson | One pad communications |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4340857A (en) * | 1980-04-11 | 1982-07-20 | Siemens Corporation | Device for testing digital circuits using built-in logic block observers (BILBO's) |
| US4698830A (en) * | 1986-04-10 | 1987-10-06 | International Business Machines Corporation | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit |
| JP2577896B2 (ja) * | 1986-10-24 | 1997-02-05 | クラリオン株式会社 | ｍ系列符号発生器 |
-
1990
- 1990-01-26 JP JP2017303A patent/JPH0787040B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-24 US US07/645,403 patent/US5150389A/en not_active Expired - Lifetime
- 1991-01-25 KR KR1019910001264A patent/KR940011036B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940011036B1 (ko) | 1994-11-22 |
| US5150389A (en) | 1992-09-22 |
| KR910014949A (ko) | 1991-08-31 |
| JPH03222034A (ja) | 1991-10-01 |
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|---|---|---|---|
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