JPH03222034A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH03222034A JPH03222034A JP2017303A JP1730390A JPH03222034A JP H03222034 A JPH03222034 A JP H03222034A JP 2017303 A JP2017303 A JP 2017303A JP 1730390 A JP1730390 A JP 1730390A JP H03222034 A JPH03222034 A JP H03222034A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- bit
- output
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は複数ビットの信号のシフトを行うシフトレジ
スタに関する。
スタに関する。
（従来の技術）
ＬＳＩ（大規模集積回路）の高集積化、多機能化に伴い
、ＬＳＩにおける信号の入出力の論理テストは複雑にな
り、かつ必要なデータ量が膨大になってきた。そこで、
最近のＬＳＩ装置にはテスト容易化回路が付加され、前
記論理テストを最小限に抑えるようにしている。
、ＬＳＩにおける信号の入出力の論理テストは複雑にな
り、かつ必要なデータ量が膨大になってきた。そこで、
最近のＬＳＩ装置にはテスト容易化回路が付加され、前
記論理テストを最小限に抑えるようにしている。
上記テスト容易化回路には、疑似乱数データ発生用とし
て、またはデータ圧縮用として、第５図に示すようなリ
ニアフィードバック・シフトレジスタ（ＬＦＳＲ）が用
いられる。このＬＦＳＲの段数は疑似乱数データ発生用
に使用する時はテストに必要な入力信号数だけ必要であ
り、また、データ圧縮用に使用する時も、観測しなけれ
ばならない出力信号数だけ必要となる。
て、またはデータ圧縮用として、第５図に示すようなリ
ニアフィードバック・シフトレジスタ（ＬＦＳＲ）が用
いられる。このＬＦＳＲの段数は疑似乱数データ発生用
に使用する時はテストに必要な入力信号数だけ必要であ
り、また、データ圧縮用に使用する時も、観測しなけれ
ばならない出力信号数だけ必要となる。
上記第５図を参照して従来のＬＦＳＲを説明する。図中
Ｆ１〜Ｆｎはフリップ・フロップからなるラッチ回路で
ある。このラッチ回路は、各間に挿入されている制御ゲ
ート回路６１〜Ｇｎを介して入力されるデータ信号Ｄ１
〜Ｄｎをクロック信号ＣＬＫのタイミングで取り込み、
順次シフトする。また、出力データ信号Ｑ１〜ＱｎはＦ
１〜Ｆｎの各出力ノードから取り出される。最終段のラ
ッチ回路Ｆｎの出力がフィードバックされて次のサイク
ルが開始される。このフィードバックライン上に挿入さ
れている制御ゲート回路Ｇｏは、設計上どんなデータの
シフトパターンを構成するかにより、挿入箇所及び挿入
数が異なる。
Ｆ１〜Ｆｎはフリップ・フロップからなるラッチ回路で
ある。このラッチ回路は、各間に挿入されている制御ゲ
ート回路６１〜Ｇｎを介して入力されるデータ信号Ｄ１
〜Ｄｎをクロック信号ＣＬＫのタイミングで取り込み、
順次シフトする。また、出力データ信号Ｑ１〜ＱｎはＦ
１〜Ｆｎの各出力ノードから取り出される。最終段のラ
ッチ回路Ｆｎの出力がフィードバックされて次のサイク
ルが開始される。このフィードバックライン上に挿入さ
れている制御ゲート回路Ｇｏは、設計上どんなデータの
シフトパターンを構成するかにより、挿入箇所及び挿入
数が異なる。
すなわち、このようなＬＦＳＲを疑似乱数データ発生用
として使用する場合、Ｄ１〜Ｄｎを論理“０”に固定し
、テストを要するＬＳＩに必要な疑似乱数データをＱ１
〜Ｑｎにて発生させる。疑似乱数データとしてのＱ１〜
Ｑｎはテスト対象のＬＳＩ内に供給され、テスト結果が
出力される。
として使用する場合、Ｄ１〜Ｄｎを論理“０”に固定し
、テストを要するＬＳＩに必要な疑似乱数データをＱ１
〜Ｑｎにて発生させる。疑似乱数データとしてのＱ１〜
Ｑｎはテスト対象のＬＳＩ内に供給され、テスト結果が
出力される。
上記ＬＦＳＲをデータ圧縮用として使用する場合は、出
力されるべき所望の信号をＤ１〜Ｄｎとして供給し、圧
縮データをＱ１〜Ｑｎにて発生させる。これにより、テ
スト結果のデータの観測の簡略化がなされる。
力されるべき所望の信号をＤ１〜Ｄｎとして供給し、圧
縮データをＱ１〜Ｑｎにて発生させる。これにより、テ
スト結果のデータの観測の簡略化がなされる。
ＬＳＩの論理テストは一般に入力信号数と出力信号数が
多いほど、より精密なテスト結果が得られ、テストしや
すい。また、論理を分割してテストを容易にする手法に
おいても、分割された論理ブロック全体では、必然的に
入力信号数と出力信号数は多くなる。
多いほど、より精密なテスト結果が得られ、テストしや
すい。また、論理を分割してテストを容易にする手法に
おいても、分割された論理ブロック全体では、必然的に
入力信号数と出力信号数は多くなる。
従って、ＬＳＩの高集積化に伴い、論理テストに必要な
ＬＦＳＲの段数が増大し、その占有面積がＬＳＩの高集
積化を妨げる。
ＬＦＳＲの段数が増大し、その占有面積がＬＳＩの高集
積化を妨げる。
（発明が解決しようとする：ｌ１ｆｆｉ）このように従
来ではＬＳＩの高集積化に伴い、論理テストに必要なＬ
ＦＳＲの段数が増大し、その占有面積がＬＳＩの高集積
化を妨げるという欠点がある。
来ではＬＳＩの高集積化に伴い、論理テストに必要なＬ
ＦＳＲの段数が増大し、その占有面積がＬＳＩの高集積
化を妨げるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ＬＳＩの高集積化を妨げることのな
いシフトレジスタを提供することにある。
あり、その目的は、ＬＳＩの高集積化を妨げることのな
いシフトレジスタを提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明のシフトレジスタは選択信号に基づいて複数ビ
ットの入力信号の中から１ビットを選択出力する選択回
路と、前記選択回路で選択された１ビットの信号を第１
のクロック信号に同期してラッチする第１のラッチ回路
と、前記入力信号のビット数分だけ設けられ、互いに位
相が異なる第２のクロック信号に同期して前記第１のラ
ッチ回路の出力をラッチする第２のラッチ回路とで１個
の記憶回路を構成し、前記記憶回路を複数個設け、前段
の記憶回路内の複数個の第２のラッチ回路の出力が後段
の選択回路の複数ビットの入力信号となるように多段接
続されて構成される。
ットの入力信号の中から１ビットを選択出力する選択回
路と、前記選択回路で選択された１ビットの信号を第１
のクロック信号に同期してラッチする第１のラッチ回路
と、前記入力信号のビット数分だけ設けられ、互いに位
相が異なる第２のクロック信号に同期して前記第１のラ
ッチ回路の出力をラッチする第２のラッチ回路とで１個
の記憶回路を構成し、前記記憶回路を複数個設け、前段
の記憶回路内の複数個の第２のラッチ回路の出力が後段
の選択回路の複数ビットの入力信号となるように多段接
続されて構成される。
（作用）
この発明では選択信号、第１のクロック信号および第２
のクロック信号のタイミング制御により、複数ビットの
うちの１ビットの信号が時分割にシフトされ、第２のラ
ッチ回路それぞれに順次格納される。これにより、１ビ
ットのシフト回路に必要な２つの記憶単位の一方を第１
のラッチ回路１つで補う。つまり、ｎビットの並列デー
タのシフト時に時分割に共有させることにより、合計ｎ
＋１の記憶単位で従来と同様の機能を実現する。
のクロック信号のタイミング制御により、複数ビットの
うちの１ビットの信号が時分割にシフトされ、第２のラ
ッチ回路それぞれに順次格納される。これにより、１ビ
ットのシフト回路に必要な２つの記憶単位の一方を第１
のラッチ回路１つで補う。つまり、ｎビットの並列デー
タのシフト時に時分割に共有させることにより、合計ｎ
＋１の記憶単位で従来と同様の機能を実現する。
これにより、必要な回路規模はｎが大きければ従来のほ
ぼ半分で済む。また、データのシフトについても１つの
経路だけでなく、多くの経路を自由に設定できる機能を
持つことができる。
ぼ半分で済む。また、データのシフトについても１つの
経路だけでなく、多くの経路を自由に設定できる機能を
持つことができる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係る一実施例による構成を示す回路
図である。図において１，２．３．４はそれぞれ４ビッ
トの記憶回路である。これら各記憶回路は記憶回路１で
例示するようにマルチプレクサ５．１ビットラッチ回路
６、及び４個の１ビットラッチ回路７〜ｌＯが設けられ
ており、それぞれ４ビットの並列データのシフトを行う
。
図である。図において１，２．３．４はそれぞれ４ビッ
トの記憶回路である。これら各記憶回路は記憶回路１で
例示するようにマルチプレクサ５．１ビットラッチ回路
６、及び４個の１ビットラッチ回路７〜ｌＯが設けられ
ており、それぞれ４ビットの並列データのシフトを行う
。
上記マルチプレクサ５は、４ビットの並列データである
入力信号Ａｌｌ、Ｂｉｔ、Ｃ１ｌ。
入力信号Ａｌｌ、Ｂｉｔ、Ｃ１ｌ。
Ｄｌｌのうちの１ビットを、２ビットの選択信号５ＥＬ
Ｉ、５ＥＬ２に基づいて選択し、出力する。
Ｉ、５ＥＬ２に基づいて選択し、出力する。
上記１ビットラッチ回路６は上記マルチプレクサ５で選
択された信号をクロック信号ＣＫのタイミングでラッチ
する。このクロック信号ＣＫは、上記選択信号５ＥＬＩ
、５ＥＬ２に同期したタイミングで発生される。
択された信号をクロック信号ＣＫのタイミングでラッチ
する。このクロック信号ＣＫは、上記選択信号５ＥＬＩ
、５ＥＬ２に同期したタイミングで発生される。
上記４個の１ビットラッチ回路７〜ＩＯには上記１ビッ
トラッチ回路６の出力信号Ｍ１０が供給されている。そ
して、これら各１ビットラッチ回路７〜１０は、前記ク
ロック信号ＣＫに同期し、互いに位相が異なる４個のク
ロック信号ＡＣＫ。
トラッチ回路６の出力信号Ｍ１０が供給されている。そ
して、これら各１ビットラッチ回路７〜１０は、前記ク
ロック信号ＣＫに同期し、互いに位相が異なる４個のク
ロック信号ＡＣＫ。
ＢＣＫ、ＣＣＫ、ＤＣＫのそれぞれに同期してラッチす
る。
る。
上記４個の記憶回路１．２．３．４は、前段の４個の１
ビットラッチ回路７〜ｌＯの出力が後段のマルチプレク
サ５に順次入力されるように多段接続されている。そし
て、各記憶回路１，２゜３．４に対し、２ビットの選択
信号５ＥＬＩ、５ＥＬ２、クロック信号ＣＫ及びクロッ
ク信号ＡＣＫ、ＢＣＫ、ＣＣＫ、ＤＣＫが共通に供給さ
れている。
ビットラッチ回路７〜ｌＯの出力が後段のマルチプレク
サ５に順次入力されるように多段接続されている。そし
て、各記憶回路１，２゜３．４に対し、２ビットの選択
信号５ＥＬＩ、５ＥＬ２、クロック信号ＣＫ及びクロッ
ク信号ＡＣＫ、ＢＣＫ、ＣＣＫ、ＤＣＫが共通に供給さ
れている。
次に、上記実施例回路の動作を第２図に示すタイミング
チャートを参照して説明する。このタイミングチャート
は、第１図の回路内の記憶回路２における入出力信号に
着目して示されている。選択信号５ＥＬ１及び５ＥＬ２
は、その２個の信号が互いに切り換えられ、４ビットの
入力信号Ａｌｌ、ＢＩＩ、ＣＩＩ、ＤＩＩを順次にシフ
トさせる。
チャートを参照して説明する。このタイミングチャート
は、第１図の回路内の記憶回路２における入出力信号に
着目して示されている。選択信号５ＥＬ１及び５ＥＬ２
は、その２個の信号が互いに切り換えられ、４ビットの
入力信号Ａｌｌ、ＢＩＩ、ＣＩＩ、ＤＩＩを順次にシフ
トさせる。
まず、５ＥＬＩ、５ＥＬ２が共に′０＃レベルのとき、
記憶回路２内の選択回路５は、前段の記憶回路１の出力
信号ＡＩＯであるＡ２１の信号、つまりタイミングチャ
ート中の信号ＡＯを選択する。よって、前記選択回路５
の出力Ｓ２０にはＡＯが伝達される。このとき、記憶回
路２における１ビットラッチ回路６のクロック信号ＣＫ
が“０”から“１”レベルに変化すると、前記ラッチ回
路６にＡＯがラッチされ、その出力Ｍ２０はＡＯとなる
。続いて、ラッチ回路７のクロック信号ＡＣＫが“０”
から“１°レベルに変化すると前記ラッチ回路７にＡＯ
がラッチされ、その出力Ａ２０はＡＯとなる。
記憶回路２内の選択回路５は、前段の記憶回路１の出力
信号ＡＩＯであるＡ２１の信号、つまりタイミングチャ
ート中の信号ＡＯを選択する。よって、前記選択回路５
の出力Ｓ２０にはＡＯが伝達される。このとき、記憶回
路２における１ビットラッチ回路６のクロック信号ＣＫ
が“０”から“１”レベルに変化すると、前記ラッチ回
路６にＡＯがラッチされ、その出力Ｍ２０はＡＯとなる
。続いて、ラッチ回路７のクロック信号ＡＣＫが“０”
から“１°レベルに変化すると前記ラッチ回路７にＡＯ
がラッチされ、その出力Ａ２０はＡＯとなる。
このような一連の動作をすることにより、４個の記憶回
路の出力ＡＩＯ，Ａ２０．Ａ３０゜Ａ４０に関するシフ
トが完了する。この動作の中で、前段の記憶回路１の出
力ＡＩＯも出力Ａ２０と同様に変化し、ＡＯからＡ１に
なる。そこで出力５２０はこの時点でＡＯからＡ１に変
化する。
路の出力ＡＩＯ，Ａ２０．Ａ３０゜Ａ４０に関するシフ
トが完了する。この動作の中で、前段の記憶回路１の出
力ＡＩＯも出力Ａ２０と同様に変化し、ＡＯからＡ１に
なる。そこで出力５２０はこの時点でＡＯからＡ１に変
化する。
次に、５ＥＬ１が“１” Ｌ／ベベルＳ Ｅ Ｌ ２
カ“０°レベルになり、前記と同様の動作が行われる。
カ“０°レベルになり、前記と同様の動作が行われる。
すなわち、記憶回路２内の選択回路５は、前段の記憶回
路１の出力信号ＢＩＯであるＢ２１の信号、つまりタイ
ミングチャート中の信号ＢＯを選択する。よって、前記
選択回路５の出力Ｓ２０にはＢＯが伝達される。このと
き、記憶回路２１；おける１ビットラッチ回路６のクロ
ック信号ＣＫが“０°から“１ルベルに変化するとラッ
チ回路６にＢＯが記憶され、その出力Ｍ２０はＢＯとな
る。続いて、ラッチ回路７のクロック信号ＢＣＫが“０
”から“１°レベルに変化すると、前記ラッチ回路７に
ＢＯが記憶され、その出力Ｂ２０はＢＯとなる。
路１の出力信号ＢＩＯであるＢ２１の信号、つまりタイ
ミングチャート中の信号ＢＯを選択する。よって、前記
選択回路５の出力Ｓ２０にはＢＯが伝達される。このと
き、記憶回路２１；おける１ビットラッチ回路６のクロ
ック信号ＣＫが“０°から“１ルベルに変化するとラッ
チ回路６にＢＯが記憶され、その出力Ｍ２０はＢＯとな
る。続いて、ラッチ回路７のクロック信号ＢＣＫが“０
”から“１°レベルに変化すると、前記ラッチ回路７に
ＢＯが記憶され、その出力Ｂ２０はＢＯとなる。
このような一連の動作をすることにより、４個の記憶回
路の出力ＢＩＯ，Ｂ２０．Ｂ３０゜Ｂ４０に関するシフ
ト動作が完了する。
路の出力ＢＩＯ，Ｂ２０．Ｂ３０゜Ｂ４０に関するシフ
ト動作が完了する。
次に、５ＥＬＩを“０ルベル、５ＥＬ２を“１”レベル
に変化させ、前記と同様の動作を行い、ＣＩＯ，Ｃ２０
，Ｃ３０，Ｃ４０に関するシフト動作がなされ、５ＥＬ
１を′１″レベル、５ＥＬ２を“１°レベルに変化させ
、前記と同様の動作を行うことによって、ＣＩＯ，Ｃ２
０・Ｃ３０，Ｃ４０に関するシフト動作がなされる。
に変化させ、前記と同様の動作を行い、ＣＩＯ，Ｃ２０
，Ｃ３０，Ｃ４０に関するシフト動作がなされ、５ＥＬ
１を′１″レベル、５ＥＬ２を“１°レベルに変化させ
、前記と同様の動作を行うことによって、ＣＩＯ，Ｃ２
０・Ｃ３０，Ｃ４０に関するシフト動作がなされる。
このように、選択信号５ＥＬＩ、５ＥＬ２（７）レベル
を“Ｏｏ、“Ｏ°〜“１”１°に切り換えることにより
、４ビットの並列な信号における１回の並列シフトが完
了する。また、同様に選択信号５ＥＬＬ、５ＥＬ２のレ
ベルを切り換えて次の４ビットの並列シフトが行われる
。
を“Ｏｏ、“Ｏ°〜“１”１°に切り換えることにより
、４ビットの並列な信号における１回の並列シフトが完
了する。また、同様に選択信号５ＥＬＬ、５ＥＬ２のレ
ベルを切り換えて次の４ビットの並列シフトが行われる
。
上記実施例回路によれば、選択信号５ＥＬＩ、５ＥＬ２
の４状態でＣＫとＡＣＫ−ＤＣＫの組み合わせにより、
それぞれＡＩＯ〜Ｄ１０に関するシフトが行われるので
、途中でシフト動作を行わせたくない経路があれば、そ
れに必要なりロック信号の組み合わせをなくするか５Ｅ
ＬＩ、５ＥＬ２においてその状態をなくせばよい。
の４状態でＣＫとＡＣＫ−ＤＣＫの組み合わせにより、
それぞれＡＩＯ〜Ｄ１０に関するシフトが行われるので
、途中でシフト動作を行わせたくない経路があれば、そ
れに必要なりロック信号の組み合わせをなくするか５Ｅ
ＬＩ、５ＥＬ２においてその状態をなくせばよい。
また、第１図の回路では、各記憶回路の選択信号５ＥＬ
Ｉ、５ＥＬ２を共通にしたが、別個に制御すればＡ１０
．Ａ２０．Ａ３０．Ａ４０の経路のシフトだけでなく、
Ａ１０．Ｂ２０．Ｃ３０゜Ｄ４０といった種々の経路の
シフトが実現できる。
Ｉ、５ＥＬ２を共通にしたが、別個に制御すればＡ１０
．Ａ２０．Ａ３０．Ａ４０の経路のシフトだけでなく、
Ａ１０．Ｂ２０．Ｃ３０゜Ｄ４０といった種々の経路の
シフトが実現できる。
さらに、各記憶回路でのＣＫ、ＡＣＫ、ＢＣＫ。
ＣＣＫ、ＤＣＫのクロック信号を独自に制御すれば同一
データの同時シフトが可能となる。
データの同時シフトが可能となる。
第３図はこの発明の応用例の構成を示す回路図であり、
第１図のシフトレジスタを用いた時分割４段のデータ圧
縮／発生リニアフィードバックシフトレジスタ（Ｌ Ｓ
Ｆ Ｒ）の構成を示す回路図である。２ビットの入力
信号をシフトする記憶回路１１、１２．１３．１４から
なり、記憶回路それぞれには、選択回路１５とその出力
をラッチする１ビットのラッチ回路１６および出力段の
ラッチ回路１７．１８が設けられている。記憶回路周辺
に配した制御ゲート回路ではモード切り換えが行われる
。Ａ１０゜Ａ２０．Ａ３０．Ａ４０の経路のシフトで４
ビット並列の疑似乱数データを発生し、Ｂ１０゜Ｂ２０
．Ｂ３０．Ｂ４０の経路のシフトで４ビット並列データ
を圧縮するように構成されている。
第１図のシフトレジスタを用いた時分割４段のデータ圧
縮／発生リニアフィードバックシフトレジスタ（Ｌ Ｓ
Ｆ Ｒ）の構成を示す回路図である。２ビットの入力
信号をシフトする記憶回路１１、１２．１３．１４から
なり、記憶回路それぞれには、選択回路１５とその出力
をラッチする１ビットのラッチ回路１６および出力段の
ラッチ回路１７．１８が設けられている。記憶回路周辺
に配した制御ゲート回路ではモード切り換えが行われる
。Ａ１０゜Ａ２０．Ａ３０．Ａ４０の経路のシフトで４
ビット並列の疑似乱数データを発生し、Ｂ１０゜Ｂ２０
．Ｂ３０．Ｂ４０の経路のシフトで４ビット並列データ
を圧縮するように構成されている。
次に、前記記憶回路周辺に配した制御ゲート回路につい
て、ＡＩＯ，Ａ２０．Ａ３０．Ａ４０の疑似乱数データ
発生部と、ＢＩＯ，Ｂ２０゜Ｂ３０．Ｂ４０のデータ圧
縮部に別けて説明する。
て、ＡＩＯ，Ａ２０．Ａ３０．Ａ４０の疑似乱数データ
発生部と、ＢＩＯ，Ｂ２０゜Ｂ３０．Ｂ４０のデータ圧
縮部に別けて説明する。
疑似乱数データ発生部の制御ゲート回路であるＯＲゲー
ト回路２１、ＡＮＤゲート回路２２．２３、インバータ
２４はＡＩＯ〜Ａ４０の経路でシフトを行うか、４ビッ
ト並列の疑似乱数データを発生するＬＦＳＲモードかを
制御している。また、ＥＸＯＲゲート回路２５はＡＩＯ
〜Ａ４０の経路でＬＦＳＲを構成するためのフィードバ
ックゲートであり、その出力がＡＮＤゲート回路２３の
一方入力端に供給される。
ト回路２１、ＡＮＤゲート回路２２．２３、インバータ
２４はＡＩＯ〜Ａ４０の経路でシフトを行うか、４ビッ
ト並列の疑似乱数データを発生するＬＦＳＲモードかを
制御している。また、ＥＸＯＲゲート回路２５はＡＩＯ
〜Ａ４０の経路でＬＦＳＲを構成するためのフィードバ
ックゲートであり、その出力がＡＮＤゲート回路２３の
一方入力端に供給される。
外部制御入力信号ＭＯＤＥＩが“０°レベルのときは、
Ａｌ０−Ａ４０の経路はＬＦＳＲモードとなり、ＥＸＯ
Ｒゲート回路２５の出力がＡｌｌに伝達される。このと
き、１回のシフト周期ごとにＡＩＯ，Ａ２０．Ａ３０．
Ａ４０に４ビット並列の疑似乱数データを発生し、それ
ぞれ外部出力端子の出力データＤ１０．Ｄ２０．Ｄ３０
．Ｂ４０として出力される。
Ａｌ０−Ａ４０の経路はＬＦＳＲモードとなり、ＥＸＯ
Ｒゲート回路２５の出力がＡｌｌに伝達される。このと
き、１回のシフト周期ごとにＡＩＯ，Ａ２０．Ａ３０．
Ａ４０に４ビット並列の疑似乱数データを発生し、それ
ぞれ外部出力端子の出力データＤ１０．Ｄ２０．Ｄ３０
．Ｂ４０として出力される。
次に、ＭＯＤＥｌが“１ｍレベルのときは、ＡＩＯ〜Ａ
４０の経路はシフトモードとなり、外部出力端子Ｓｌｌ
のデータがＡｌｌに伝達され、１回のシフト周期ごとに
Ａ４０にシフトデータが得られ、外部出力データＳｏｌ
として出力される。
４０の経路はシフトモードとなり、外部出力端子Ｓｌｌ
のデータがＡｌｌに伝達され、１回のシフト周期ごとに
Ａ４０にシフトデータが得られ、外部出力データＳｏｌ
として出力される。
他方、データ圧縮部の制御ゲート回路であるＯＲゲート
回路２６、ＡＮＤゲート回路２７．２ｇ、インバータ２
９は、外部入力信号ＭＯＤＥ２によりＢＩＯ−Ｂ４０の
経路でシフトを行うか、入力される４ビットの並列デー
タＤＩ Ｉ、Ｄ２Ｉ。
回路２６、ＡＮＤゲート回路２７．２ｇ、インバータ２
９は、外部入力信号ＭＯＤＥ２によりＢＩＯ−Ｂ４０の
経路でシフトを行うか、入力される４ビットの並列デー
タＤＩ Ｉ、Ｄ２Ｉ。
Ｂ３１．Ｂ４１を圧縮するＬＦＳＲモードかを制御して
いる。また、ＥＸＯＲゲート回路３０は８１０〜Ｂ４０
の経路でＬＦＳＲを構成するためのフィードバックゲー
トでその出力がＡＮＤゲート回路２８の一方入力端に供
給される。また、ＡＮＤゲート回路３１．３２．３Ｌ
８４はそれぞれ外部人力データ信号Ｄｌｌ−Ｄ４１の４
ビットの並列データを各記憶回路１１−１４における各
入力信号Ｂ１１−Ｂ４１としてＥＸＯＲゲート回路３５
．３Ｂ。
いる。また、ＥＸＯＲゲート回路３０は８１０〜Ｂ４０
の経路でＬＦＳＲを構成するためのフィードバックゲー
トでその出力がＡＮＤゲート回路２８の一方入力端に供
給される。また、ＡＮＤゲート回路３１．３２．３Ｌ
８４はそれぞれ外部人力データ信号Ｄｌｌ−Ｄ４１の４
ビットの並列データを各記憶回路１１−１４における各
入力信号Ｂ１１−Ｂ４１としてＥＸＯＲゲート回路３５
．３Ｂ。
３７、３８を介して供給する。このＥＸＯＲゲート回路
３５．３Ｂ、 ３７．３８の他の入力端にはそれぞれ前
記ＯＲゲート回路２６の出力、ＢＩＯ，Ｂ２０゜Ｂ３０
の各信号が供給される。
３５．３Ｂ、 ３７．３８の他の入力端にはそれぞれ前
記ＯＲゲート回路２６の出力、ＢＩＯ，Ｂ２０゜Ｂ３０
の各信号が供給される。
外部制御入力信号ＭＯＤＥ２が“１ルベルのとき、Ｂ１
０−８４０の経路はＬＦＳＲモードとなり、ＥＸＯＲゲ
ート回路３０の出力信号がＡＮＤゲート回路２Ｂ、ＯＲ
ゲート回路２Ｂを介してに伝達される。さらにデータ信
号ＤｌｌがＡＮＤゲート回路８１．ＥＸＯＲゲート回路
８５を介して記憶回路１１で圧縮される。同様にしてデ
ータ信号Ｄ２１がＡＮＤゲート回路８２．ＥＸＯＲゲー
ト回路３Ｂを介して記憶回路１２でデータ圧縮される。
０−８４０の経路はＬＦＳＲモードとなり、ＥＸＯＲゲ
ート回路３０の出力信号がＡＮＤゲート回路２Ｂ、ＯＲ
ゲート回路２Ｂを介してに伝達される。さらにデータ信
号ＤｌｌがＡＮＤゲート回路８１．ＥＸＯＲゲート回路
８５を介して記憶回路１１で圧縮される。同様にしてデ
ータ信号Ｄ２１がＡＮＤゲート回路８２．ＥＸＯＲゲー
ト回路３Ｂを介して記憶回路１２でデータ圧縮される。
以下同様にしてデータ信号Ｄ３Ｉ、Ｄ４１が記憶回路Ｉ
Ｉ、 １４でデータ圧縮される。
Ｉ、 １４でデータ圧縮される。
次ニ、ＭＯＤＥ２が′Ｏｍレベルのとき、ＢＩＯ〜Ｂ４
０の経路はシフトモードとなる。このとき、ＡＮＤゲー
ト回路３１．３２．３３．３４の出力はそれぞれ′０２
レベルになるので、ＥＸＯＲゲート回路３５は外部入力
信号ＳＩ２をＢｌｌに伝達し、ＥＸＯＲゲート回路３６
はＢ１０をＢ２１に伝達し、ＥＸＯＲゲート回路３７は
Ｂ２０をＢ３１に伝達し、ＥＸＯＲゲート回路３８はＢ
３０をＢ４１に伝達する。また、Ｂ４０は外部出力信号
３０２として出力される。
０の経路はシフトモードとなる。このとき、ＡＮＤゲー
ト回路３１．３２．３３．３４の出力はそれぞれ′０２
レベルになるので、ＥＸＯＲゲート回路３５は外部入力
信号ＳＩ２をＢｌｌに伝達し、ＥＸＯＲゲート回路３６
はＢ１０をＢ２１に伝達し、ＥＸＯＲゲート回路３７は
Ｂ２０をＢ３１に伝達し、ＥＸＯＲゲート回路３８はＢ
３０をＢ４１に伝達する。また、Ｂ４０は外部出力信号
３０２として出力される。
このように、ＬＦＳＲをデータ圧縮用に使用する場合、
始めはシフトモードにして内部状態を設定した後、ＬＦ
ＳＲモードにしてデータを圧縮し、圧縮結果をシフトモ
ードにして再最終段の出力から観測するのが一般的であ
る。この実施例回路では、同時に４ビットの疑似乱数の
発生と、４ビットの並列データの圧縮が、実現できる。
始めはシフトモードにして内部状態を設定した後、ＬＦ
ＳＲモードにしてデータを圧縮し、圧縮結果をシフトモ
ードにして再最終段の出力から観測するのが一般的であ
る。この実施例回路では、同時に４ビットの疑似乱数の
発生と、４ビットの並列データの圧縮が、実現できる。
第４図はこの発明の他の実施例による構成の回路図であ
る。図において４１．４２．４８．４４はそれぞれ４ビ
ットの記憶回路であり、それぞれ同一の回路構成になっ
ている。そして、４ビットの並列データを時分割で次段
の４ビットの記憶回路にシフトするように構成されてい
る。
る。図において４１．４２．４８．４４はそれぞれ４ビ
ットの記憶回路であり、それぞれ同一の回路構成になっ
ている。そして、４ビットの並列データを時分割で次段
の４ビットの記憶回路にシフトするように構成されてい
る。
４５〜４８それぞれは４ビット分のラッチ回路であり、
４ビットの入力信号ＡＩＩ、Ｂｌｌ、Ｃ１ｌ。
４ビットの入力信号ＡＩＩ、Ｂｌｌ、Ｃ１ｌ。
Ｄｌｌがそれぞれ位相の異なるクロック信号ＡＣＫ、Ｂ
ＣＫ、ＣＣＫ、ＤＣＫに従って１ビットの信号がそれぞ
れのラッチ回路４５〜４８に順次入力され、ラッチされ
る。４９は例えばマルチプレクサからなる選択回路であ
り、ラッチ回路４５〜４８にラッチされた４ビットの入
力信号Ａｌｌ、Ｂｌｌ。
ＣＫ、ＣＣＫ、ＤＣＫに従って１ビットの信号がそれぞ
れのラッチ回路４５〜４８に順次入力され、ラッチされ
る。４９は例えばマルチプレクサからなる選択回路であ
り、ラッチ回路４５〜４８にラッチされた４ビットの入
力信号Ａｌｌ、Ｂｌｌ。
Ｃ１ｌ、Ｄｌｌが選択信号５ＥＬＩ及び５ＥＬ２により
制御され、この４ビットのうち１ビットの信号が選択さ
れ出力される。５ｏは１ビットラッチ回路であり、前記
選択回路４９の出力Ｓ１がクロック信号ＣＫのタイミン
グでラッチされることにより、前記１ビットの信号を記
憶する。このクロック信号ＣＫは前記選択信号に同期す
るタイミングで発生する。すなわちく前記選択される１
ビットの信号が時分割に１ビットラッチ回路５０に順次
転送されるようになっている。
制御され、この４ビットのうち１ビットの信号が選択さ
れ出力される。５ｏは１ビットラッチ回路であり、前記
選択回路４９の出力Ｓ１がクロック信号ＣＫのタイミン
グでラッチされることにより、前記１ビットの信号を記
憶する。このクロック信号ＣＫは前記選択信号に同期す
るタイミングで発生する。すなわちく前記選択される１
ビットの信号が時分割に１ビットラッチ回路５０に順次
転送されるようになっている。
このような記憶回路を４１．４２．４８．４４と複数段
設け、例えば、前段の記憶回路４１におけるラッチ回路
４９の時分割の出力信号０１が後段の記憶回路４２にお
ける４ビットの入力信号Ａ２１．Ｂ２１゜Ｃ２１，Ｄ２
１になるように接続し、以下同様に複数段接続する。そ
して、すべての記憶回路４１゜４２、４３．４４におけ
る各選択信号とクロック信号が初段の回路４１の５ＥＬ
Ｉ及び５ＥＬ２とクロック信号ＣＫ、ＡＣＫ、ＢＣＫ、
ＣＣＫ、ＤＣＫと共通に供給されるように接続し、時分
割４人力４段のシフトレジスタが構成される。
設け、例えば、前段の記憶回路４１におけるラッチ回路
４９の時分割の出力信号０１が後段の記憶回路４２にお
ける４ビットの入力信号Ａ２１．Ｂ２１゜Ｃ２１，Ｄ２
１になるように接続し、以下同様に複数段接続する。そ
して、すべての記憶回路４１゜４２、４３．４４におけ
る各選択信号とクロック信号が初段の回路４１の５ＥＬ
Ｉ及び５ＥＬ２とクロック信号ＣＫ、ＡＣＫ、ＢＣＫ、
ＣＣＫ、ＤＣＫと共通に供給されるように接続し、時分
割４人力４段のシフトレジスタが構成される。
この実施例回路の動作は、第１図の実施例回路と同様に
選択信号５ＥＬＩ及び５ＥＬ２の状態により選択回路４
９の出力Ｓ１が決定され、ラッチ回路５０の出力０１が
ＣＫのタイミングで順次入力信号Ａ２１−Ｄ２１を時分
割に転送する。第１図の４ビット記憶回路の動作に対応
させると８１と０１がそれぞれＳ１０、Ｍｌｏに対応し
ている。
選択信号５ＥＬＩ及び５ＥＬ２の状態により選択回路４
９の出力Ｓ１が決定され、ラッチ回路５０の出力０１が
ＣＫのタイミングで順次入力信号Ａ２１−Ｄ２１を時分
割に転送する。第１図の４ビット記憶回路の動作に対応
させると８１と０１がそれぞれＳ１０、Ｍｌｏに対応し
ている。
従って、０１には第２図のタイミングチャートに示され
るように１回の動作で時分割に４人力ＡＩＩ〜Ｄｌｌの
データを出力している。つまり、この第３図の回路構成
においては、４ビットの並列データのシフト機能を持つ
が、内部データを出力させるときにはデータが時分割に
出力されるので各クロック信号のタイミング制御に注意
を要する。
るように１回の動作で時分割に４人力ＡＩＩ〜Ｄｌｌの
データを出力している。つまり、この第３図の回路構成
においては、４ビットの並列データのシフト機能を持つ
が、内部データを出力させるときにはデータが時分割に
出力されるので各クロック信号のタイミング制御に注意
を要する。
また、図示しないが第４図の実施例回路を用いて第３図
のような時分割４段のデータ圧縮／発生リニアフィード
バックシフトレジスタ（ＬＳＦＲ）を構成することも＝
Ｊ能である。
のような時分割４段のデータ圧縮／発生リニアフィード
バックシフトレジスタ（ＬＳＦＲ）を構成することも＝
Ｊ能である。
この結果、並列データのシフト時に、１ビットのシフト
回路に必要な２つの記憶単位の一方を時分割に共有させ
ることが可能となる。これにより、規模の大きい回路で
は従来のほぼ半分のラッチ回路数で済む。また、データ
のシフトについても、各記憶回路の選択信号及びクロッ
ク信号を別個に制御することによって、１つの経路だけ
でなく多くの経路を自由に設定できる機能を持つという
利点がある。
回路に必要な２つの記憶単位の一方を時分割に共有させ
ることが可能となる。これにより、規模の大きい回路で
は従来のほぼ半分のラッチ回路数で済む。また、データ
のシフトについても、各記憶回路の選択信号及びクロッ
ク信号を別個に制御することによって、１つの経路だけ
でなく多くの経路を自由に設定できる機能を持つという
利点がある。
［発明の効果］
以上説明したようにこの発明によれば、ＬＳＩの高集積
化を妨げることのないシフトレジスタを提供することが
できる。
化を妨げることのないシフトレジスタを提供することが
できる。
第１図はこの発明の一実施例による構成を示す回路図、
第２図は第１図の実施例回路の動作を説明するタイミン
グチャート、第３図はこの発明の応用例による構成を示
す回路図、第４図はこの発明の他の実施例による構成を
示す回路図、第５図は従来のリニアフィードバックシフ
トレジスタの構成を示す回路図である。 １．２．３．４・・・記憶回路、５・・・選択回路、６
゜ ７゜ ８゜ ９゜ ＩＯ・・・ ピットラッチ回路
第２図は第１図の実施例回路の動作を説明するタイミン
グチャート、第３図はこの発明の応用例による構成を示
す回路図、第４図はこの発明の他の実施例による構成を
示す回路図、第５図は従来のリニアフィードバックシフ
トレジスタの構成を示す回路図である。 １．２．３．４・・・記憶回路、５・・・選択回路、６
゜ ７゜ ８゜ ９゜ ＩＯ・・・ ピットラッチ回路
Claims (6)
- （１）選択信号に基づいて複数ビットの入力信号の中か
ら１ビットを選択出力する選択回路と、前記選択回路で
選択された１ビットの信号を第１のクロック信号に同期
してラチする第１のラッチ回路と、 前記入力信号のビット数分だけ設けられ、互いに位相が
異なる第２のクロック信号に同期して前記第１のラッチ
回路の出力をラッチする第２のラッチ回路とで１個の記
憶回路を構成し、 前記記憶回路を複数個設け、前段の記憶回路内の複数個
の第２のラッチ回路の出力が後段の選択回路の複数ビッ
トの入力信号となるように多段接続したことを特徴とす
るシフトレジスタ。 - （２）選択信号に基づいて複数ビットの入力信号の中か
ら１ビットを選択出力する選択回路と、前記選択回路で
選択された１ビットの信号を第１のクロック信号に同期
してラチする第１のラッチ回路と、 前記入力信号のビット数分だけ設けられ、互いに位相が
異なる第２のクロック信号に同期して前記第１のラッチ
回路の出力をラッチする第２のラッチ回路とで１個の記
憶回路を構成し、 前記記憶回路を複数個設け、前段の記憶回路内の複数個
の第２のラッチ回路の出力が後段の選択回路の複数ビッ
トの入力信号となるように多段接続すると共に、すべて
の記憶回路に対し上記選択信号、第１及び第２のクロッ
ク信号を共通に供給するように構成したことを特徴とす
るシフトレジスタ。 - （３）前記記憶回路相互の入出力間ラインに外部から供
給される第１のデータ信号が挿入され、この第１のデー
タ信号と前記第２のラッチ回路の出力信号との論理結果
が後段の記憶回路の入力信号となるように構成され、 最終段の記憶回路の出力と外部から供給される第２のデ
ータ信号との論理結果が初段の記憶回路の入力信号とな
るように構成されていることを特徴とする請求項１また
は２記載のシフトレジスタ。 - （４）複数ビットの入力信号のビット数分だけ設けられ
、互いに位相が異なる第１のクロック信号に同期して前
記入力信号をラッチする第１のラッチ回路と、 前記複数個の第１のラッチ回路でそれぞれラッチされた
１ビットの信号を選択信号に基づいて選択出力する選択
回路と、 前記選択回路で選択された１ビットの信号を第２のクロ
ック信号に同期してラチする第２のラッチ回路とで１個
の記憶回路を構成し、 前記記憶回路を複数個設け、前段の記憶回路内の第２の
ラッチ回路の出力信号が後段の第１のラッチ回路の複数
ビットの入力信号となるように多段接続したことを特徴
とするシフトレジスタ。 - （５）複数ビットの入力信号のビット数分だけ設けられ
、互いに位相が異なる第１のクロック信号に同期して前
記入力信号をラッチする第１のラッチ回路と、 前記複数個の第１のラッチ回路でそれぞれラッチされた
１ビットの信号を選択信号に基づいて選択出力する選択
回路と、 前記選択回路で選択された１ビットの信号を第２のクロ
ック信号に同期してラチする第２のラッチ回路とで１個
の記憶回路を構成し、 前記記憶回路を複数個設け、前段の記憶回路内の第２の
ラッチ回路の出力信号が後段の第１のラッチ回路の複数
ビットの入力信号となるように多段接続すると共に、す
べての記憶回路に対し上記選択信号、第１及び第２のク
ロック信号を共通に供給するように構成したことを特徴
とするシフトレジスタ。 - （６）前記記憶回路相互の入出力間ラインに外部から供
給される第１のデータ信号が挿入され、この第１のデー
タ信号と前記第２のラッチ回路の出力信号との論理結果
が後段の記憶回路の入力信号となるように構成され、 最終段の記憶回路の出力と外部から供給される第２のデ
ータ信号との論理結果が初段の記憶回路の入力信号とな
るように構成されていることを特徴とする請求項４また
は５記載のシフトレジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017303A JPH0787040B2 (ja) | 1990-01-26 | 1990-01-26 | シフトレジスタ |
| US07/645,403 US5150389A (en) | 1990-01-26 | 1991-01-24 | Shift register |
| KR1019910001264A KR940011036B1 (ko) | 1990-01-26 | 1991-01-25 | 시프트 레지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017303A JPH0787040B2 (ja) | 1990-01-26 | 1990-01-26 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222034A true JPH03222034A (ja) | 1991-10-01 |
| JPH0787040B2 JPH0787040B2 (ja) | 1995-09-20 |
Family
ID=11940240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017303A Expired - Fee Related JPH0787040B2 (ja) | 1990-01-26 | 1990-01-26 | シフトレジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5150389A (ja) |
| JP (1) | JPH0787040B2 (ja) |
| KR (1) | KR940011036B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520887A (ja) * | 1990-11-21 | 1993-01-29 | Nippon Steel Corp | シフト回路及びシフトレジスタ |
| EP0597535B1 (fr) * | 1992-11-12 | 1998-08-12 | Philips Composants Et Semiconducteurs | Registre à décalage numérique à fonctionnement accéléré et montage comprenant un tel registre |
| US5381455A (en) * | 1993-04-28 | 1995-01-10 | Texas Instruments Incorporated | Interleaved shift register |
| TW237534B (en) * | 1993-12-21 | 1995-01-01 | Advanced Micro Devices Inc | Method and apparatus for modifying the contents of a register via a command bit |
| US5706323A (en) * | 1996-03-01 | 1998-01-06 | Hewlett-Packard Company | Dynamic 1-of-2N logic encoding |
| US6895420B1 (en) * | 2000-02-16 | 2005-05-17 | Hewlett-Packard Development Company, L.P. | Apparatus and method for sharing data FET for a four-way multiplexer |
| US6434213B1 (en) * | 2001-03-08 | 2002-08-13 | Cirrus Logic, Inc. | Low-power low-area shift register |
| US6967639B2 (en) * | 2001-09-26 | 2005-11-22 | International Business Machines Corporation | Image display device, scan line drive circuit and driver circuit for display device |
| US6891917B2 (en) * | 2003-08-04 | 2005-05-10 | Atmel Corporation | Shift register with reduced area and power consumption |
| US10708043B2 (en) | 2013-03-07 | 2020-07-07 | David Mayer Hutchinson | One pad communications |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4340857A (en) * | 1980-04-11 | 1982-07-20 | Siemens Corporation | Device for testing digital circuits using built-in logic block observers (BILBO's) |
| US4698830A (en) * | 1986-04-10 | 1987-10-06 | International Business Machines Corporation | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit |
| JP2577896B2 (ja) * | 1986-10-24 | 1997-02-05 | クラリオン株式会社 | ｍ系列符号発生器 |
-
1990
- 1990-01-26 JP JP2017303A patent/JPH0787040B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-24 US US07/645,403 patent/US5150389A/en not_active Expired - Lifetime
- 1991-01-25 KR KR1019910001264A patent/KR940011036B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940011036B1 (ko) | 1994-11-22 |
| US5150389A (en) | 1992-09-22 |
| JPH0787040B2 (ja) | 1995-09-20 |
| KR910014949A (ko) | 1991-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5412665A (en) | Parallel operation linear feedback shift register | |
| JPS61223675A (ja) | デジタル集積回路 | |
| US8145964B2 (en) | Scan test circuit and scan test control method | |
| WO2003104828A1 (en) | Variable clock scan test circuitry and method | |
| US20050097418A1 (en) | Semiconductor integrated circuit | |
| US20030229833A1 (en) | Method of masking corrupt bits during signature analysis and circuit for use therewith | |
| JPH0750159B2 (ja) | テストパタ−ン発生装置 | |
| JPH03115872A (ja) | ディジタル集積回路におけるテスト容易化回路 | |
| JPH03222034A (ja) | シフトレジスタ | |
| JPS63243890A (ja) | 半導体集積回路装置 | |
| KR970003524B1 (ko) | Lsi/vlsi 검사 시스템용 분산 의사 무작위 순차 제어 시스템 | |
| JP4966974B2 (ja) | Ｉｃテスト方法及びその装置 | |
| US5390189A (en) | Semiconductor integrated circuit | |
| JP3913413B2 (ja) | 半導体装置 | |
| JPS62226306A (ja) | プログラマブルシ−ケンサ | |
| JP2003346498A (ja) | Ｂｉｓｔ回路 | |
| US7386776B2 (en) | System for testing digital components | |
| EP0196152A2 (en) | Testing digital integrated circuits | |
| JP2797793B2 (ja) | 疑似乱数パタン発生回路 | |
| CN1252484C (zh) | 集成电路 | |
| JPH11111924A (ja) | マクロテスト回路 | |
| JPH02260300A (ja) | シフトレジスタ | |
| CN120179486A (zh) | 序列生成装置、芯片测试器件、设备及序列生成方法 | |
| JP2001174515A (ja) | 自己診断型論理集積回路の診断方法及び自己診断型論理集積回路 | |
| JPH04223526A (ja) | リニアフィードバックシフトレジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |