JPH0788896B2 - 誤変速防止機能を備えた自動変速機 - Google Patents

誤変速防止機能を備えた自動変速機

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JPH0788896B2 JP61188196A JP18819686A JPH0788896B2 JP H0788896 B2 JPH0788896 B2 JP H0788896B2 JP 61188196 A JP61188196 A JP 61188196A JP 18819686 A JP18819686 A JP 18819686A JP H0788896 B2 JPH0788896 B2 JP H0788896B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、回転センサによりパルス信号を発生する車速
センサを備えた自動変速機において、低速走行時の誤変
速を防止する技術に関する。
〔従来の技術〕 一般に、マイクロコンピュータ制御による自動変速機に
おいては、車速センサおよびスロットル開度センサの信
号に基づいて変速制御を行っている。上記自動変速機は
周知の遊星歯車群および該遊星歯車の各要素を固定、解
放させるための摩擦係合装置から構成され、油圧回路に
おいて走行状態に応じて摩擦係合装置を選択作動させる
ことにより、最適変速段にて走行可能になっている。上
記摩擦係合装置は、第３図および第４図に示すように、
シフトソレノイド１、２のオンオフ信号の組み合わせに
より選択的に作動される。すなわち、車速センサ３およ
びスロットル開度センサ４の信号は、入力信号変換回路
５を経てUPU6に送られ、ここでCPU6に記憶されているシ
フトポジション（例えばＤレンジ、Ｌレンジ）に対応し
た変速パターンが選択され、該変速パターンに基づいて
車速とスロットル開度に応じた最適の変速段を決定し、
次いでこの信号をソレノイド駆動回路７に出力して各ソ
レノイド１、２を作動させている。
従来、上記車速センサとしては、トランスミッションの
出力軸に嵌合されたギヤにより駆動されるセンサロータ
を用い、該センサロータに組込まれたマグネットによ
り、リードスイッチがオンオフし、パルス信号を発生さ
せる方式や、発光ダイオードとフォトトランジスタを対
向して組み合わせたフォトカプラと遮光板によりパルス
信号を発生させる方式等があるが、車速センサからの信
号のパルスの周期を計測して車速を計測する方法におい
ては、１パルスだけの周期を計測すると計測誤差が大き
くなるため、複数パルス分の周期の平均をとる方式が行
われている。その際、マイクロコンピュータ内の既存の
タイマを利用し、このタイマを使って複数パルス経過毎
の時刻を比較して、その経過時間から、平均周期を求め
ている。
〔発明が解決しようとする問題点〕
上記従来の車速検出方式においては、マイクロコンピュ
ータ内のタイマの容量（桁数）が限定されているため、
通常走行時にはタイマの容量（桁数）の範囲内で計測可
能であるが、超低速走行域においては、複数パルス分の
周期がタイマの容量を越え、オーバーフロー分＋αであ
ったとすると、タイマの所定の桁数からずれてしまい、
異常値を計測することになる。このため、マイクロコン
ピュータは現在の車速と異なる高速の車速に基づいて、
シフトソレノイドに変速信号を出力し、誤変速をすると
いう問題を有している。この場合、上記異常値を後で除
外するようにすれば、問題は生じないがソフトでの対応
が複雑な構成となるという問題が生じる。とくに、周期
がタイマのオーバーフロー分と同期すると、異常値が何
回も繰り返され、ソフトでの対応がより複雑になるとい
う問題が生じる。
本発明は、上記問題を解決するものであって、簡単な構
成により超低速走行時における車速の異常値を除外し、
超低速走行時における誤変速を防止することを目的とす
る。
〔問題点を解決するための手段〕
そのために、本発明の誤変速防止機能を備えた自動変速
機は、マイクロコンピュータにより車速信号およびスロ
ットル開度信号に応じてシフトソレノイドを制御する自
動変速機において、車速に応じて周期が変化するパルス
信号を出力する車速センサと、該車速センサからの所定
のパルス数が入力されるまでの時間を計測する第１のタ
イマおよびパルスの周期を計測する第２のタイマと、第
１のタイマにより計測された値により車速を演算すると
共に、第２のタイマにより計測された値が一定値以上に
なったときに車速の演算を行わないようにする演算回路
とを備えたことを特徴とするものである。
〔作用および発明の効果〕
本発明によれば、例えば第１図に示すように、第２カウ
ンタ14が周期測定に必要なパルス数ｎに達すると、ｎパ
ルス前の時刻が記憶されている第２メモリ16と、今回車
速信号が入力されたときの時刻が記憶されている第１メ
モリ15からｎパルス入力するのに要した時間を求め、車
速を演算する。そして、第２タイマ11が、車速信号が入
力される毎に、パルスの入力時間間隔をチェックするた
めにリセットされ、第２タイマ11のな内容が所定値ｔ以
上となったときには、ｎパルス入力に要する時間の再計
測を行うために、第２カウンタ14をリセットした後、第
１メモリ15の内容を第２メモリ16に記憶し、第２タイマ
11もリセットする。
従って、第２タイマ11の内容が所定値ｔ以上となったと
き、すなわち、車両が超低速走行の時は、車速の演算を
行わないため、現在の車速と異なる車速に基づいて、シ
フトソレノイドに変速信号を出力し、誤変速をするとい
うことが無くなる。また、コンピュータのクロック信号
のみを利用するので構成も簡単となる。
〔実施例〕
以下、図面を参照しつつ本発明の実施例について説明す
る。
第１図は本発明の誤変速防止機能を備えた自動変速機の
制御系の１実施例を示すブロック図、第２図は第１図に
おける演算回路の処理の流れを説明するための図、第３
図は、マイクロコンピュータを備えた自動変速機の制御
系の構成図、第４図は第３図におけるCPU内の処理の流
れを示す図である。
図中、１、２はシフトソレノイド、３は車速センサ、４
はスロットル開度センサ、５は入力信号変換回路、６は
CPU、７はソレノイド駆動回路、10は第１タイマ、11は
第２タイマ、12は演算回路、13は第１カウンタ、14は第
２カウンタ、15は第１メモリ、16は第２メモリを示す。
第１図において、本発明の所要部を構成する車速の計測
回路は、第１タイマ10、第２タイマ11および演算回路12
からなる。第１タイマ10は、クロック信号のパルス信号
をカウントする第１カウンタ13と、車速信号のパルス信
号をカウントする第２カウンタ14と、車速信号が入力さ
れると第１カウンタ13の内容（時刻）を記憶する第１メ
モリ15と、第２カウンタ14が所定のパルス数（ｎ）に達
したときに第１メモリ15の内容を記憶する第２メモリ16
からなる。
次に、上記演算回路12の処理の流れを第２図により説明
すると、初期値設定後、ステップ21において、車速信号
が入力されると第１カウンタ13の内容（時刻）を第１メ
モリに記憶すると共に、ステップ22で第２カウンタ14の
内容を１カウントアップする。次のステップ23におい
て、第２カウンタ14が周期測定に必要なパルス数ｎに等
しいか否かを判定する。第２カウンタ14がｎに達してい
れば、ステップ27に進み、ｎに達していれば、ｎパルス
前の時刻が記憶されている第２メモリ16（初期値＝０）
と、今回車速信号が入力されたときの時刻が記憶されて
いる第１メモリ15からｎパルス入力するのに要した時間
Ｔを求め、車速（Ｖ＝C/T、C:定数）を演算する。
次のステップ25およびステップ26では、次のｎパルス後
の車速の演算のために、第１メモリ15の内容を第２メモ
リ16に記憶すると共に、第２カウンタ14をリセットす
る。
ステップ27においては、第２タイマ11の内容が所定値ｔ
以上であるか否かを判定する。このｔは車速信号のパル
ス間隔が車両停止状態とみなし得る時間間隔に設定す
る。第２タイマ11の内容が所定値ｔより小さければ、ス
テップ30に進み第２タイマ11をリセットする。すなわ
ち、第２タイマ11は、車速信号が入力される毎に、パル
スの入力時間間隔をチェックするためにリセットされる
ことになる。そして、第２タイマ11の内容が所定値ｔ以
上となったとき、ｎパルス入力に要する時間の再計測を
行うために、ステップ28で第２カウンタ14をリセットし
た後、ステップ29で第１メモリ15の内容を第２メモリ16
に記憶し、ステップ30において第２タイマ11もリセット
する。従って、第２タイマ11の内容が所定値ｔ以上とな
ったとき、すなわち、車両が超低速走行の時は、車速の
演算を行わず次のｎパルス入力に要する時間の再計測を
行うだけとなる。
かくして得られた車速信号は、前述した第３図および第
４図の制御系に出力され、シフトソレノイド１、２は、
現在走行の車速とスロットル開度に応じて最適段の変速
が行われ、超低速走行時における誤変速が防止されるこ
とになる。
以上説明したように本発明によれば、超低速走行時にお
いて、複数パルス分の周期がタイマの容量を越え、オー
バーフロー分＋αである場合には、別のタイマにより車
速の演算を行わないようにするため、現在の車速と異な
る車速に基づいて、シフトソレノイドに変速信号を出力
し、誤変速をするというようなことが無くなる。また、
コンピュータのクロック信号のみを利用するので構成も
簡単となる。
【図面の簡単な説明】
第１図は本発明の誤変速防止機能を備えた自動変速機の
制御系の１実施例を示すブロック図、第２図は第１図に
おける演算回路の処理の流れを説明するための図、第３
図は、マイクロコンピュータを備えた自動変速機の制御
系の構成図、第４図は第３図におけるCPU内の処理の流
れを示す図である。 １、２……シフトソレノイド、３……車速センサ、４…
…スロットル開度センサ、５……入力信号変速回路、６
……CPU、７……ソレノイド駆動回路、10……第１タイ
マ、11……第２タイマ、12……演算回路、13……第１カ
ウンタ、14……第２カウンタ、15……第１メモリ、16…
…第２メモリ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】マイクロコンピュータにより車速信号およ
    びスロットル開度信号に応じてシフトソレノイドを制御
    する自動変速機において、車速に応じて周期が変化する
    パルス信号を出力する車速センサと、該車速センサから
    の所定のパルス数が入力されるまでの時間を計測する第
    １のタイマおよびパルスの周期を計測する第２のタイマ
    と、第１のタイマにより計測された値により車速を演算
    すると共に、第２のタイマにより計測された値が一定値
    以上になったときに車速の演算を行わないようにする演
    算回路とを備えたことを特徴とする誤変速防止機能を備
    えた自動変速機。
  2. 【請求項２】上記第１のタイマは、クロック信号のパル
    ス数をカウントする第１カウンタと、車速信号のパルス
    数をカウントする第２カウンタと、車速信号が入力され
    ると前記第１カウンタの内容を記憶する第１メモリと、
    前記第２カウンタが所定のパルス数に達したときに前記
    第１メモリの内容を記憶する第２メモリとからなり、第
    ２カウンタが所定のパルス数に達したときに第１メモリ
    および第２メモリにより車速を演算し、上記第２のタイ
    マにより計測された値が一定値以上になったときには、
    第２カウンタをリセットし第１メモリの内容を第２メモ
    リに記憶することを特徴とする特許請求の範囲第１項記
    載の誤変速防止機能を備えた自動変速機。
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