JPH0789434B2 - ダイナミツク型記憶装置 - Google Patents
ダイナミツク型記憶装置Info
- Publication number
- JPH0789434B2 JPH0789434B2 JP61270124A JP27012486A JPH0789434B2 JP H0789434 B2 JPH0789434 B2 JP H0789434B2 JP 61270124 A JP61270124 A JP 61270124A JP 27012486 A JP27012486 A JP 27012486A JP H0789434 B2 JPH0789434 B2 JP H0789434B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory device
- power
- activation signal
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 13
- 230000004913 activation Effects 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 description 5
- 238000007493 shaping process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はダイナミック型記憶装置、例えば半導体基板上
に集積化されたダイナミック型記憶装置に関する。
に集積化されたダイナミック型記憶装置に関する。
（従来の技術） 従来、この種のダイナミック型記憶装置としては、例え
ば日本電気株式会社製のμPD4164Cが知られており、こ
のダイナミック型記憶装置はＰ型の半導体基板にＮチャ
ンネルMOSトランジスタを多数形成し、これらのMOSトラ
ンジスタでメモリセルアレイと該メモリセルアレイの機
能に必要な周辺回路とを構成している。かかる従来のダ
イナミック型記憶装置にあっては、使用時に半導体基板
を負にバイアスして各MOSトランジスタをエンハンスト
メントモードで動作させている。
ば日本電気株式会社製のμPD4164Cが知られており、こ
のダイナミック型記憶装置はＰ型の半導体基板にＮチャ
ンネルMOSトランジスタを多数形成し、これらのMOSトラ
ンジスタでメモリセルアレイと該メモリセルアレイの機
能に必要な周辺回路とを構成している。かかる従来のダ
イナミック型記憶装置にあっては、使用時に半導体基板
を負にバイアスして各MOSトランジスタをエンハンスト
メントモードで動作させている。
（発明が解決しようとする問題点） 上述した従来のダイナミック型記憶装置は基板に負のバ
イアス電圧を供給する基板電圧発生回路を有し、電源投
入後には基板を負にバイアスしてMOSトランジスタをエ
ンハンスメントモードで動作させている。ところが、こ
の基板電位は電源投入後すぐには安定化しないことから
この種のダイナミック型記憶装置は電源投入後100μｓ
以上経過しなければ正常に動作しない。（例えば、上記
μPD4364Cの取扱説明書には、「電源投入時には、電源
投入後100μｓ以上たってからRAS（バー）クロックを入
力するダミーサイクルを８サイクル入れて下さい」と記
載されている。）これを無視すると、メモリを構成する
トランジスタがデプレッションモードで動作するのでメ
モリに異常電流が流れ、メモリを含むシステムの消費電
力の増大をもたらすだけでなく、長期的には信頼性の低
下を招くという問題点があった。
イアス電圧を供給する基板電圧発生回路を有し、電源投
入後には基板を負にバイアスしてMOSトランジスタをエ
ンハンスメントモードで動作させている。ところが、こ
の基板電位は電源投入後すぐには安定化しないことから
この種のダイナミック型記憶装置は電源投入後100μｓ
以上経過しなければ正常に動作しない。（例えば、上記
μPD4364Cの取扱説明書には、「電源投入時には、電源
投入後100μｓ以上たってからRAS（バー）クロックを入
力するダミーサイクルを８サイクル入れて下さい」と記
載されている。）これを無視すると、メモリを構成する
トランジスタがデプレッションモードで動作するのでメ
モリに異常電流が流れ、メモリを含むシステムの消費電
力の増大をもたらすだけでなく、長期的には信頼性の低
下を招くという問題点があった。
それで、本発明の目的は電源投入時に不所望の異常電流
を防止し消費電力の少ないダイナミック型記憶装置を提
供するものである。
を防止し消費電力の少ないダイナミック型記憶装置を提
供するものである。
（問題点を解決するための手段、作用および効果） 第２図（Ａ）、（Ｂ）には64Kbitダイナミックランダム
アクセスメモリ装置の電源投入直後に流れる電源電流が
チップ活性化信号を含むクロック入力（RAS（バー）、C
AS（バー）、WE（バー））の電圧レベルに依存している
ことを示している。図中、Icc（Ａ）は入力電圧をロウ
レベル（活性化状態）にした時の電源電流を、Icc
（Ｂ）は入力電圧をハイレベル（非活性状態、スタンバ
イ状態）にしたときの電源電流値をそれぞれ示してい
る。上記Icc（Ａ）とIcc（Ｂ）とを比較すると、電源投
入時にチップ活性化信号をハイレベル（非活性状態）に
設定すれば電源電流値を減少させることができ、大きな
突入電流も流れないことが理解できる。
アクセスメモリ装置の電源投入直後に流れる電源電流が
チップ活性化信号を含むクロック入力（RAS（バー）、C
AS（バー）、WE（バー））の電圧レベルに依存している
ことを示している。図中、Icc（Ａ）は入力電圧をロウ
レベル（活性化状態）にした時の電源電流を、Icc
（Ｂ）は入力電圧をハイレベル（非活性状態、スタンバ
イ状態）にしたときの電源電流値をそれぞれ示してい
る。上記Icc（Ａ）とIcc（Ｂ）とを比較すると、電源投
入時にチップ活性化信号をハイレベル（非活性状態）に
設定すれば電源電流値を減少させることができ、大きな
突入電流も流れないことが理解できる。
本発明は上記知見に基づきなされたものであり、複数の
セルからなるメモリセルアレイと、外部から供給される
チップ活性化信号に基づき活性化され基板に一定のバイ
アス電圧を供給する基板電圧発生回路を含む周辺回路と
を備えたダイナミック型記憶装置において、上記周辺回
路に電源投入後所定時間の間上記チップ活性化信号を非
活性化する回路を含めたことを特徴としている。
セルからなるメモリセルアレイと、外部から供給される
チップ活性化信号に基づき活性化され基板に一定のバイ
アス電圧を供給する基板電圧発生回路を含む周辺回路と
を備えたダイナミック型記憶装置において、上記周辺回
路に電源投入後所定時間の間上記チップ活性化信号を非
活性化する回路を含めたことを特徴としている。
かかる構成のダイナミック型記憶装置は、電源投入時に
所定時間の間上記チップ活性化信号が非活性化されるの
で電源投入時の消費電力の減少させることができるとい
う効果が得られる。
所定時間の間上記チップ活性化信号が非活性化されるの
で電源投入時の消費電力の減少させることができるとい
う効果が得られる。
（実施例） 第１図は本発明を64Kbitダイナミックランダムアクセス
メモリ装置に適用した例を示す図であり、１はRAS（バ
ー）パワーオンリセット回路を、２はメモリセルアレイ
を示している。このRAS（バー）パワーオンリセット回
路があらたに付加された構成である。第３図は第１図中
のRAS（バー）パワーオンリセット回路１の具体的な構
成を示している。同図中、Ｃはキャパシタ、Ｒは抵抗
体、G1は波形整形回路またはコンパレータ、G2はナンド
ゲート、G3はオアゲート、RAS（バー）はチップ活性化
信号をそれぞれ示している。第４図は第３図に示された
回路の動作タイミングチャート図である。第３図と第４
図とを参照しつつ本実施例の動作を説明する。なお、RA
S（バー）パワーオンリセット回路１は電源投入直後の
み作動する。電源電圧が立ち上がった直後は上記キャパ
シタＣと抵抗体Ｒとで構成されるCR回路のノードＡ、ま
たはノードＡ′はロウレベルであり、ナンドゲートＧ2
とオアゲートＧ3よりなる順序回路の出力Ｑは少なくと
もキャパシタＣが抵抗体Ｒを介して充電され、波形整形
回路Ｇ1のしきい値VTを超えるまでRAS（バー）入力レベ
ルに無関係にハイレベルを保持する。第４図の破線はRA
S（バー）がロウレベルで電源が投入された場合の波形
を示している。本回路中のキャパシタＣ、抵抗体Ｒおよ
び波形整形回路Ｇ1のしきい値VTの値は必要とするリセ
ット期間に応じて決定することができる。
メモリ装置に適用した例を示す図であり、１はRAS（バ
ー）パワーオンリセット回路を、２はメモリセルアレイ
を示している。このRAS（バー）パワーオンリセット回
路があらたに付加された構成である。第３図は第１図中
のRAS（バー）パワーオンリセット回路１の具体的な構
成を示している。同図中、Ｃはキャパシタ、Ｒは抵抗
体、G1は波形整形回路またはコンパレータ、G2はナンド
ゲート、G3はオアゲート、RAS（バー）はチップ活性化
信号をそれぞれ示している。第４図は第３図に示された
回路の動作タイミングチャート図である。第３図と第４
図とを参照しつつ本実施例の動作を説明する。なお、RA
S（バー）パワーオンリセット回路１は電源投入直後の
み作動する。電源電圧が立ち上がった直後は上記キャパ
シタＣと抵抗体Ｒとで構成されるCR回路のノードＡ、ま
たはノードＡ′はロウレベルであり、ナンドゲートＧ2
とオアゲートＧ3よりなる順序回路の出力Ｑは少なくと
もキャパシタＣが抵抗体Ｒを介して充電され、波形整形
回路Ｇ1のしきい値VTを超えるまでRAS（バー）入力レベ
ルに無関係にハイレベルを保持する。第４図の破線はRA
S（バー）がロウレベルで電源が投入された場合の波形
を示している。本回路中のキャパシタＣ、抵抗体Ｒおよ
び波形整形回路Ｇ1のしきい値VTの値は必要とするリセ
ット期間に応じて決定することができる。
以上、説明したように本実施例はダイナミック型記憶装
置において、チップ活性化信号をチップ内部にて電源投
入直後の一定期間自動的に非活性化することによりメモ
リの動作に制限を加えることなくメモリを安定状態に導
く。これによりメモリの電源投入直後の電源電流を減少
せしめることができる。
置において、チップ活性化信号をチップ内部にて電源投
入直後の一定期間自動的に非活性化することによりメモ
リの動作に制限を加えることなくメモリを安定状態に導
く。これによりメモリの電源投入直後の電源電流を減少
せしめることができる。
第１図は一実施例のブロック図、第２図（Ａ）、（Ｂ）
は電源投入直後の電源電流の変化を示すグラフ、第３図
はRAS（バー）パワーオンリセット回路の回路図、第４
図は一実施例のタイミングチャート図である。 １……RAS（バー）パワーオンリセット回路、２……メ
モリセルアレイ、Ｃ……キャパシタ、Ｒ……抵抗体、Ｇ
1……波形整形回路、Ｇ2……ナンドゲート、Ｇ3……オ
アゲート、RAS（バー）……チップ活性化信号。
は電源投入直後の電源電流の変化を示すグラフ、第３図
はRAS（バー）パワーオンリセット回路の回路図、第４
図は一実施例のタイミングチャート図である。 １……RAS（バー）パワーオンリセット回路、２……メ
モリセルアレイ、Ｃ……キャパシタ、Ｒ……抵抗体、Ｇ
1……波形整形回路、Ｇ2……ナンドゲート、Ｇ3……オ
アゲート、RAS（バー）……チップ活性化信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３３５ Ｃ
Claims (2)
- 【請求項１】複数のセルからなるメモリセルアレイと、
投入された電源電圧に基づき基板に一定のバイアス電圧
を発生する基板電圧発生回路を有し、外部から供給され
るチップ活性化信号に基づき活性化され前記電源電圧で
動作する周辺回路とを備えるダイナミック型記憶装置に
おいて、 前記電源電圧の投入後、所定時間の間前記チップ活性化
信号の前記周辺回路への転送を禁止して前記周辺回路を
非活性化させ、その後、前記チップ活性化信号の前記周
辺回路への転送を許可する回路を設けたことを特徴とす
るダイナミック型記憶装置。 - 【請求項２】前記所定時間は、前記基板電圧発生回路か
ら発生される前記基板電位が安定する期間である特許請
求の範囲第１項記載のダイナミック型記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270124A JPH0789434B2 (ja) | 1986-11-12 | 1986-11-12 | ダイナミツク型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270124A JPH0789434B2 (ja) | 1986-11-12 | 1986-11-12 | ダイナミツク型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122087A JPS63122087A (ja) | 1988-05-26 |
| JPH0789434B2 true JPH0789434B2 (ja) | 1995-09-27 |
Family
ID=17481884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270124A Expired - Lifetime JPH0789434B2 (ja) | 1986-11-12 | 1986-11-12 | ダイナミツク型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789434B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2772530B2 (ja) * | 1988-12-05 | 1998-07-02 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH0512861A (ja) * | 1991-07-04 | 1993-01-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836435B2 (ja) * | 1978-10-31 | 1983-08-09 | 松下電器産業株式会社 | 半導体メモリ回路 |
| JPS5641328U (ja) * | 1979-09-05 | 1981-04-16 | ||
| JPS595488A (ja) * | 1982-07-01 | 1984-01-12 | Fujitsu Ltd | 半導体装置 |
| JPS6069895A (ja) * | 1983-09-22 | 1985-04-20 | Fujitsu Ltd | 半導体集積回路 |
| JPH0618249B2 (ja) * | 1984-10-17 | 1994-03-09 | 富士通株式会社 | 半導体集積回路 |
| JPS6368053U (ja) * | 1986-10-20 | 1988-05-07 |
-
1986
- 1986-11-12 JP JP61270124A patent/JPH0789434B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63122087A (ja) | 1988-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100210556B1 (ko) | 전압 변동 방지를 위한 전압 회로 | |
| KR940009250B1 (ko) | 복수개의 동작전압에 대응하는 리프레쉬 타이머 | |
| US4964082A (en) | Semiconductor memory device having a back-bias voltage generator | |
| US6771117B2 (en) | Semiconductor device less susceptible to variation in threshold voltage | |
| EP0461788A2 (en) | Semiconductor integrated circuit device | |
| EP0176203B1 (en) | Self refresh control circuit for dynamic semiconductor memory device | |
| JPH04172711A (ja) | 半導体遅延回路 | |
| US4585954A (en) | Substrate bias generator for dynamic RAM having variable pump current level | |
| KR960035634A (ko) | 셀프 리프레쉬 주기 조절장치 | |
| US5986959A (en) | Semiconductor memory device having internal voltage down-converting circuit reducing current consumption upon power ON | |
| US5229970A (en) | Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown | |
| US6298000B1 (en) | Dynamic type semiconductor memory device operable in self refresh operation mode and self refresh method thereof | |
| EP0220721B1 (en) | Sense or differential amplifier circuit | |
| US6504353B2 (en) | Drive power supplying method for semiconductor memory device and semiconductor memory device | |
| US4688196A (en) | Semiconductor dynamic memory device with less power consumption in internal refresh mode | |
| JPH04344387A (ja) | 素子温度に応じたリフレッシュ動作を実行するためのリフレッシュ要請信号発生装置を用いた半導体メモリー装置 | |
| US7471136B2 (en) | Temperature compensated self-refresh circuit | |
| US5278798A (en) | Semiconductor memory device | |
| KR0142967B1 (ko) | 반도체 메모리장치의 기판 전압 제어회로 | |
| US6614674B2 (en) | Regulator circuit for independent adjustment of pumps in multiple modes of operation | |
| KR100378690B1 (ko) | 대기전류를감소시킨반도체메모리용고전원발생장치 | |
| EP0790618B1 (en) | Semiconductor memory device capable of setting the magnitude of substrate voltage in accordance with the mode | |
| JPH0789434B2 (ja) | ダイナミツク型記憶装置 | |
| US5771198A (en) | Source voltage generating circuit in semiconductor memory | |
| KR0146168B1 (ko) | 전위 펌핑 회로 |