JPH0789558B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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- JPH0789558B2 JPH0789558B2 JP59120412A JP12041284A JPH0789558B2 JP H0789558 B2 JPH0789558 B2 JP H0789558B2 JP 59120412 A JP59120412 A JP 59120412A JP 12041284 A JP12041284 A JP 12041284A JP H0789558 B2 JPH0789558 B2 JP H0789558B2
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- metal
- semiconductor device
- electrode
- ohmic
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に関するものである。The present invention relates to a method for manufacturing a semiconductor device.
（従来技術とその問題点） 近年GaAs等の化合物半導体を用いた超高周波ディスクリ
ートFET,アナログ集積回路、ディジタル集積回路の研究
開発が活発に行なわれている。これらの高性能デバイス
を歩留りよく製造するためにゲートとソース・ドレイン
をセルフアラインで形成する短電極間FETが、古塚らに
よって電子通信学会電子デバイス研究会（1981年７月22
日、資料番号ED81−49）に「イオン注入よるE/D型GaAs
IC」と題して発表されている。この短電極間FETを一層
高周波化、高速化するためにはFETのゲート長をサブミ
クロン化する必要がある。しかしながらゲート長をサブ
ミクロン化するとゲート電極金属の抵抗が大きくなり、
予期した程はFETの性能が改善されないという欠点があ
った。(Prior art and its problems) In recent years, research and development of ultra-high frequency discrete FETs, analog integrated circuits, and digital integrated circuits using compound semiconductors such as GaAs have been actively conducted. In order to manufacture these high-performance devices with high yield, a short inter-electrode FET in which the gate and the source / drain are self-aligned was developed by Furuzuka et al.
JP, ED81-49), "E / D type GaAs by ion implantation.
It was announced under the title "IC". In order to further increase the frequency and speed of the FET between the short electrodes, it is necessary to make the gate length of the FET submicron. However, if the gate length is made submicron, the resistance of the gate electrode metal increases,
The drawback was that the FET performance was not improved as expected.
（発明の目的） 本発明の目的は、このような従来の欠点を除去せしめた
半導体装置の製造方法を提供することにある。(Object of the Invention) It is an object of the present invention to provide a method of manufacturing a semiconductor device which eliminates the above-mentioned conventional drawbacks.
（発明の構成） 本発明によれば、能動層を有する半導体ウェハー表面に
3300Åから3900Åの間の膜厚を有するゲート金属を蒸着
する工程と、互いに1.2μｍから1.7μｍ離れドレイン電
極となる部分とソース電極となる部分とが開口されたホ
トレジストパターンを形成する工程と、ゲート長が0.2
μｍから0.7μｍになるように前記ゲート金属をウェッ
トエッチする工程と、オーム性金属を前記半導体ウェハ
ー表面全体に蒸着しリフトオフする工程と、前記オーム
性金属を熱処理してオーム性電極とする工程とを含むこ
とを特徴とする半導体装置の製造方法が得られる。(Structure of the Invention) According to the present invention, the surface of a semiconductor wafer having an active layer is formed.
A step of depositing a gate metal having a film thickness of 3300Å to 3900Å, a step of forming a photoresist pattern in which a drain electrode part and a source electrode part are opened 1.2 μm to 1.7 μm apart from each other, and 0.2 long
wet etching of the gate metal to a thickness of 0.7 μm to 0.7 μm; vapor deposition of an ohmic metal over the entire surface of the semiconductor wafer and lift-off; heat treatment of the ohmic metal to form an ohmic electrode. A method of manufacturing a semiconductor device is obtained which includes:
（実施例） 本発明は上述の構成をとることにより従来技術の問題点
を解決した。(Embodiment) The present invention has solved the problems of the prior art by adopting the above-mentioned configuration.
第１図は短電極間FETの製造方法を示す図である。同図
（ａ）において能動層５を備えたGaAs基板１の表面に、
アルミニウム２が蒸着される。次に同図（ｂ）において
ソース電極およびドレイン電極となる部分以外を覆うよ
うにホトレジストパターン３を設けられる。さらに同図
（ｃ）においてアルミニウム２がケミカルエッチングさ
れゲート電極となる部12のみが残る。次に同図（ｄ）に
おいてオーム性金属金・ゲルマニウム−ニッケル４が蒸
着される。さらに同図（ｅ）においてリフトオフ法によ
り、ホトレジストとホトレジスト上のホーム性金属を除
去した後、熱処理するとソース電極15,ゲート電極12お
よびドレイン電極14を備えた短電極間FETが形成され
る。FIG. 1 is a diagram showing a method of manufacturing a FET between short electrodes. On the surface of the GaAs substrate 1 having the active layer 5 in FIG.
Aluminum 2 is deposited. Next, a photoresist pattern 3 is provided so as to cover portions other than the portions to be the source electrode and the drain electrode in FIG. Further, in FIG. 3C, the aluminum 2 is chemically etched, and only the portion 12 which will be the gate electrode remains. Next, in the same figure (d), ohmic metal gold-germanium-nickel 4 is deposited. Further, in FIG. 6 (e), the photoresist and the home metal on the photoresist are removed by the lift-off method, and then heat treatment is performed to form a short inter-electrode FET having a source electrode 15, a gate electrode 12 and a drain electrode 14.
第２図には第１図の方法で形成されたゲート電極の断面
形状が示されている、ケミカルエッチングでは、ほぼ等
方性エッチングとなるため、ゲートの側面の形状は図中
ＰおよびＰ′を中心とした円の弧となる。FIG. 2 shows the cross-sectional shape of the gate electrode formed by the method of FIG. 1. Since the chemical etching is almost isotropic, the side surface of the gate has shapes P and P ′ in the drawing. It becomes an arc of a circle centered on.
そこでゲート金属の厚さをｔ、ゲート長lG、ホトレジス
トパターン長をＬとしてゲート金属の断面積Ａ（ｔ）を
表わすと、 のようになる。Therefore, letting the thickness of the gate metal be t, the gate length l G , and the photoresist pattern length be L, the cross-sectional area A (t) of the gate metal is expressed as follows: become that way.
（１）式を用いてゲート断面積のｔ依存性をゲート長が
1.0μｍの場合と0.5μｍの場合とについて計算した結果
を第３図に示す。ただし、両者ともゲート・ドレイン間
距離（三ゲート・ソース間距離）は0.5μｍ（一定）と
してある。図に示されたように従来多く使われてきた1.
0μｍゲート長の場合（lG＝1.0μｍ）はｔを6000Å近く
まで厚くしても、ゲート断面積はｔの増加とともに増大
している。このことは少なくともｔ＝6000Å程度まで
は、ｔの増加はゲート抵抗の低減に寄与することを示し
ている。Using equation (1), the gate length can be determined by determining the t dependence of the gate cross-sectional area.
FIG. 3 shows the calculation results for the case of 1.0 μm and the case of 0.5 μm. However, in both cases, the gate-drain distance (three gate-source distance) is 0.5 μm (constant). As shown in the figure, it has been widely used in the past 1.
In the case of the gate length of 0 μm (l G = 1.0 μm), the gate cross-sectional area increases with the increase of t even if the thickness of t is increased to nearly 6000Å. This indicates that the increase of t contributes to the reduction of the gate resistance at least up to about t = 6000Å.
しかしながらゲート長が0.5μｍの場合（lG＝0.5μｍ）
は、ｔが3600Å程度のときにゲート断面積が最大とな
り、ｔが3600Å程度より増加してもゲート断面積は大き
くならない。短電極FETの製造プロセスはゲート金属の
膜厚が厚い程難かしくなる。したがって従来のゲート長
が1.0μｍの場合と異なりゲート長が0.5μｍの場合はｔ
を3600Å程度以上にしてもプロセスが難かしくなるだけ
で何の利点もないことが分る。However, when the gate length is 0.5 μm (l G = 0.5 μm)
Shows that the maximum gate cross-sectional area is obtained when t is about 3600Å, and the gate cross-sectional area is not increased even when t is increased from about 3600Å. The manufacturing process of a short electrode FET becomes more difficult as the thickness of the gate metal film increases. Therefore, unlike the conventional case where the gate length is 1.0 μm, when the gate length is 0.5 μm, t
It can be seen that even if the value is above 3600Å, the process becomes difficult and there is no advantage.
（発明の効果） 本発明においては、ドレイン電極となる部分とソース電
極となる部分の距離が1.2μｍから1.7μｍの場合、すな
わちゲート長が0.2μｍから0.7μｍの場合 は、ゲート金属の膜厚を3300Åから3900Åに設定するた
め、ゲート断面積を最も大きくすることができ、ゲート
抵抗を低減できる。さらにゲート金属膜厚を不必要に厚
くしないため、製造プロセスが容易になるという特徴を
有している。(Effects of the Invention) In the present invention, when the distance between the drain electrode portion and the source electrode portion is 1.2 μm to 1.7 μm, that is, the gate length is 0.2 μm to 0.7 μm. Since the gate metal film thickness is set from 3300Å to 3900Å, the gate cross-sectional area can be maximized and the gate resistance can be reduced. Further, since the gate metal film thickness is not unnecessarily increased, the manufacturing process is facilitated.
なお、本発明の適応はGaAs MES FETに限らず、AlGaAs−
GaAs等のヘテロ構造から成る２次元電子ガスFETも含
む。The application of the present invention is not limited to GaAs MES FETs, but AlGaAs-
It also includes a two-dimensional electron gas FET composed of a heterostructure such as GaAs.
第１図は短電極間FETの製造プロセス、第２図はゲート
断面形状、第３図はAl膜厚とゲート電極断面積の関係を
説明するための図である。図において１はGaAs基板、２
はアルミニウム、３はホトレジスト、４は金・ゲルマニ
ウム−ニッケル５は能動層である。FIG. 1 is a diagram for explaining a manufacturing process of a short inter-electrode FET, FIG. 2 is a diagram for explaining a gate sectional shape, and FIG. 3 is a diagram for explaining a relationship between an Al film thickness and a gate electrode sectional area. In the figure, 1 is a GaAs substrate, 2
Is aluminum, 3 is photoresist, 4 is gold-germanium-nickel, and 5 is an active layer.
Claims (1)
00Åから3900Åの間の膜厚を有するゲート金属を蒸着す
る工程と、互いに1.2μｍから1.7μｍ離れたドレイン電
極となる部分とソース電極となる部分が開口されたホト
レジストパターンを形成する工程と、ゲート長が0.2μ
ｍから0.7μｍになるように前記ゲート金属をウェット
エッチする工程と、オーム性金属を前記半導体ウェハー
表面全体に蒸着しリフトオフする工程と、前記オーム性
金属を熱処理してオーム性電極とする工程とを含むこと
を特徴とする半導体装置の製造方法。1. A semiconductor wafer surface having an active layer, 33
A step of depositing a gate metal having a film thickness of between 00Å and 3900Å, a step of forming a photoresist pattern in which a drain electrode portion and a source electrode portion are separated from each other by 1.2 μm to 1.7 μm, and a gate is formed; 0.2μ long
wet etching of the gate metal to a thickness of 0.7 μm to 0.7 μm, vapor deposition of an ohmic metal over the entire surface of the semiconductor wafer and lift-off, and heat treatment of the ohmic metal to form an ohmic electrode. A method of manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120412A JPH0789558B2 (en) | 1984-06-12 | 1984-06-12 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59120412A JPH0789558B2 (en) | 1984-06-12 | 1984-06-12 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60263479A JPS60263479A (en) | 1985-12-26 |
| JPH0789558B2 true JPH0789558B2 (en) | 1995-09-27 |
Family
ID=14785579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59120412A Expired - Lifetime JPH0789558B2 (en) | 1984-06-12 | 1984-06-12 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789558B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631750B2 (en) * | 1972-11-10 | 1981-07-23 | ||
| JPS5750478A (en) * | 1980-09-12 | 1982-03-24 | Nec Corp | Manufacture of semiconductor device |
-
1984
- 1984-06-12 JP JP59120412A patent/JPH0789558B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60263479A (en) | 1985-12-26 |
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