JPH0789605B2 - Ｍｏｓ増幅回路 - Google Patents
Ｍｏｓ増幅回路Info
- Publication number
- JPH0789605B2 JPH0789605B2 JP60134009A JP13400985A JPH0789605B2 JP H0789605 B2 JPH0789605 B2 JP H0789605B2 JP 60134009 A JP60134009 A JP 60134009A JP 13400985 A JP13400985 A JP 13400985A JP H0789605 B2 JPH0789605 B2 JP H0789605B2
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- JP
- Japan
- Prior art keywords
- circuit
- mosfet
- output
- amplifier circuit
- gate
- Prior art date
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、MOSFET（絶縁ゲート型電界効果トランジス
タ）により構成された増幅回路に関するもので、比較的
高い周波数のアナログ信号を増幅する増幅回路に利用し
て有効な技術に関するものである。
タ）により構成された増幅回路に関するもので、比較的
高い周波数のアナログ信号を増幅する増幅回路に利用し
て有効な技術に関するものである。
MOSFETにより構成された増幅回路として、差動増幅回路
と、その増幅出力がゲートに供給され、ドレインから出
力信号を得る出力MOSFETとからなるような回路が公知で
ある（例えばアイイーイーイー、ジャーナル オブ、ソ
リッドステート サーキッツ（IEEE Journal of Solid-
State Circuits）Vol SC17 No.6（1982年12月）頁969〜
頁982参照）。
と、その増幅出力がゲートに供給され、ドレインから出
力信号を得る出力MOSFETとからなるような回路が公知で
ある（例えばアイイーイーイー、ジャーナル オブ、ソ
リッドステート サーキッツ（IEEE Journal of Solid-
State Circuits）Vol SC17 No.6（1982年12月）頁969〜
頁982参照）。
上記出力MOSFETには、その入力と出力であるゲートとド
レイン間に、キャパシタと抵抗素子として動作させられ
るMOSFETとからなるような位相補償回路が設けられる。
レイン間に、キャパシタと抵抗素子として動作させられ
るMOSFETとからなるような位相補償回路が設けられる。
しかしながら、周知のようにMOSFETは、その諸特性が比
較的大きなプロセスバラツキを持つものである。すなわ
ち、プロセスバラツキにより最も電流が流れるパワーワ
ースト状態では、例えば、設計値の２倍もの電流がなが
れ、最も電流が流ないスピードワースト状態では、例え
ば、設計値の1/2の電流しか流れない。上記動作電流の
バラツキによって、増幅回路における利得そのものが大
きく変動する結果、位相補償のためのキャパシタや抵抗
の定数の設定が難しく、上記プロセスバラツキを考慮し
て動作の安定化のために過分の位相補償を行うことにな
る。この結果、増幅回路の高速化、言い換えるならば、
高周波特性が犠牲にされてしまうという問題が生じる。
較的大きなプロセスバラツキを持つものである。すなわ
ち、プロセスバラツキにより最も電流が流れるパワーワ
ースト状態では、例えば、設計値の２倍もの電流がなが
れ、最も電流が流ないスピードワースト状態では、例え
ば、設計値の1/2の電流しか流れない。上記動作電流の
バラツキによって、増幅回路における利得そのものが大
きく変動する結果、位相補償のためのキャパシタや抵抗
の定数の設定が難しく、上記プロセスバラツキを考慮し
て動作の安定化のために過分の位相補償を行うことにな
る。この結果、増幅回路の高速化、言い換えるならば、
高周波特性が犠牲にされてしまうという問題が生じる。
この発明の目的は、高周波特性の改善を図ったMOS増幅
回路を提供することにある。
回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、MO
SFETにより構成された差動増幅回路の出力信号がゲート
に供給され、そのドレインから出力信号を形成する出力
MOSFETのドレインとゲートとの間に複数の位相補償用キ
ャパシタを形成しておいて、それらをそのプロセスバラ
ツキに応じてスイッチ回路を介して選択的に結合させ
て、最適な位相補償を行うようにするものである。
を簡単に説明すれば、下記の通りである。すなわち、MO
SFETにより構成された差動増幅回路の出力信号がゲート
に供給され、そのドレインから出力信号を形成する出力
MOSFETのドレインとゲートとの間に複数の位相補償用キ
ャパシタを形成しておいて、それらをそのプロセスバラ
ツキに応じてスイッチ回路を介して選択的に結合させ
て、最適な位相補償を行うようにするものである。
第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のCMOS（相補型MOS）集
積回路の製造技術によって、１個の単結晶シリコンのよ
うな半導体基板上において形成される。
る。同図の各回路素子は、公知のCMOS（相補型MOS）集
積回路の製造技術によって、１個の単結晶シリコンのよ
うな半導体基板上において形成される。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＮチャンネルMOSFETは、上記半導体基板表面に形成
されたＰ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＰチャンネルMO
SFETの共通の基板ゲートを構成する。Ｐ型ウェル領域
は、その上に形成されたＮチャンネルMOSFETの基体ゲー
トを構成する。
からなる半導体基板に形成される。ＰチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＮチャンネルMOSFETは、上記半導体基板表面に形成
されたＰ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＰチャンネルMO
SFETの共通の基板ゲートを構成する。Ｐ型ウェル領域
は、その上に形成されたＮチャンネルMOSFETの基体ゲー
トを構成する。
Ｎチャンネル型の差動増幅MOSFETQ3,Q4のゲートは、そ
れぞれ入力端子（−），（＋）とされる。これらの差動
増幅MOSFETQ3,Q4の共通ソースと回路の接地電位点との
間には、バイアス電流を流すＮチャンネルMOSFETQ7が設
けられる。上記差動増幅MOSFETQ3,Q4のドレインと電流
電圧Vccとの間には、電流ミラー形態にされたＰチャン
ネル負荷MOSFETQ5,Q6が設けられる。
れぞれ入力端子（−），（＋）とされる。これらの差動
増幅MOSFETQ3,Q4の共通ソースと回路の接地電位点との
間には、バイアス電流を流すＮチャンネルMOSFETQ7が設
けられる。上記差動増幅MOSFETQ3,Q4のドレインと電流
電圧Vccとの間には、電流ミラー形態にされたＰチャン
ネル負荷MOSFETQ5,Q6が設けられる。
上記増幅MOSFETQ4のドレイン出力は、Ｐチャンネル型の
出力MOSFETQ8のゲートに供給される。この出力MOSFETQ8
のドレインと回路の接地電位点との間には、そのバイア
ス電流を流す定電流負荷としてのＮチャンネルMOSFETQ9
が設けられる。
出力MOSFETQ8のゲートに供給される。この出力MOSFETQ8
のドレインと回路の接地電位点との間には、そのバイア
ス電流を流す定電流負荷としてのＮチャンネルMOSFETQ9
が設けられる。
上記MOSFETQ7とQ9は、次のバイアス回路により形成され
たバイアス電流によって動作させられる。すなわち、直
列形態にされたＰチャンネルMOSFETQ1及びＮチャンネル
MOSFETQ2は、そのゲートが両MOSFETQ1,Q2の接続点に接
続されることによってバイアス電流が流れるようにされ
る。上記ＮチャンネルMOSFETQ2は、上記MOSFETQ7及びQ9
とともに電流ミラー形態にされ、MOSFETQ2に対するMOSF
ETQ7とQ9のそれぞれのサイズ（コンダクタンス）比に従
ったバイアス電流をMOSFETQ7,Q9に流すようにするもの
である。
たバイアス電流によって動作させられる。すなわち、直
列形態にされたＰチャンネルMOSFETQ1及びＮチャンネル
MOSFETQ2は、そのゲートが両MOSFETQ1,Q2の接続点に接
続されることによってバイアス電流が流れるようにされ
る。上記ＮチャンネルMOSFETQ2は、上記MOSFETQ7及びQ9
とともに電流ミラー形態にされ、MOSFETQ2に対するMOSF
ETQ7とQ9のそれぞれのサイズ（コンダクタンス）比に従
ったバイアス電流をMOSFETQ7,Q9に流すようにするもの
である。
上記出力MOSFETQ8の入力と出力であるゲートとドレイン
（ノードN1とN2）間には、位相補償回路PCが設けられ
る。
（ノードN1とN2）間には、位相補償回路PCが設けられ
る。
第２図には、上記位相補償回路PCの具体的一実施例回路
が示されている。
が示されている。
この実施例では、上記MOS増幅回路はディジタル電話交
換装置におけるコーダ／デコーダ（CODEC）に形成され
るアナログ／ディジタル変換回路に利用される。上記第
１図に示した増幅回路におけるプロセスバラツキを考慮
して、複数の位相補償用キャパシタC1〜Cnと、それぞれ
を選択的に上記ノードN1とN2に結合させる複数組のスイ
ッチS1,S1′〜Sn,Sn′が設けられる。上記スイッチS1及
びS1′は、特に制限されないが、第３図に示されている
ように、ＮチャンネルMOSFETQ10とＰチャンネルMOSFETQ
11及びＮチャンネルMOSFETQ12とＰチャンネルMOSFETQ13
からなる相補伝送ゲートMOSFETが利用される。インバー
タ回路IVは、上記ＰチャンネルMOSFETQ11とQ13の制御信
号を形成するものである。他のスイッチS2,S2′ないしS
n,Sn′も、上記同様な構成のMOSFETにより構成される。
これらのMOSFETは、それがオン状態にされたとき、その
オン抵抗（コンダクタンス）により、キャパシタC1〜Cn
とともに位相補償回路を構成するようにされる。
換装置におけるコーダ／デコーダ（CODEC）に形成され
るアナログ／ディジタル変換回路に利用される。上記第
１図に示した増幅回路におけるプロセスバラツキを考慮
して、複数の位相補償用キャパシタC1〜Cnと、それぞれ
を選択的に上記ノードN1とN2に結合させる複数組のスイ
ッチS1,S1′〜Sn,Sn′が設けられる。上記スイッチS1及
びS1′は、特に制限されないが、第３図に示されている
ように、ＮチャンネルMOSFETQ10とＰチャンネルMOSFETQ
11及びＮチャンネルMOSFETQ12とＰチャンネルMOSFETQ13
からなる相補伝送ゲートMOSFETが利用される。インバー
タ回路IVは、上記ＰチャンネルMOSFETQ11とQ13の制御信
号を形成するものである。他のスイッチS2,S2′ないしS
n,Sn′も、上記同様な構成のMOSFETにより構成される。
これらのMOSFETは、それがオン状態にされたとき、その
オン抵抗（コンダクタンス）により、キャパシタC1〜Cn
とともに位相補償回路を構成するようにされる。
上記スイッチをプロセスバラツキに応じて自動的に制御
するため、次の回路が設けられる。
するため、次の回路が設けられる。
奇数個のCMOSインバータ回路は、リング状に縦列形成に
接続されることによって発振回路OSCが構成される。こ
の発振回路OSCは、その発振周波数がプロセスバラツキ
に応じた周波数にされる。すなわち、パワーワースト状
態では発振周波数が高くされ、スピードワースト状態で
は発振周波数が低くされる。発振回路OSCの発振出力は
カウンタ回路COUNTに入力される。カウンタ回路COUNT
は、同期信号SYSによりリセットされ、同期信号SYSを基
準にして一定時間後に発生されるタイミング信号Ｔが入
力されるまでの間の発振出力を計数し、その計数出力を
送出する。これによって、プロセスバラツキに応じた発
振周波数のバラツキは、カウンタ回路COUNTにより判定
される。上記計数出力は、ラッチ回路FFにより保持さ
れ、上記スイッチをオン／オフさせる制御信号が形成さ
れる。これによって、それぞれのプロセスバラツキに従
った最適な位相補償用回路が選ばれることになる。上記
ラッチ回路に保持させた計数出力によって、位相補償回
路を選ぶことにより、上記増幅回路が動作期間中にスイ
ッチが切り替えられることにより発生するフィールドス
ルー等のノイズの発生を防止することができる。
接続されることによって発振回路OSCが構成される。こ
の発振回路OSCは、その発振周波数がプロセスバラツキ
に応じた周波数にされる。すなわち、パワーワースト状
態では発振周波数が高くされ、スピードワースト状態で
は発振周波数が低くされる。発振回路OSCの発振出力は
カウンタ回路COUNTに入力される。カウンタ回路COUNT
は、同期信号SYSによりリセットされ、同期信号SYSを基
準にして一定時間後に発生されるタイミング信号Ｔが入
力されるまでの間の発振出力を計数し、その計数出力を
送出する。これによって、プロセスバラツキに応じた発
振周波数のバラツキは、カウンタ回路COUNTにより判定
される。上記計数出力は、ラッチ回路FFにより保持さ
れ、上記スイッチをオン／オフさせる制御信号が形成さ
れる。これによって、それぞれのプロセスバラツキに従
った最適な位相補償用回路が選ばれることになる。上記
ラッチ回路に保持させた計数出力によって、位相補償回
路を選ぶことにより、上記増幅回路が動作期間中にスイ
ッチが切り替えられることにより発生するフィールドス
ルー等のノイズの発生を防止することができる。
上記同期信号SYSは、上記CODECが動作状態にされるとき
供給される基準信号が利用される。また、タイミング信
号Ｔは、上記基準周波数信号に基づいてPLL（フェーズ
・ロックド・ループ）回路により形成されるクロック信
号の計数出力が利用される。
供給される基準信号が利用される。また、タイミング信
号Ｔは、上記基準周波数信号に基づいてPLL（フェーズ
・ロックド・ループ）回路により形成されるクロック信
号の計数出力が利用される。
なお、上記スイッチの制御信号は、上記ラッチ回路FFに
保持された計数出力を所定の論理ゲート回路の組み合わ
せからなるデコード回路により解読して形成するもので
あってもよい。
保持された計数出力を所定の論理ゲート回路の組み合わ
せからなるデコード回路により解読して形成するもので
あってもよい。
（１）複数種類の位相補償回路を用意しておいて、それ
が結合される増幅回路のプロセスバラツキに応じてれそ
れを選択的に結合させることにより、最適な位相補償を
行わせることができる。これによって、従来のように上
記プロセスバラツキを考慮した過分な位相補償を行うこ
となく、その高速化、言い換えるならば、高周波特性の
改善を図ることができるという効果が得られる。
が結合される増幅回路のプロセスバラツキに応じてれそ
れを選択的に結合させることにより、最適な位相補償を
行わせることができる。これによって、従来のように上
記プロセスバラツキを考慮した過分な位相補償を行うこ
となく、その高速化、言い換えるならば、高周波特性の
改善を図ることができるという効果が得られる。
（２）同じ半導体集積回路に形成されたリングオシーレ
ータの発振周波数を判定して、位相補償回路を選択する
ことによって、自動的にしかも温度変化や電源変動に追
随した高精度の位相補償を実施することができるという
効果が得られる。
ータの発振周波数を判定して、位相補償回路を選択する
ことによって、自動的にしかも温度変化や電源変動に追
随した高精度の位相補償を実施することができるという
効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動増幅回路
において、電源リップル除去率を高くするために、電流
ミラー形態の負荷MOSFETのゲートと回路の接地電位点と
の間にキャパシタを設ける等のような付加的な回路を設
けるものであってもよい。また、発振周波数を識別する
ための基準時間信号は、外部から与えられる制御タイミ
ング信号を利用するものの他、定電流を形成しておいて
キャパシタの充電又は放電を行わせて、その電圧を識別
するもの等何であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動増幅回路
において、電源リップル除去率を高くするために、電流
ミラー形態の負荷MOSFETのゲートと回路の接地電位点と
の間にキャパシタを設ける等のような付加的な回路を設
けるものであってもよい。また、発振周波数を識別する
ための基準時間信号は、外部から与えられる制御タイミ
ング信号を利用するものの他、定電流を形成しておいて
キャパシタの充電又は放電を行わせて、その電圧を識別
するもの等何であってもよい。
この発明は、例えばディジタル電話交換装置を構成する
CODEC等のMOS増幅回路に広く利用できる。
CODEC等のMOS増幅回路に広く利用できる。
第１図は、この発明の一実施例を示す回路図、 第２図は、その位相補償回路の一実施例を示す回路図、 第３図は、そのスイッチの一実施例を示す回路図であ
る。 PC……位相補償回路、COUNT……カウンタ回路、OSC……
リングオシレータ、FF……ラッチ回路
る。 PC……位相補償回路、COUNT……カウンタ回路、OSC……
リングオシレータ、FF……ラッチ回路
Claims (1)
- 【請求項１】MOSFETにより構成された差動増幅回路と、
この差動増幅回路の出力信号がゲートに供給され、その
ドレインから出力信号を形成する出力MOSFETと、この出
力MOSFETのゲートとドレインとの間に設けられ、それぞ
れが複数のスイッチMOSFETを介して接続され、対応する
スイッチMOSFETのオン抵抗値とともに位相補償動作を行
う複数個のキャパシタと、かかるMOS増幅回路と同じ半
導体集積回路に形成され、MOSFETにより構成された奇数
個のインバータ回路からなるリングオシレータと、一定
時間内において上記リングオシレータの発信出力を計数
するカウンタ回路とを備え、かかるカウンタ回路の計数
出力に基づいて上記スイッチMOSFETの制御信号を形成し
てなることを特徴とするMOS増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134009A JPH0789605B2 (ja) | 1985-06-21 | 1985-06-21 | Ｍｏｓ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134009A JPH0789605B2 (ja) | 1985-06-21 | 1985-06-21 | Ｍｏｓ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61293008A JPS61293008A (ja) | 1986-12-23 |
| JPH0789605B2 true JPH0789605B2 (ja) | 1995-09-27 |
Family
ID=15118244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134009A Expired - Lifetime JPH0789605B2 (ja) | 1985-06-21 | 1985-06-21 | Ｍｏｓ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789605B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10031190A1 (de) * | 2000-06-27 | 2002-01-17 | Infineon Technologies Ag | Schaltung und Verfahren zur Abschwächung oder Beseitigung unerwünschster Eigenschaften eines Operationsverstärkers |
| JP2004120564A (ja) * | 2002-09-27 | 2004-04-15 | Ricoh Co Ltd | 演算増幅器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065607A (ja) * | 1983-09-21 | 1985-04-15 | Oki Electric Ind Co Ltd | 演算増幅器 |
-
1985
- 1985-06-21 JP JP60134009A patent/JPH0789605B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61293008A (ja) | 1986-12-23 |
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