JPH0792201A - Hold circuit - Google Patents
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- JPH0792201A JPH0792201A JP23773293A JP23773293A JPH0792201A JP H0792201 A JPH0792201 A JP H0792201A JP 23773293 A JP23773293 A JP 23773293A JP 23773293 A JP23773293 A JP 23773293A JP H0792201 A JPH0792201 A JP H0792201A
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Abstract
(57)【要約】
【目的】 精度の保持と低コスト化が両立したピークホ
ールド。
【構成】 エミッタに入力信号を印加された第１のトラ
ンジスタＱを有し、この第１のトランジスタのベースＢ
とアース間に第１のコンデンサＣ1を接続し、前記第１
のトランジスタのコレクタＣと電源間に第２のコンデン
サＣ2を接続し、前記第１のトランジスタのコレクタ電
圧を出力とする。
(57) [Summary] [Purpose] A peak hold that maintains both accuracy and cost reduction. A first transistor Q having an emitter to which an input signal is applied, and a base B of the first transistor Q
The first capacitor C 1 is connected between the
A second capacitor C 2 is connected between the collector C of the transistor and the power supply, and the collector voltage of the first transistor is output.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えばピークホールド
回路などの、入電圧の値をホールドするホールド回路に
関し、特に精度と低コストの両立の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a hold circuit, such as a peak hold circuit, for holding the value of an input voltage, and more particularly to an improvement in compatibility between accuracy and low cost.
【０００２】[0002]
【従来の技術】従来の例えば、ピークホールド回路は、
図１に示すように、整流用のダイオードＤとホールドコ
ンデンサＣよりなるものが公知である。即ち、ダイオー
ドＤは順方向にバイアスされている間だけ電流を流して
その電流はコンデンサＣに充電される。その結果、コン
デンサＣの充電電圧が入力信号のピークを表すものとな
る。2. Description of the Related Art A conventional peak hold circuit, for example,
As shown in FIG. 1, a device including a rectifying diode D and a hold capacitor C is known. That is, the diode D conducts a current only while being forward biased, and the current is charged in the capacitor C. As a result, the charging voltage of the capacitor C becomes the peak of the input signal.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、この種
の方法によると、ダイオードＤは順方向降下電圧Ｖ
F（約0.4V〜1V）を有するために、図２に示すように、
このホールド回路の出力はそのＶF の分だけ低下してし
まい精度が低下する。さらに、このＶFは素子間のバラ
ツキが大きく、さらに温度特性もリニアではない。尚、
図２において、入力信号を実線で、出力信号を破線で表
す。However, according to this type of method, the diode D has a forward drop voltage V
In order to have F (about 0.4V to 1V), as shown in FIG.
The output of this hold circuit is lowered by the amount of V F , and the accuracy is lowered. Further, this V F has a large variation between elements, and the temperature characteristic is not linear. still,
In FIG. 2, the input signal is shown by a solid line and the output signal is shown by a broken line.
【０００４】このような精度上種々の問題を有する図１
の回路に比して、図３のオペアンプＡをダイオードＤの
帰還ループに用いたホールド回路は、ダイオードの降下
分Ｖ Fをキャンセルして精度を向上させる方法である
が、かなりのコスト上昇となり、また、使用するオペア
ンプの周波数特性によっては入力の高周波域においては
追従性に問題が発生する場合がある。FIG. 1 has various problems in accuracy.
Compared to the circuit of, the operational amplifier A of FIG.
The hold circuit used for the feedback loop is a diode drop.
Minute V FIs a way to improve accuracy by canceling
However, the cost increases considerably, and the au pair used
Depending on the frequency characteristics of the pump,
There may be a problem in followability.
【０００５】[0005]
【課題を解決するための手段】本発明は上記従来技術の
の欠点に鑑みてなされたものでその目的は、高い精度と
低コストを同時に実現したホールド回路を提案するもの
である。上述の課題を解決し、目的を達成するために、
本発明の入力信号値をホールドするホールド回路は、エ
ミッタに入力信号を印加された第１のトランジスタを有
し、この第１のトランジスタのベースと電源間に第１の
コンデンサを接続し、前記第１のトランジスタのコレク
タと電源間に第２のコンデンサを接続し、前記第１のト
ランジスタのコレクタ電圧を出力とすることを特徴とす
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned drawbacks of the prior art, and an object thereof is to propose a hold circuit which simultaneously realizes high accuracy and low cost. In order to solve the above problems and achieve the purpose,
A hold circuit for holding an input signal value according to the present invention has a first transistor whose input signal is applied to an emitter, and a first capacitor is connected between a base of the first transistor and a power supply, A second capacitor is connected between the collector of the first transistor and the power supply, and the collector voltage of the first transistor is output.
【０００６】比較的に低価格である第１のトランジスタ
がホールド機能を発揮する領域では、このトランジスタ
のコレクタ電流電流が微小となるためにＥ−Ｃ間の電圧
降下が小さくなって、入力信号と出力信号との誤差は小
さなものとなる。In the region where the first transistor, which is relatively low in price, exerts the hold function, the collector current of this transistor becomes very small and the voltage drop between E and C becomes small, so The error from the output signal is small.
【０００７】[0007]
【実施例】以下、本発明の好適な一実施例について、添
付図面を参照して詳細に説明する。図４は本発明をピー
クホールド回路に適用した実施例の回路図であり、図６
は本発明をボトムホールド回路に適用した実施例の回路
図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described in detail below with reference to the accompanying drawings. FIG. 4 is a circuit diagram of an embodiment in which the present invention is applied to a peak hold circuit.
FIG. 6 is a circuit diagram of an embodiment in which the present invention is applied to a bottom hold circuit.
【０００８】まず、ピークホールド回路実施例から説明
する。図４のピークホールド回路は、ＰＮＰトランジス
タＱのエミッタＥを入力端子に接続し、コレクタＣを出
力端子に接続したものである。トランジスタＱのベース
Ｂとアース間にはコンデンサＣ1を設け、また、トラン
ジスタＱのコレクタＣとアース間にはコンデンサＣ2を
設けている。さらに、ベースＢとコンデンサＣ1との間
にリセット用のトランジスタＱRのコレクタを接続して
いる。First, a peak hold circuit embodiment will be described. In the peak hold circuit of FIG. 4, the emitter E of the PNP transistor Q is connected to the input terminal and the collector C is connected to the output terminal. A capacitor C 1 is provided between the base B of the transistor Q and the ground, and a capacitor C 2 is provided between the collector C of the transistor Q and the ground. Further, the collector of the resetting transistor Q R is connected between the base B and the capacitor C 1 .
【０００９】図５は図４のホールド回路の入力信号（実
線）と出力信号（破線）の変化を示したものである。ト
ランジスタＱはＰＮＰであるために図４の回路はピーク
ホールド回路として動作する。入力信号の電圧が増加し
ている領域では、トランジスタＱのＥ−Ｂ間にコンデン
サＣ1の充電電流ＩBが流れ、同時にトランジスタＱの増
幅率（ｈfe）倍されたコレクタ電流ＩCによってコンデ
ンサＣ2が充電され、コレクタ出力電圧ＶCは図５に示す
ように入力電圧値をトレースする。そして、トランジス
タＱが入力信号の値が減少に転じたために逆バイアスさ
れると、コンデンサＣ2の充電は停止されてピーク値が
ホールドされる。FIG. 5 shows changes in the input signal (solid line) and the output signal (broken line) of the hold circuit of FIG. Since the transistor Q is a PNP, the circuit of FIG. 4 operates as a peak hold circuit. In the region where the voltage of the input signal is increasing, the charging current I B of the capacitor C 1 flows between E and B of the transistor Q, and at the same time, the collector current I C multiplied by the amplification factor (h fe ) of the transistor Q causes the capacitor C 2 is charged and the collector output voltage V C traces the input voltage value as shown in FIG. When the transistor Q is reverse-biased because the input signal value has started to decrease, the charging of the capacitor C 2 is stopped and the peak value is held.
【００１０】ホールド時における、入力信号の電圧値と
出力信号（トランジスタＱのコレクタ電圧）の電圧値と
の誤差は、トランジスタＱのＥ−Ｃ間の飽和電圧によっ
て規定されるが、通常ホールド域においてはコレクタ電
流ＩCが微小となるためにＥ−Ｃ間の電位差は１０〜５
０mvと小さく、且つ温度変化に対する安定度もよい。ト
ランジスタＱRにリセット信号を入力すると、トランジ
スタＱRがオンとなってコンデンサＣ1の電荷が放電され
る。一方、コンデンサＣ2の電荷はトランジスタＱのＣ
−Ｂ間におけるＰＮ接合の順方向電流によって放電され
る。The error between the voltage value of the input signal and the voltage value of the output signal (collector voltage of the transistor Q) during hold is defined by the saturation voltage between E and C of the transistor Q. Since the collector current I C is very small, the potential difference between E and C is 10 to 5
It is as small as 0 mv and has good stability against temperature changes. When inputting a reset signal to the transistor Q R, the charge of capacitor C 1 transistor Q R is turned on is discharged. On the other hand, the charge of the capacitor C 2 is C of the transistor Q.
It is discharged by the forward current of the PN junction between −B.
【００１１】本発明をボトムホールド回路に適用した実
施例を図６に示す。この実施例では、トランジスタＱは
ＮＰＮ型を用いている。図６の回路において、入力信号
が減少している最中は、トランジスタＱのＢ−Ｅ間に電
流が流れ、マイナスの電荷がコンデンサＣ1に充電さ
れ、さらにコンデンサＣ2の電荷がコレクタ電流となっ
て流れる。入力信号が増加に転ずると、充電は停止され
てコンデンサＣ2は最低値をホールドする。FIG. 6 shows an embodiment in which the present invention is applied to a bottom hold circuit. In this embodiment, the transistor Q is of NPN type. In the circuit of FIG. 6, while the input signal is decreasing, a current flows between B and E of the transistor Q, the negative charge is charged in the capacitor C 1, and the charge of the capacitor C 2 becomes the collector current. It flows. When the input signal turns to increase, the charging is stopped and the capacitor C 2 holds the minimum value.
【００１２】次に、リセット回路の変形例を説明する。
図５に示したリセット回路はトランジスタを用いたもの
であったが、図７に示すように、トランジスタＱRの代
わりに抵抗Ｒを用いてもよい。抵抗を用いると、ホール
ドされた出力電圧は徐々に降下するが、この抵抗Ｒの値
を適当に選べば、所定時間の間はホールド電圧を維持で
きるので問題はない。Next, a modification of the reset circuit will be described.
Although the reset circuit shown in FIG. 5 were those using transistors, as shown in FIG. 7, it may be used a resistor R in place of the transistor Q R. If a resistor is used, the held output voltage gradually drops, but if the value of the resistor R is selected appropriately, the held voltage can be maintained for a predetermined time, so there is no problem.
【００１３】[0013]
【発明の効果】以上説明した様に、本発明のホールド回
路は、エミッタに入力信号を印加された第１のトランジ
スタを有し、この第１のトランジスタのベースと電源間
に第１のコンデンサを接続し、前記第１のトランジスタ
のコレクタと電源間に第２のコンデンサを接続し、前記
第１のトランジスタのコレクタ電圧を出力とすることを
特徴としている。As described above, the hold circuit of the present invention has the first transistor whose input signal is applied to the emitter, and the first capacitor is provided between the base of the first transistor and the power supply. A second capacitor is connected between the collector of the first transistor and the power supply, and the collector voltage of the first transistor is output.
【００１４】従って、比較的に低価格である第１のトラ
ンジスタがホールド機能を発揮する領域では、このトラ
ンジスタのコレクタ電流電流が微小となるためにＥ−Ｃ
間の電圧降下が小さくなって、入力信号と出力信号との
誤差は小さなものとなる。このために、精度の保持と低
コスト化が両立する。Therefore, in the region where the first transistor, which is relatively low in price, exerts the hold function, the collector current of this transistor becomes very small, so E-C
The voltage drop between them becomes small, and the error between the input signal and the output signal becomes small. For this reason, both accuracy retention and cost reduction are compatible.
【図１】従来のピークホールド回路の回路図。FIG. 1 is a circuit diagram of a conventional peak hold circuit.
【図２】図１の回路の動作を説明する図。FIG. 2 is a diagram illustrating the operation of the circuit of FIG.
【図３】従来のピークホールド回路の他の例の回路図。FIG. 3 is a circuit diagram of another example of a conventional peak hold circuit.
【図４】本発明をピークホールド回路に適用した実施例
の回路図。FIG. 4 is a circuit diagram of an embodiment in which the present invention is applied to a peak hold circuit.
【図５】図４の回路の動作を説明する図。5A and 5B are diagrams illustrating the operation of the circuit in FIG.
【図６】本発明をボトムホールド回路に適用した実施例
の回路図。FIG. 6 is a circuit diagram of an embodiment in which the present invention is applied to a bottom hold circuit.
【図７】リセット回路の変形例を説明する図。FIG. 7 illustrates a modification example of a reset circuit.
【図８】図７の変形例回路の動作を説明する図。FIG. 8 is a diagram for explaining the operation of the modified circuit of FIG.
Claims (6)
において、 エミッタに入力信号を印加された第１のトランジスタを
有し、 この第１のトランジスタのベースと電源間に第１のコン
デンサを接続し、 前記第１のトランジスタのコレクタと電源間に第２のコ
ンデンサを接続し、 前記第１のトランジスタのコレクタ電圧を出力とするこ
とを特徴とするピークホールド回路。1. A hold circuit for holding an input signal value, comprising a first transistor having an input signal applied to an emitter, and connecting a first capacitor between a base of the first transistor and a power supply, A peak hold circuit, wherein a second capacitor is connected between the collector of the first transistor and a power supply, and the collector voltage of the first transistor is output.
り、前記電源はアースであることにより、入力信号のピ
ーク値をホールドすることを特徴とする請求項１に記載
のホールド回路。2. The hold circuit according to claim 1, wherein the first transistor is a PNP type, and the power source is grounded to hold the peak value of the input signal.
り、前記電源はアースであることにより、入力信号のボ
トム値をホールドすることを特徴とする請求項１に記載
のホールド回路。3. The hold circuit according to claim 1, wherein the first transistor is an NPN type, and the power source is grounded to hold the bottom value of the input signal.
第１のコンデンサとの間に前記第１のコンデンサの充電
電流を放電する放電回路を設けたことを特徴とする請求
項１に記載のホールド回路。4. The hold circuit according to claim 1, further comprising a discharging circuit provided between the base of the first transistor and the first capacitor to discharge a charging current of the first capacitor. circuit.
を入力する第２のトランジスタ回路であることを特徴と
する請求項４に記載のホールド回路。5. The hold circuit according to claim 4, wherein the discharge circuit is a second transistor circuit that inputs a reset signal to a base.
と並列に接続された抵抗回路であることを特徴とする請
求項４に記載のホールド回路。6. The hold circuit according to claim 4, wherein the discharge circuit is a resistance circuit connected in parallel with the first capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23773293A JP3202436B2 (en) | 1993-09-24 | 1993-09-24 | Hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23773293A JP3202436B2 (en) | 1993-09-24 | 1993-09-24 | Hold circuit |
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| JPH0792201A true JPH0792201A (en) | 1995-04-07 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| JP (1) | JP3202436B2 (en) |
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1993
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