JPH0792201A - ホールド回路 - Google Patents
ホールド回路Info
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- JPH0792201A JPH0792201A JP23773293A JP23773293A JPH0792201A JP H0792201 A JPH0792201 A JP H0792201A JP 23773293 A JP23773293 A JP 23773293A JP 23773293 A JP23773293 A JP 23773293A JP H0792201 A JPH0792201 A JP H0792201A
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- Japan
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- transistor
- capacitor
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- 239000003990 capacitor Substances 0.000 claims abstract description 28
- 238000007599 discharging Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【目的】 精度の保持と低コスト化が両立したピークホ
ールド。 【構成】 エミッタに入力信号を印加された第１のトラ
ンジスタＱを有し、この第１のトランジスタのベースＢ
とアース間に第１のコンデンサＣ1を接続し、前記第１
のトランジスタのコレクタＣと電源間に第２のコンデン
サＣ2を接続し、前記第１のトランジスタのコレクタ電
圧を出力とする。
ールド。 【構成】 エミッタに入力信号を印加された第１のトラ
ンジスタＱを有し、この第１のトランジスタのベースＢ
とアース間に第１のコンデンサＣ1を接続し、前記第１
のトランジスタのコレクタＣと電源間に第２のコンデン
サＣ2を接続し、前記第１のトランジスタのコレクタ電
圧を出力とする。
Description
【０００１】
【産業上の利用分野】本発明は、例えばピークホールド
回路などの、入電圧の値をホールドするホールド回路に
関し、特に精度と低コストの両立の改良に関する。
回路などの、入電圧の値をホールドするホールド回路に
関し、特に精度と低コストの両立の改良に関する。
【０００２】
【従来の技術】従来の例えば、ピークホールド回路は、
図１に示すように、整流用のダイオードＤとホールドコ
ンデンサＣよりなるものが公知である。即ち、ダイオー
ドＤは順方向にバイアスされている間だけ電流を流して
その電流はコンデンサＣに充電される。その結果、コン
デンサＣの充電電圧が入力信号のピークを表すものとな
る。
図１に示すように、整流用のダイオードＤとホールドコ
ンデンサＣよりなるものが公知である。即ち、ダイオー
ドＤは順方向にバイアスされている間だけ電流を流して
その電流はコンデンサＣに充電される。その結果、コン
デンサＣの充電電圧が入力信号のピークを表すものとな
る。
【０００３】
【発明が解決しようとする課題】しかしながら、この種
の方法によると、ダイオードＤは順方向降下電圧Ｖ
F（約0.4V〜1V）を有するために、図２に示すように、
このホールド回路の出力はそのＶF の分だけ低下してし
まい精度が低下する。さらに、このＶFは素子間のバラ
ツキが大きく、さらに温度特性もリニアではない。尚、
図２において、入力信号を実線で、出力信号を破線で表
す。
の方法によると、ダイオードＤは順方向降下電圧Ｖ
F（約0.4V〜1V）を有するために、図２に示すように、
このホールド回路の出力はそのＶF の分だけ低下してし
まい精度が低下する。さらに、このＶFは素子間のバラ
ツキが大きく、さらに温度特性もリニアではない。尚、
図２において、入力信号を実線で、出力信号を破線で表
す。
【０００４】このような精度上種々の問題を有する図１
の回路に比して、図３のオペアンプＡをダイオードＤの
帰還ループに用いたホールド回路は、ダイオードの降下
分Ｖ Fをキャンセルして精度を向上させる方法である
が、かなりのコスト上昇となり、また、使用するオペア
ンプの周波数特性によっては入力の高周波域においては
追従性に問題が発生する場合がある。
の回路に比して、図３のオペアンプＡをダイオードＤの
帰還ループに用いたホールド回路は、ダイオードの降下
分Ｖ Fをキャンセルして精度を向上させる方法である
が、かなりのコスト上昇となり、また、使用するオペア
ンプの周波数特性によっては入力の高周波域においては
追従性に問題が発生する場合がある。
【０００５】
【課題を解決するための手段】本発明は上記従来技術の
の欠点に鑑みてなされたものでその目的は、高い精度と
低コストを同時に実現したホールド回路を提案するもの
である。上述の課題を解決し、目的を達成するために、
本発明の入力信号値をホールドするホールド回路は、エ
ミッタに入力信号を印加された第１のトランジスタを有
し、この第１のトランジスタのベースと電源間に第１の
コンデンサを接続し、前記第１のトランジスタのコレク
タと電源間に第２のコンデンサを接続し、前記第１のト
ランジスタのコレクタ電圧を出力とすることを特徴とす
る。
の欠点に鑑みてなされたものでその目的は、高い精度と
低コストを同時に実現したホールド回路を提案するもの
である。上述の課題を解決し、目的を達成するために、
本発明の入力信号値をホールドするホールド回路は、エ
ミッタに入力信号を印加された第１のトランジスタを有
し、この第１のトランジスタのベースと電源間に第１の
コンデンサを接続し、前記第１のトランジスタのコレク
タと電源間に第２のコンデンサを接続し、前記第１のト
ランジスタのコレクタ電圧を出力とすることを特徴とす
る。
【０００６】比較的に低価格である第１のトランジスタ
がホールド機能を発揮する領域では、このトランジスタ
のコレクタ電流電流が微小となるためにＥ−Ｃ間の電圧
降下が小さくなって、入力信号と出力信号との誤差は小
さなものとなる。
がホールド機能を発揮する領域では、このトランジスタ
のコレクタ電流電流が微小となるためにＥ−Ｃ間の電圧
降下が小さくなって、入力信号と出力信号との誤差は小
さなものとなる。
【０００７】
【実施例】以下、本発明の好適な一実施例について、添
付図面を参照して詳細に説明する。図４は本発明をピー
クホールド回路に適用した実施例の回路図であり、図６
は本発明をボトムホールド回路に適用した実施例の回路
図である。
付図面を参照して詳細に説明する。図４は本発明をピー
クホールド回路に適用した実施例の回路図であり、図６
は本発明をボトムホールド回路に適用した実施例の回路
図である。
【０００８】まず、ピークホールド回路実施例から説明
する。図４のピークホールド回路は、ＰＮＰトランジス
タＱのエミッタＥを入力端子に接続し、コレクタＣを出
力端子に接続したものである。トランジスタＱのベース
Ｂとアース間にはコンデンサＣ1を設け、また、トラン
ジスタＱのコレクタＣとアース間にはコンデンサＣ2を
設けている。さらに、ベースＢとコンデンサＣ1との間
にリセット用のトランジスタＱRのコレクタを接続して
いる。
する。図４のピークホールド回路は、ＰＮＰトランジス
タＱのエミッタＥを入力端子に接続し、コレクタＣを出
力端子に接続したものである。トランジスタＱのベース
Ｂとアース間にはコンデンサＣ1を設け、また、トラン
ジスタＱのコレクタＣとアース間にはコンデンサＣ2を
設けている。さらに、ベースＢとコンデンサＣ1との間
にリセット用のトランジスタＱRのコレクタを接続して
いる。
【０００９】図５は図４のホールド回路の入力信号（実
線）と出力信号（破線）の変化を示したものである。ト
ランジスタＱはＰＮＰであるために図４の回路はピーク
ホールド回路として動作する。入力信号の電圧が増加し
ている領域では、トランジスタＱのＥ−Ｂ間にコンデン
サＣ1の充電電流ＩBが流れ、同時にトランジスタＱの増
幅率（ｈfe）倍されたコレクタ電流ＩCによってコンデ
ンサＣ2が充電され、コレクタ出力電圧ＶCは図５に示す
ように入力電圧値をトレースする。そして、トランジス
タＱが入力信号の値が減少に転じたために逆バイアスさ
れると、コンデンサＣ2の充電は停止されてピーク値が
ホールドされる。
線）と出力信号（破線）の変化を示したものである。ト
ランジスタＱはＰＮＰであるために図４の回路はピーク
ホールド回路として動作する。入力信号の電圧が増加し
ている領域では、トランジスタＱのＥ−Ｂ間にコンデン
サＣ1の充電電流ＩBが流れ、同時にトランジスタＱの増
幅率（ｈfe）倍されたコレクタ電流ＩCによってコンデ
ンサＣ2が充電され、コレクタ出力電圧ＶCは図５に示す
ように入力電圧値をトレースする。そして、トランジス
タＱが入力信号の値が減少に転じたために逆バイアスさ
れると、コンデンサＣ2の充電は停止されてピーク値が
ホールドされる。
【００１０】ホールド時における、入力信号の電圧値と
出力信号（トランジスタＱのコレクタ電圧）の電圧値と
の誤差は、トランジスタＱのＥ−Ｃ間の飽和電圧によっ
て規定されるが、通常ホールド域においてはコレクタ電
流ＩCが微小となるためにＥ−Ｃ間の電位差は１０〜５
０mvと小さく、且つ温度変化に対する安定度もよい。ト
ランジスタＱRにリセット信号を入力すると、トランジ
スタＱRがオンとなってコンデンサＣ1の電荷が放電され
る。一方、コンデンサＣ2の電荷はトランジスタＱのＣ
−Ｂ間におけるＰＮ接合の順方向電流によって放電され
る。
出力信号（トランジスタＱのコレクタ電圧）の電圧値と
の誤差は、トランジスタＱのＥ−Ｃ間の飽和電圧によっ
て規定されるが、通常ホールド域においてはコレクタ電
流ＩCが微小となるためにＥ−Ｃ間の電位差は１０〜５
０mvと小さく、且つ温度変化に対する安定度もよい。ト
ランジスタＱRにリセット信号を入力すると、トランジ
スタＱRがオンとなってコンデンサＣ1の電荷が放電され
る。一方、コンデンサＣ2の電荷はトランジスタＱのＣ
−Ｂ間におけるＰＮ接合の順方向電流によって放電され
る。
【００１１】本発明をボトムホールド回路に適用した実
施例を図６に示す。この実施例では、トランジスタＱは
ＮＰＮ型を用いている。図６の回路において、入力信号
が減少している最中は、トランジスタＱのＢ−Ｅ間に電
流が流れ、マイナスの電荷がコンデンサＣ1に充電さ
れ、さらにコンデンサＣ2の電荷がコレクタ電流となっ
て流れる。入力信号が増加に転ずると、充電は停止され
てコンデンサＣ2は最低値をホールドする。
施例を図６に示す。この実施例では、トランジスタＱは
ＮＰＮ型を用いている。図６の回路において、入力信号
が減少している最中は、トランジスタＱのＢ−Ｅ間に電
流が流れ、マイナスの電荷がコンデンサＣ1に充電さ
れ、さらにコンデンサＣ2の電荷がコレクタ電流となっ
て流れる。入力信号が増加に転ずると、充電は停止され
てコンデンサＣ2は最低値をホールドする。
【００１２】次に、リセット回路の変形例を説明する。
図５に示したリセット回路はトランジスタを用いたもの
であったが、図７に示すように、トランジスタＱRの代
わりに抵抗Ｒを用いてもよい。抵抗を用いると、ホール
ドされた出力電圧は徐々に降下するが、この抵抗Ｒの値
を適当に選べば、所定時間の間はホールド電圧を維持で
きるので問題はない。
図５に示したリセット回路はトランジスタを用いたもの
であったが、図７に示すように、トランジスタＱRの代
わりに抵抗Ｒを用いてもよい。抵抗を用いると、ホール
ドされた出力電圧は徐々に降下するが、この抵抗Ｒの値
を適当に選べば、所定時間の間はホールド電圧を維持で
きるので問題はない。
【００１３】
【発明の効果】以上説明した様に、本発明のホールド回
路は、エミッタに入力信号を印加された第１のトランジ
スタを有し、この第１のトランジスタのベースと電源間
に第１のコンデンサを接続し、前記第１のトランジスタ
のコレクタと電源間に第２のコンデンサを接続し、前記
第１のトランジスタのコレクタ電圧を出力とすることを
特徴としている。
路は、エミッタに入力信号を印加された第１のトランジ
スタを有し、この第１のトランジスタのベースと電源間
に第１のコンデンサを接続し、前記第１のトランジスタ
のコレクタと電源間に第２のコンデンサを接続し、前記
第１のトランジスタのコレクタ電圧を出力とすることを
特徴としている。
【００１４】従って、比較的に低価格である第１のトラ
ンジスタがホールド機能を発揮する領域では、このトラ
ンジスタのコレクタ電流電流が微小となるためにＥ−Ｃ
間の電圧降下が小さくなって、入力信号と出力信号との
誤差は小さなものとなる。このために、精度の保持と低
コスト化が両立する。
ンジスタがホールド機能を発揮する領域では、このトラ
ンジスタのコレクタ電流電流が微小となるためにＥ−Ｃ
間の電圧降下が小さくなって、入力信号と出力信号との
誤差は小さなものとなる。このために、精度の保持と低
コスト化が両立する。
【図１】従来のピークホールド回路の回路図。
【図２】図１の回路の動作を説明する図。
【図３】従来のピークホールド回路の他の例の回路図。
【図４】本発明をピークホールド回路に適用した実施例
の回路図。
の回路図。
【図５】図４の回路の動作を説明する図。
【図６】本発明をボトムホールド回路に適用した実施例
の回路図。
の回路図。
【図７】リセット回路の変形例を説明する図。
【図８】図７の変形例回路の動作を説明する図。
Claims (6)
- 【請求項１】 入力信号値をホールドするホールド回路
において、 エミッタに入力信号を印加された第１のトランジスタを
有し、 この第１のトランジスタのベースと電源間に第１のコン
デンサを接続し、 前記第１のトランジスタのコレクタと電源間に第２のコ
ンデンサを接続し、 前記第１のトランジスタのコレクタ電圧を出力とするこ
とを特徴とするピークホールド回路。 - 【請求項２】 前記第１のトランジスタはＰＮＰ型であ
り、前記電源はアースであることにより、入力信号のピ
ーク値をホールドすることを特徴とする請求項１に記載
のホールド回路。 - 【請求項３】 前記第１のトランジスタはＮＰＮ型であ
り、前記電源はアースであることにより、入力信号のボ
トム値をホールドすることを特徴とする請求項１に記載
のホールド回路。 - 【請求項４】 前記第１のトランジスタのベースと前記
第１のコンデンサとの間に前記第１のコンデンサの充電
電流を放電する放電回路を設けたことを特徴とする請求
項１に記載のホールド回路。 - 【請求項５】 前記放電回路は、ベースにリセット信号
を入力する第２のトランジスタ回路であることを特徴と
する請求項４に記載のホールド回路。 - 【請求項６】 前記放電回路は、前記第１のコンデンサ
と並列に接続された抵抗回路であることを特徴とする請
求項４に記載のホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23773293A JP3202436B2 (ja) | 1993-09-24 | 1993-09-24 | ホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23773293A JP3202436B2 (ja) | 1993-09-24 | 1993-09-24 | ホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0792201A true JPH0792201A (ja) | 1995-04-07 |
| JP3202436B2 JP3202436B2 (ja) | 2001-08-27 |
Family
ID=17019665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23773293A Expired - Fee Related JP3202436B2 (ja) | 1993-09-24 | 1993-09-24 | ホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3202436B2 (ja) |
-
1993
- 1993-09-24 JP JP23773293A patent/JP3202436B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3202436B2 (ja) | 2001-08-27 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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