JPH0792202A - 電位比較回路 - Google Patents
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- JPH0792202A JPH0792202A JP5234417A JP23441793A JPH0792202A JP H0792202 A JPH0792202 A JP H0792202A JP 5234417 A JP5234417 A JP 5234417A JP 23441793 A JP23441793 A JP 23441793A JP H0792202 A JPH0792202 A JP H0792202A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】
【目的】 判定誤差を軽減できる電位比較回路を提供す
ることを目的とする。 【構成】 第１の電源が供給される端子５に接続され入
力部と出力部を有するカレントミラー回路１１と、比較
すべき入力信号の一方（正入力）がゲートに入力される
正入力側能動トランジスタ３と、上記入力信号の他方
（反転入力）がゲートに入力される反転入力側能動トラ
ンジスタ４と、両能動トランジスタ３，４のソース同士
の接続点の端子６に接続された第２の電源と、反転入力
側能動トランジスタ４のドレインとカレントミラー回路
１１の出力部との接続点に設けられた比較出力部９と、
正入力側能動トランジスタ３のドレインとカレントミラ
ー回路１１の入力部との間に設けられ上記正入力側能動
トランジスタ３のドレイン電位を前記比較出力部９に接
続される次段論理回路１０の“１”“０”判定電位に連
動した一定電位に保持するオフセット補正回路１４とを
備えている。
ることを目的とする。 【構成】 第１の電源が供給される端子５に接続され入
力部と出力部を有するカレントミラー回路１１と、比較
すべき入力信号の一方（正入力）がゲートに入力される
正入力側能動トランジスタ３と、上記入力信号の他方
（反転入力）がゲートに入力される反転入力側能動トラ
ンジスタ４と、両能動トランジスタ３，４のソース同士
の接続点の端子６に接続された第２の電源と、反転入力
側能動トランジスタ４のドレインとカレントミラー回路
１１の出力部との接続点に設けられた比較出力部９と、
正入力側能動トランジスタ３のドレインとカレントミラ
ー回路１１の入力部との間に設けられ上記正入力側能動
トランジスタ３のドレイン電位を前記比較出力部９に接
続される次段論理回路１０の“１”“０”判定電位に連
動した一定電位に保持するオフセット補正回路１４とを
備えている。
Description
【０００１】
【産業上の利用分野】本発明は、メモリデバイスやＡ／
Ｄ変換器等に用いられる電位比較回路に関する。
Ｄ変換器等に用いられる電位比較回路に関する。
【０００２】
【従来の技術】図５に従来の電位比較回路を示す。図中
の１１はカレントミラー回路であり、入力部トランジス
タ（逆導通型（ここではＭＯＳダイオード））１と出力
部トランジスタ（逆導通型）２とからなる。また、能動
側には、上記トランジスタ１，２とは導通型が逆の正入
力側能動トランジスタ（正導通型）３および反転入力側
能動トランジスタ（正導通型）４が用いられている（特
開昭５９−１１９５８９号公報，特開昭６０−２３６１
９０号公報参照）。
の１１はカレントミラー回路であり、入力部トランジス
タ（逆導通型（ここではＭＯＳダイオード））１と出力
部トランジスタ（逆導通型）２とからなる。また、能動
側には、上記トランジスタ１，２とは導通型が逆の正入
力側能動トランジスタ（正導通型）３および反転入力側
能動トランジスタ（正導通型）４が用いられている（特
開昭５９−１１９５８９号公報，特開昭６０−２３６１
９０号公報参照）。
【０００３】図中の５はカレントミラー側の電源入力部
であり、６は能動トランジスタ側電源入力部である。ま
た、７は正入力端子であり、８は反転入力端子である。
そして、上記トランジスタ４とカレントミラー回路１１
の出力部トランジスタ２のドレイン接続点を電位比較回
路の比較出力部９とし、これを次段論理回路（例えばイ
ンバータ）１０の入力点としている。
であり、６は能動トランジスタ側電源入力部である。ま
た、７は正入力端子であり、８は反転入力端子である。
そして、上記トランジスタ４とカレントミラー回路１１
の出力部トランジスタ２のドレイン接続点を電位比較回
路の比較出力部９とし、これを次段論理回路（例えばイ
ンバータ）１０の入力点としている。
【０００４】上記カレントミラー回路１１は、正入力側
能動トランジスタ３に流れる電流に比例した飽和電流特
性を有するものであり、反転入力側能動トランジスタ４
の負荷となる。そして、上記の比較出力部９には、上記
負荷により決定される出力電位が生じることになる。
能動トランジスタ３に流れる電流に比例した飽和電流特
性を有するものであり、反転入力側能動トランジスタ４
の負荷となる。そして、上記の比較出力部９には、上記
負荷により決定される出力電位が生じることになる。
【０００５】この場合、正入力と反転入力の電位が互い
に等しければ、両能動トランジスタ３，４に流れる電流
特性は同じ飽和電流特性を示すので、カレントミラー回
路１１の出力部トランジスタ２も上記特性に比例した飽
和電流特性を示す。そして、この状態で負荷側と能動側
の飽和電流値が等しくなる様に各トランジスタのコンダ
クタンスが調整されておれば、能動側と負荷側の電流特
性の交点で決まる或る一定の電位（カレントミラー側と
能動側の両電源電位の中間の電位）が比較出力部９にお
いて得られることになる。
に等しければ、両能動トランジスタ３，４に流れる電流
特性は同じ飽和電流特性を示すので、カレントミラー回
路１１の出力部トランジスタ２も上記特性に比例した飽
和電流特性を示す。そして、この状態で負荷側と能動側
の飽和電流値が等しくなる様に各トランジスタのコンダ
クタンスが調整されておれば、能動側と負荷側の電流特
性の交点で決まる或る一定の電位（カレントミラー側と
能動側の両電源電位の中間の電位）が比較出力部９にお
いて得られることになる。
【０００６】そして、反転入力電位が、正入力電位との
対比において反転入力側能動トランジスタ４の飽和電流
が増加する方向に傾くと、特性交点は能動トランジスタ
側の電源電位の方向にずれる。一方、その逆の場合は、
カレントミラー回路側の電源電位の方向にずれる。この
ようにして、両入力電位を比較することができる。
対比において反転入力側能動トランジスタ４の飽和電流
が増加する方向に傾くと、特性交点は能動トランジスタ
側の電源電位の方向にずれる。一方、その逆の場合は、
カレントミラー回路側の電源電位の方向にずれる。この
ようにして、両入力電位を比較することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の電位比較回路では、両入力同電位時の比較出力部９
の電位（判定出力電位）が次段論理回路１０の“０”
“１”判定電位に常に一致させることができないため、
電位比較に判定誤差（オフセット）を生じる。
来の電位比較回路では、両入力同電位時の比較出力部９
の電位（判定出力電位）が次段論理回路１０の“０”
“１”判定電位に常に一致させることができないため、
電位比較に判定誤差（オフセット）を生じる。
【０００８】上記判定誤差の要因としては、例えば、前
記両入力同電位時のその電位の大小によって電位比較回
路の判定出力電位が変化すること、及び、両入力同電位
時の電位比較回路の判定出力電位の電源電圧変動に対す
る特性と次段論理回路１０の判定電位の電源電圧変動に
対する特性とが異なることの二つが考えられる。
記両入力同電位時のその電位の大小によって電位比較回
路の判定出力電位が変化すること、及び、両入力同電位
時の電位比較回路の判定出力電位の電源電圧変動に対す
る特性と次段論理回路１０の判定電位の電源電圧変動に
対する特性とが異なることの二つが考えられる。
【０００９】上記二要因のうち前者の要因は、カレント
ミラー回路１１のＭＯＳダイオード特性に起因し、後者
の要因は、電位比較回路の判定出力電位がＭＯＳダイオ
ード特性と飽和電流特性の交点で決まるのに対し、次段
論理回路１０の判定電位がそれを構成しているＣ−ＭＯ
Ｓの正導通側の飽和電流特性と逆導通側の飽和電流特性
の交点で決まることにある。
ミラー回路１１のＭＯＳダイオード特性に起因し、後者
の要因は、電位比較回路の判定出力電位がＭＯＳダイオ
ード特性と飽和電流特性の交点で決まるのに対し、次段
論理回路１０の判定電位がそれを構成しているＣ−ＭＯ
Ｓの正導通側の飽和電流特性と逆導通側の飽和電流特性
の交点で決まることにある。
【００１０】上記二つの要因を図６を用いて更に説明す
る。図６は、カレントミラー回路の入力側と出力側のト
ランジスタ形状が等しく且つ一対の能動側トランジスタ
のそれぞれの形状が等しい場合を例にとって示すドレイ
ン電圧（ＶD ）−ドレイン電流（ＶI ）特性のグラフで
ある。
る。図６は、カレントミラー回路の入力側と出力側のト
ランジスタ形状が等しく且つ一対の能動側トランジスタ
のそれぞれの形状が等しい場合を例にとって示すドレイ
ン電圧（ＶD ）−ドレイン電流（ＶI ）特性のグラフで
ある。
【００１１】そして、このグラフのうち（ａ）は、入力
部７，８の両方に同じ電位ＶIN又はＶIN′（ただし
ＶIN′＞ＶIN）を印加した場合の特性であり、左のグラ
フがカレントミラー入力側の特性を右のグラフが出力側
の特性をそれぞれ示している。また、グラフ（ｂ）は、
入力部７，８の両方に同じ電位ＶINを印加した状態でカ
レントミラー側電源入力５の電位をＶCCからＶCC′（た
だしＶCC＜ＶCC′）に変化させた場合の特性であり、左
のグラフがカレントミラー入力側の特性を右のグラフが
出力側の特性をそれぞれ示している。
部７，８の両方に同じ電位ＶIN又はＶIN′（ただし
ＶIN′＞ＶIN）を印加した場合の特性であり、左のグラ
フがカレントミラー入力側の特性を右のグラフが出力側
の特性をそれぞれ示している。また、グラフ（ｂ）は、
入力部７，８の両方に同じ電位ＶINを印加した状態でカ
レントミラー側電源入力５の電位をＶCCからＶCC′（た
だしＶCC＜ＶCC′）に変化させた場合の特性であり、左
のグラフがカレントミラー入力側の特性を右のグラフが
出力側の特性をそれぞれ示している。
【００１２】図６（ａ）において、電位比較回路の判定
出力電位ＶT ，ＶT ′は、入力部７，８の電位ＶIN又は
ＶIN′にそれぞれ対応して決定される。即ち、ＶT ，Ｖ
T ′は、トランジスタ１のＭＯＳダイオード特性とトラ
ンジスタ３の飽和電流特性（図の直線になっている部
分）の交点で決定される。そして、トランジスタ１のＭ
ＯＳダイオード特性がＶD 軸に対して垂直でなく傾いて
いるために交点のドレイン電圧がＶT からＶT ′へとず
れることになる。従って、たとえトランジスタ３のゲー
ト電圧（入力部７の印加電圧）ＶG がＶIN′であるとき
の判定出力電位ＶT ′を次段論理回路１０の“１”
“０”判定電位に一致するようにトランジスタ１，２の
特性を合わせ込んだとしても、それより低い電位ＶINで
はＶT ′よりも高い電位のＶT にずれ込むため判定誤差
（オフセット）が生じる。
出力電位ＶT ，ＶT ′は、入力部７，８の電位ＶIN又は
ＶIN′にそれぞれ対応して決定される。即ち、ＶT ，Ｖ
T ′は、トランジスタ１のＭＯＳダイオード特性とトラ
ンジスタ３の飽和電流特性（図の直線になっている部
分）の交点で決定される。そして、トランジスタ１のＭ
ＯＳダイオード特性がＶD 軸に対して垂直でなく傾いて
いるために交点のドレイン電圧がＶT からＶT ′へとず
れることになる。従って、たとえトランジスタ３のゲー
ト電圧（入力部７の印加電圧）ＶG がＶIN′であるとき
の判定出力電位ＶT ′を次段論理回路１０の“１”
“０”判定電位に一致するようにトランジスタ１，２の
特性を合わせ込んだとしても、それより低い電位ＶINで
はＶT ′よりも高い電位のＶT にずれ込むため判定誤差
（オフセット）が生じる。
【００１３】また、図６（ｂ）において、トランジスタ
１の特性はＶCCからＶCC′に変化した分だけＶD 軸の方
向に平行移動した特性となる。そのため、電位比較回路
の判定出力電位は、ＶT からＶT ′へとＶCC−ＶCC′の
分だけＶD 軸方向に移動することになる。しかし、その
一方、上記判定電位出力を判定電位入力とする次段論理
回路１０の判定電位ＶLTは、当該回路１０に使用されて
いるトランジスタの閾値を無視すれば、αを１より小さ
い正の定数としＶGND ＝０ＶとすればＶLT＝αＶCC、Ｖ
LT′＝αＶCC′と近似されるため、ＶLT−ＶLT′＝α
（ＶCC−ＶCC′）となり、このＶLT−ＶLT′はＶT −Ｖ
T ′（≒ＶCC−ＶCC′）よりも小さくなってしまう。従
って、たとえ電源電位ＶCCでトランジスタ１，２の特性
を調整してＶT ＝ＶLTとしても、電源電位がＶCC′に変
わると判定誤差が生じてしまう。
１の特性はＶCCからＶCC′に変化した分だけＶD 軸の方
向に平行移動した特性となる。そのため、電位比較回路
の判定出力電位は、ＶT からＶT ′へとＶCC−ＶCC′の
分だけＶD 軸方向に移動することになる。しかし、その
一方、上記判定電位出力を判定電位入力とする次段論理
回路１０の判定電位ＶLTは、当該回路１０に使用されて
いるトランジスタの閾値を無視すれば、αを１より小さ
い正の定数としＶGND ＝０ＶとすればＶLT＝αＶCC、Ｖ
LT′＝αＶCC′と近似されるため、ＶLT−ＶLT′＝α
（ＶCC−ＶCC′）となり、このＶLT−ＶLT′はＶT −Ｖ
T ′（≒ＶCC−ＶCC′）よりも小さくなってしまう。従
って、たとえ電源電位ＶCCでトランジスタ１，２の特性
を調整してＶT ＝ＶLTとしても、電源電位がＶCC′に変
わると判定誤差が生じてしまう。
【００１４】本発明は、上記の事情に鑑み、判定誤差を
軽減できる電位比較回路を提供することを目的とする。
軽減できる電位比較回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の電位比較回路
は、上記の課題を解決するために、第１の電源に接続さ
れ入力部と出力部を有するカレントミラー回路と、比較
すべき入力信号の一方がゲートに入力される第１トラン
ジスタと、上記入力信号の他方がゲートに入力される第
２トランジスタと、第１，第２トランジスタのソース同
士の接続点に接続された第２の電源と、第２トランジス
タのドレインとカレントミラー回路の出力部との接続点
に設けられた比較出力部と、第１トランジスタのドレイ
ンとカレントミラー回路の入力部との間に設けられ上記
第１トランジスタのドレイン電位を前記比較出力部に接
続される論理回路の“１”“０”判定電位に連動した一
定電位に保持するオフセット補正回路とを備えているこ
とを特徴としている。
は、上記の課題を解決するために、第１の電源に接続さ
れ入力部と出力部を有するカレントミラー回路と、比較
すべき入力信号の一方がゲートに入力される第１トラン
ジスタと、上記入力信号の他方がゲートに入力される第
２トランジスタと、第１，第２トランジスタのソース同
士の接続点に接続された第２の電源と、第２トランジス
タのドレインとカレントミラー回路の出力部との接続点
に設けられた比較出力部と、第１トランジスタのドレイ
ンとカレントミラー回路の入力部との間に設けられ上記
第１トランジスタのドレイン電位を前記比較出力部に接
続される論理回路の“１”“０”判定電位に連動した一
定電位に保持するオフセット補正回路とを備えているこ
とを特徴としている。
【００１６】また、上記構成において、前記のオフセッ
ト補正回路は、前記の第１，第２トランジスタと同じ導
通型の第３トランジスタと、前記比較出力部に接続され
る論理回路の“１”“０”判定電位特性と同様の特性を
有する反転型論理回路とを備えて成り、第１トランジス
タのドレインに第３トランジスタのソース及び反転型論
理回路の入力部が接続され、カレントミラー回路の入力
部に第３トランジスタのドレインが接続され、第３トラ
ンジスタのゲートに反転型論理回路の出力部が接続され
ている。
ト補正回路は、前記の第１，第２トランジスタと同じ導
通型の第３トランジスタと、前記比較出力部に接続され
る論理回路の“１”“０”判定電位特性と同様の特性を
有する反転型論理回路とを備えて成り、第１トランジス
タのドレインに第３トランジスタのソース及び反転型論
理回路の入力部が接続され、カレントミラー回路の入力
部に第３トランジスタのドレインが接続され、第３トラ
ンジスタのゲートに反転型論理回路の出力部が接続され
ている。
【００１７】更に、上記構成において、カレントミラー
回路には一つの入力部と複数の出力部が設けられ、この
複数の出力部に対応して複数の第２トランジスタ及び複
数の比較出力部が備えられるとともに、上記一つの入力
部には一つのオフセット補正回路及び第１のトランジス
タが備えられている。
回路には一つの入力部と複数の出力部が設けられ、この
複数の出力部に対応して複数の第２トランジスタ及び複
数の比較出力部が備えられるとともに、上記一つの入力
部には一つのオフセット補正回路及び第１のトランジス
タが備えられている。
【００１８】
【作用】上記第１の構成によれば、第１トランジスタの
ドレインとカレントミラー回路の入力部との間に設けら
れたオフセット補正回路によって、上記第１トランジス
タのドレイン電位が前記比較出力部に接続される論理回
路の“１”“０”判定電位に近づけられ、オフセットが
軽減されることになる。
ドレインとカレントミラー回路の入力部との間に設けら
れたオフセット補正回路によって、上記第１トランジス
タのドレイン電位が前記比較出力部に接続される論理回
路の“１”“０”判定電位に近づけられ、オフセットが
軽減されることになる。
【００１９】また、上記第２の構成によれば、オフセッ
ト補正回路は、第３トランジスタと反転型論理回路とに
よる簡単な構成により実現されるので、素子数の増大を
抑制して素子面積の小型化を図ることができる。
ト補正回路は、第３トランジスタと反転型論理回路とに
よる簡単な構成により実現されるので、素子数の増大を
抑制して素子面積の小型化を図ることができる。
【００２０】更に、上記第３の構成によれば、ビット数
の増大に対応して個別にオフセット補正回路を設ける場
合に比べ、大幅に素子数を減らすことができる。
の増大に対応して個別にオフセット補正回路を設ける場
合に比べ、大幅に素子数を減らすことができる。
【００２１】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。なお、説明の便宜上従来例で示した機能部
材と同一の機能部材には同一の符号を付記している。
て説明する。なお、説明の便宜上従来例で示した機能部
材と同一の機能部材には同一の符号を付記している。
【００２２】図１は、本発明に係る電位比較回路を示し
た回路図である。図中の１１はカレントミラー回路であ
り、入力部トランジスタ（逆導通型（ここではＭＯＳダ
イオード））１と出力部トランジスタ（逆導通型）２と
からなる。また、能動側には、上記トランジスタ１，２
とは導通型が逆の正入力側能動トランジスタ（正導通
型）３および反転入力側能動トランジスタ（正導通型）
４が用いられている。
た回路図である。図中の１１はカレントミラー回路であ
り、入力部トランジスタ（逆導通型（ここではＭＯＳダ
イオード））１と出力部トランジスタ（逆導通型）２と
からなる。また、能動側には、上記トランジスタ１，２
とは導通型が逆の正入力側能動トランジスタ（正導通
型）３および反転入力側能動トランジスタ（正導通型）
４が用いられている。
【００２３】図中の５はカレントミラー側の電源入力部
であり、６は能動トランジスタ側電源入力部である。ま
た、７は正入力端子であり、８は反転入力端子である。
そして、上記トランジスタ４とカレントミラー回路１１
の出力部トランジスタ２のドレイン接続点を電位比較回
路の比較出力部９とし、これを次段論理回路（例えばイ
ンバータ）１０の入力点としている。
であり、６は能動トランジスタ側電源入力部である。ま
た、７は正入力端子であり、８は反転入力端子である。
そして、上記トランジスタ４とカレントミラー回路１１
の出力部トランジスタ２のドレイン接続点を電位比較回
路の比較出力部９とし、これを次段論理回路（例えばイ
ンバータ）１０の入力点としている。
【００２４】図中の１５は、前記トランジスタ１，２の
ゲート及びトランジスタ１のドレインが接続されて成る
カレントミラー回路１１の入力部である。
ゲート及びトランジスタ１のドレインが接続されて成る
カレントミラー回路１１の入力部である。
【００２５】そして、図中の１４がオフセット補正回路
である。このオフセット補正回路１４は、上記カレント
ミラー回路１１の入力部１５と、上記正入力側能動トラ
ンジスタ３のドレインとの間に設けられている。
である。このオフセット補正回路１４は、上記カレント
ミラー回路１１の入力部１５と、上記正入力側能動トラ
ンジスタ３のドレインとの間に設けられている。
【００２６】上記オフセット補正回路１４は、反転型論
理回路であるインバータ１３とドレイン電位固定用トラ
ンジスタ１２とにより構成されている。インバータ１３
は、次段論理回路１０における“１”“０”判定電位特
性と同様の特性を有するものが選ばれている。これによ
り、後述するように定数α＝α′とされる。
理回路であるインバータ１３とドレイン電位固定用トラ
ンジスタ１２とにより構成されている。インバータ１３
は、次段論理回路１０における“１”“０”判定電位特
性と同様の特性を有するものが選ばれている。これによ
り、後述するように定数α＝α′とされる。
【００２７】インバータ１３の入力端子は、正入力側能
動トランジスタ３のドレインとドレイン電位固定用トラ
ンジスタ１２のソースとの接続点１６に接続され、イン
バータ１３の出力端子は、ドレイン電位固定用トランジ
スタ１２のゲートに接続されている。そして、ドレイン
電位固定用トランジスタ１２のドレインは、カレントミ
ラー回路１１の入力部１５に接続されている。即ち、イ
ンバータ１３を用い、ソースフォロアにて接続されたド
レイン電位固定用トランジスタ１２を介してインバータ
の入力部１６に負帰還をかけている。
動トランジスタ３のドレインとドレイン電位固定用トラ
ンジスタ１２のソースとの接続点１６に接続され、イン
バータ１３の出力端子は、ドレイン電位固定用トランジ
スタ１２のゲートに接続されている。そして、ドレイン
電位固定用トランジスタ１２のドレインは、カレントミ
ラー回路１１の入力部１５に接続されている。即ち、イ
ンバータ１３を用い、ソースフォロアにて接続されたド
レイン電位固定用トランジスタ１２を介してインバータ
の入力部１６に負帰還をかけている。
【００２８】上記の構成において、正入力側能動トラン
ジスタ３のドレイン電位（接続点１６の電位）は、前記
オフセット回路１４によって次段論理回路１０の判定電
位に連動した或る電位ＶLTINV に保持される。この電位
ＶLTINV は、図３に示すように、オフセット回路１４を
構成するインバータ１３の特性とトランジスタ１２の特
性によって決定される。なお、この図において、上側の
グラフは電源電圧がＶCCの場合を、下側のグラフは電源
電圧がＶCC′の場合をそれぞれ示している。（比較とし
て下側の図にＶCCの場合を加筆してある。）
ジスタ３のドレイン電位（接続点１６の電位）は、前記
オフセット回路１４によって次段論理回路１０の判定電
位に連動した或る電位ＶLTINV に保持される。この電位
ＶLTINV は、図３に示すように、オフセット回路１４を
構成するインバータ１３の特性とトランジスタ１２の特
性によって決定される。なお、この図において、上側の
グラフは電源電圧がＶCCの場合を、下側のグラフは電源
電圧がＶCC′の場合をそれぞれ示している。（比較とし
て下側の図にＶCCの場合を加筆してある。）
【００２９】接続点１６の電位がＶLTINV に保持される
ことにより、図２（ａ）に示されるように、トランジス
タ３，４の飽和電流特性のドレイン電位ＶD 依存性によ
って本来より少ない電流がカレントミラー回路１１に入
力されことになり、電位比較回路の判定出力電位Ｖ
TTは、従来の判定出力電位ＶT （図中の１５点の電位）
に比べて次段論理回路１０の判定電位ＶLTに近づくこと
になる。
ことにより、図２（ａ）に示されるように、トランジス
タ３，４の飽和電流特性のドレイン電位ＶD 依存性によ
って本来より少ない電流がカレントミラー回路１１に入
力されことになり、電位比較回路の判定出力電位Ｖ
TTは、従来の判定出力電位ＶT （図中の１５点の電位）
に比べて次段論理回路１０の判定電位ＶLTに近づくこと
になる。
【００３０】ここで、能動トランジスタ３，４のドレイ
ン電圧に対するドレイン電流の傾き（微分値）をｊ、ト
ランジスタ２のドレイン電圧に対するドレイン電流の傾
き（微分値）を−ｊとすれば、判定出力電位ＶTTは、以
下の式にて近似的に示すことができる。
ン電圧に対するドレイン電流の傾き（微分値）をｊ、ト
ランジスタ２のドレイン電圧に対するドレイン電流の傾
き（微分値）を−ｊとすれば、判定出力電位ＶTTは、以
下の式にて近似的に示すことができる。
【００３１】
【数１】 ＶTT＝（ｊＶLTINV ＋ｊ′ＶT ）／（ｊ＋ｊ′）
【００３２】また、αを次段論理回路１０に用いられて
いるトランジスタの定数、α′をインバータ１３に用い
られているトランジスタの定数とし、ＶLTINV ＝α′Ｖ
CCであれば、ＶLT＝αＶCCなので、ＶLTINV は以下の式
で示される。
いるトランジスタの定数、α′をインバータ１３に用い
られているトランジスタの定数とし、ＶLTINV ＝α′Ｖ
CCであれば、ＶLT＝αＶCCなので、ＶLTINV は以下の式
で示される。
【００３３】
【数２】ＶLTINV ＝α′ＶLT／αとなる。
【００３４】従って、ＶTTは、以下の式で示される。
【００３５】
【数３】ＶLTINV ＝（α′ｊＶLT／α＋ｊ′ＶT ）／
（ｊ＋ｊ′）
（ｊ＋ｊ′）
【００３６】ここで、傾きｊ≒０でα′＝α（次段論理
回路１０とインバータ１３の特性を等しくすることに相
当）の場合には、ＶTT≒ＶLTとすることが可能である。
即ち、従来であれば判定出力電圧がＶT 付近になるとこ
ろが、本発明によれば、判定出力電圧はＶTT（≒ＶLT）
となる。
回路１０とインバータ１３の特性を等しくすることに相
当）の場合には、ＶTT≒ＶLTとすることが可能である。
即ち、従来であれば判定出力電圧がＶT 付近になるとこ
ろが、本発明によれば、判定出力電圧はＶTT（≒ＶLT）
となる。
【００３７】さらに、図２（ｂ）に示すように、電源電
圧がＶCCからＶCC′に変化した場合においても、ＶCC′
に対する判定電位ＶLT′と判定出力電位ＶTT′との差が
少なくなり、判定誤差が軽減される。
圧がＶCCからＶCC′に変化した場合においても、ＶCC′
に対する判定電位ＶLT′と判定出力電位ＶTT′との差が
少なくなり、判定誤差が軽減される。
【００３８】このように、正入力側能動トランジスタ３
のドレインとカレントミラー回路１１の入力部との間に
オフセット補正回路１４を設け、上記トランジスタ３の
ドレイン電位が次段論理回路１０の“１”“０”判定電
位に近づけられるので、オフセットが軽減されることに
なる。
のドレインとカレントミラー回路１１の入力部との間に
オフセット補正回路１４を設け、上記トランジスタ３の
ドレイン電位が次段論理回路１０の“１”“０”判定電
位に近づけられるので、オフセットが軽減されることに
なる。
【００３９】また、オフセット補正回路１４は、インバ
ータ１３とドレイン電位固定用トランジスタ１２とによ
る簡単な構成により実現されているので、回路の複雑化
や素子面積の増大が回避される。
ータ１３とドレイン電位固定用トランジスタ１２とによ
る簡単な構成により実現されているので、回路の複雑化
や素子面積の増大が回避される。
【００４０】なお、各トランジスタ１〜４の導通型をそ
れぞれ逆のものとする構造の電位比較回路においても上
記と同様の効果を奏するものであり、また、カレントミ
ラー回路の増幅率、或いは対になっている能動トランジ
スタ３，４のコンダクタンス比が異なる場合においても
同様の動作を奏するものである。
れぞれ逆のものとする構造の電位比較回路においても上
記と同様の効果を奏するものであり、また、カレントミ
ラー回路の増幅率、或いは対になっている能動トランジ
スタ３，４のコンダクタンス比が異なる場合においても
同様の動作を奏するものである。
【００４１】（実施例２）以下、本発明の他の実施例を
図４を用いて説明する。
図４を用いて説明する。
【００４２】本実施例の電位比較回路は、マルチカレン
トミラー回路１１′を構成し、このカレントミラー入力
側にオフセット回路１４を一つ設ける一方、カレントミ
ラー出力側の構成は必要とするビット数の数だけ備えた
ものである。即ち、トランジスタ２ａ〜２ｐのゲートは
カレントミラー入力部１５に共通接続され、これらトラ
ンジスタ２ａ〜２ｐは互いに全く同じ動作をするように
なっている。また、トランジスタ２ａ〜２ｐの各ドレイ
ン及び能動トランジスタ４ａ〜４ｐの各ドレインを各々
接続して各比較出力部９ａ〜９ｐが構成される。そし
て、各能動トランジスタ４ａ〜４ｐのソースは電源入力
部６に共通接続され、各ゲートは個々に反転入力部８ａ
〜８ｐを形成する。
トミラー回路１１′を構成し、このカレントミラー入力
側にオフセット回路１４を一つ設ける一方、カレントミ
ラー出力側の構成は必要とするビット数の数だけ備えた
ものである。即ち、トランジスタ２ａ〜２ｐのゲートは
カレントミラー入力部１５に共通接続され、これらトラ
ンジスタ２ａ〜２ｐは互いに全く同じ動作をするように
なっている。また、トランジスタ２ａ〜２ｐの各ドレイ
ン及び能動トランジスタ４ａ〜４ｐの各ドレインを各々
接続して各比較出力部９ａ〜９ｐが構成される。そし
て、各能動トランジスタ４ａ〜４ｐのソースは電源入力
部６に共通接続され、各ゲートは個々に反転入力部８ａ
〜８ｐを形成する。
【００４３】かかる構成によれば、一つの基準電位（正
入力）に対し複数の電位を同時に電位比較することがで
きる。そして、この場合に個別にオフセット回路１４を
設ける回路構成に比較して大幅に素子数を減らすことが
できる。なお、この場合は、次段論理回路の判定電位は
全て同じであるものとする。
入力）に対し複数の電位を同時に電位比較することがで
きる。そして、この場合に個別にオフセット回路１４を
設ける回路構成に比較して大幅に素子数を減らすことが
できる。なお、この場合は、次段論理回路の判定電位は
全て同じであるものとする。
【００４４】
【発明の効果】以上のように、本発明によれば、第１ト
ランジスタのドレインとカレントミラー回路の入力部と
の間に設けられたオフセット補正回路によりオフセット
を軽減できるという効果を奏する。また、このオフセッ
ト補正回路による素子数増加を抑制できるという効果を
奏する。
ランジスタのドレインとカレントミラー回路の入力部と
の間に設けられたオフセット補正回路によりオフセット
を軽減できるという効果を奏する。また、このオフセッ
ト補正回路による素子数増加を抑制できるという効果を
奏する。
【図１】本発明の電位比較回路を示す回路図である。
【図２】本発明の電位比較回路の動作を説明するための
ドレイン電圧−ドレイン電流特性を示すグラフである。
ドレイン電圧−ドレイン電流特性を示すグラフである。
【図３】本発明の電位比較回路におけるオフセット補正
回路の動作特性を示すグラフである。
回路の動作特性を示すグラフである。
【図４】本発明の他の実施例の電位比較回路を示す回路
図である。
図である。
【図５】従来の電位比較回路を示す回路図である。
【図６】従来の電位比較回路の動作を説明するためのド
レイン電圧−ドレイン電流特性を示すグラフである。
レイン電圧−ドレイン電流特性を示すグラフである。
１ 入力部トランジスタ ２ 出力部トランジスタ ３ 正入力側能動トランジスタ（第１トランジスタ） ４ 反転入力側能動トランジスタ（第２トランジス
タ） ５ 電源入力部（第１の電源用の入力部） ６ 電源入力部（第２の電源用の入力部） ７ 正入力端子 ８ 反転入力端子 ９ 比較出力部 １０ 次段論理回路 １１ カレントミラー回路 １２ ドレイン電位固定用トランジスタ １３ インバータ（反転型論理回路） １４ オフセット補正回路
タ） ５ 電源入力部（第１の電源用の入力部） ６ 電源入力部（第２の電源用の入力部） ７ 正入力端子 ８ 反転入力端子 ９ 比較出力部 １０ 次段論理回路 １１ カレントミラー回路 １２ ドレイン電位固定用トランジスタ １３ インバータ（反転型論理回路） １４ オフセット補正回路
Claims (3)
- 【請求項１】 第１の電源に接続され入力部と出力部を
有するカレントミラー回路と、比較すべき入力信号の一
方がゲートに入力される第１トランジスタと、上記入力
信号の他方がゲートに入力される第２トランジスタと、
第１，第２トランジスタのソース同士の接続点に接続さ
れた第２の電源と、第２トランジスタのドレインとカレ
ントミラー回路の出力部との接続点に設けられた比較出
力部と、第１トランジスタのドレインとカレントミラー
回路の入力部との間に設けられ上記第１トランジスタの
ドレイン電位を前記比較出力部に接続される論理回路の
“１”“０”判定電位に連動した一定電位に保持するオ
フセット補正回路とを備えていることを特徴とする電位
比較回路。 - 【請求項２】 前記のオフセット補正回路は、前記の第
１，第２トランジスタと同じ導通型の第３トランジスタ
と、前記比較出力部に接続される論理回路の“１”
“０”判定電位特性と同様の特性を有する反転型論理回
路とを備えて成り、第１トランジスタのドレインに第３
トランジスタのソース及び反転型論理回路の入力部が接
続され、カレントミラー回路の入力部に第３トランジス
タのドレインが接続され、第３トランジスタのゲートに
反転型論理回路の出力部が接続されていることを特徴と
する請求項１に記載の電位比較回路。 - 【請求項３】 カレントミラー回路には一つの入力部と
複数の出力部が設けられ、この複数の出力部に対応して
複数の第２トランジスタ及び複数の比較出力部が備えら
れるとともに、上記一つの入力部には一つのオフセット
補正回路及び第１のトランジスタが備えられていること
特徴とする請求項１又は請求項２に記載の電位比較回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23441793A JP3262915B2 (ja) | 1993-09-21 | 1993-09-21 | 電位比較回路 |
| US08/307,891 US5550493A (en) | 1993-09-21 | 1994-09-16 | Potential comparing circuit having an offset correcting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23441793A JP3262915B2 (ja) | 1993-09-21 | 1993-09-21 | 電位比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0792202A true JPH0792202A (ja) | 1995-04-07 |
| JP3262915B2 JP3262915B2 (ja) | 2002-03-04 |
Family
ID=16970694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23441793A Expired - Lifetime JP3262915B2 (ja) | 1993-09-21 | 1993-09-21 | 電位比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5550493A (ja) |
| JP (1) | JP3262915B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010073249A (ja) * | 2008-09-18 | 2010-04-02 | Nec Electronics Corp | センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11231954A (ja) * | 1998-02-16 | 1999-08-27 | Mitsubishi Electric Corp | 内部電源電圧発生回路 |
| US6172571B1 (en) | 1998-07-28 | 2001-01-09 | Cypress Semiconductor Corp. | Method for reducing static phase offset in a PLL |
| US6385265B1 (en) | 1998-08-04 | 2002-05-07 | Cypress Semiconductor Corp. | Differential charge pump |
| US7777541B1 (en) | 2006-02-01 | 2010-08-17 | Cypress Semiconductor Corporation | Charge pump circuit and method for phase locked loop |
| CN102571044A (zh) * | 2010-12-22 | 2012-07-11 | 无锡华润上华半导体有限公司 | 电压比较器 |
| TWI613542B (zh) * | 2016-01-12 | 2018-02-01 | 智原科技股份有限公司 | 電源開啟重置電路 |
| CN105743467A (zh) * | 2016-02-02 | 2016-07-06 | 浪潮(北京)电子信息产业有限公司 | 一种电压比较器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4047059A (en) * | 1976-05-24 | 1977-09-06 | Rca Corporation | Comparator circuit |
| JPS59119589A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | 差動増幅器 |
| JPS60236190A (ja) * | 1984-05-10 | 1985-11-22 | Nec Corp | センス・アンプ |
| US4724397A (en) * | 1986-06-30 | 1988-02-09 | Motorola, Inc. | Trimmable differential amplifier having a zero temperature coefficient offset voltage and method |
| US4788510A (en) * | 1987-05-29 | 1988-11-29 | American Telephone And Telegraph Company, At&T Bell Laboratories | Differential input stage for differential line receivers and operational amplifiers |
| US5115204A (en) * | 1991-02-21 | 1992-05-19 | Pioneer Electronic Corporation | Differential amplifier |
| US5444413A (en) * | 1991-09-12 | 1995-08-22 | Kabushiki Kaisha Toshiba | Operational amplifier circuit with variable bias driven feedback voltage controller |
| US5422529A (en) * | 1993-12-10 | 1995-06-06 | Rambus, Inc. | Differential charge pump circuit with high differential and low common mode impedance |
-
1993
- 1993-09-21 JP JP23441793A patent/JP3262915B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-16 US US08/307,891 patent/US5550493A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010073249A (ja) * | 2008-09-18 | 2010-04-02 | Nec Electronics Corp | センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5550493A (en) | 1996-08-27 |
| JP3262915B2 (ja) | 2002-03-04 |
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