JPH0792667B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は自然で高度な演奏表
現、特にアルペジョ演奏を簡単に実現する電子楽器に関
する。

【０００２】

【従来の技術】特開昭５３−４５２４号公報は自動アル
ペジョ演奏について記載されており、分散和音を所定の
リズムで、低音から高音へ、そして高音から低音へ山型
になるように自動的に演奏することが示されている。こ
こで、このような分散和音の演奏態様を上記公報では
「アルペジョ」と称しているが、厳密に言うと「アルベ
ルティ・バス」とするのが正しい。「アルペジョ」も
「アルベルティ・バス」も分散和音の一種ではあるが、
音楽的には「アルベルティ・バス」は分散和音の一つ一
つの分散音を演奏曲のリズムの各拍に合わせるようにず
らして発音することであり、一種のリズム伴奏に相当す
る。一方、「アルペジョ」は演奏局の所定の拍タイミン
グで、分散和音の全ての分散音が演奏上実質同時に発音
されるもので、「アルベルティ・バス」に比べてはるか
に短い時間ずらして発音することを相当し、１つ１つの
分散音の発音タイミングと演奏局のリズムは特に関係し
ない。

【０００３】「アルペジョ」は言葉の定義上は分散和音
であっても演奏上はその和音全体でリズムの１つの拍に
相当するものであるから、楽譜上では同時に発音される
和音と同じ標記をする。そして、その和音符の横に波型
のアルペジョ記号を付記してこれを区別する。ときに、
アルペジョ記号を用いずに３２分音符などを用いて通常
の付記法をとることもあるが、この場合はタイ記号が付
記されるのが通例で、これによって「アルペジョ・バ
ス」と区別できる。アルペジョ演奏であるから、３２分
音符で記されていても３２分音符のリズムで演奏するの
ではなく、演奏者が感情のままに自由なずらし時間を持
たせた分散和音を演奏するのである。なお、タイ記号が
付けられていない場合でも、余りに突然な３２分音符で
あったり、演奏曲のテンポからいって実際にその音符の
速度で演奏することが不可能である場合には、それはア
ルペジョ演奏の付記であると解するのが通例である。

【０００４】これに対し、「アルベルティ・バス」につ
いては、通常の同時に発音される和音符と同じ標記をし
た上で、アルベルティ・バスであることを示す特別な記
号によって表すようなことはない。なぜなら分散音の１
つ１つを、どのようなリズムで分散させて発音させるの
かが規定されること、が前提になるからである。これら
の内容は、平凡社 音楽辞典 下中邦彦 編」に詳しく
解説されている。

【０００５】こうした自動「アルベルティ・バス」を実
現する技術は過去に存在したのだが、この技術をもって
は、「アルペジョ」にかかる演奏表現に満足に表現でき
ないという問題があった。

【０００６】一方、上鍵盤でメロディを演奏し、下鍵盤
で和音（伴奏）を演奏し、下鍵盤での演奏和音と同一音
名でかつ上鍵盤のメロディ音の演奏音域に関連した音域
の音をメロディ音に自動的に添えて発音するようにした
電子楽器は、特公昭５３−１７８９５号公報によって知
られている。例えば、下鍵盤で和音の３鍵を押圧し、上
鍵盤でメロディ音の１鍵を押圧すると、上記従来の電子
楽器では、ただ単に本来のメロディ音とメロディ音色の
和音の合計４音が常に同時に発音されてしまい、単調で
不自然に感じがし、面白味に欠ける面があった。

【０００７】

【発明が解決しようとする課題】実際、ピアノやハ―
ブ、ギタ―等を用いアルペジョ記号が付記された和音を
演奏する場合、微小な時間差をもって弦を弾いている。
そしてそのことが自然な演奏表現として聞こえている。
このアルペジョ演奏は高度な演奏表現であり、特に繰り
返してきめの揃ったアルペジョ演奏をすることは、同時
に発音させる和音を繰り返し演奏する場合もはるかに困
難である。一方、アルペジョ演奏ばかりを行ってもまた
単調さを免れない。実際、そのハ―ブやギタ―等の場
合、複数の指を用いて弦をつまむようにして発音させる
奏法もあるし、増してやピアノの場合、和音は同時に発
音させる場合が多い。つまり、同時に発音させる和音演
奏とアルペジョ演奏の双方があって、はじめて自然で豊
かな演奏表現が得られるものと考えられる。

【０００８】この発明は上述の点に鑑みてなされたもの
で、簡単な操作で高度なアルペジョ演奏ができ、かつ和
音の同時発音演奏とアルペジョの両方が可能な電子楽器
を提供することを目的とする。

【０００９】またこの発明はマニュアル演奏でなく、電
子楽器が自動的に作り出す自動和音（自動伴奏など）に
おいて自然アルペジョ演奏を実現し、かつ該自動の同時
発音演奏と、アルペジョ演奏の両方が可能な電子楽器を
提供することを目的とする。

【００１０】

【課題を解決するための手段】この目的のためにこの発
明の電子楽器では、第１の機能と第２の機能を選択的に
指定する機能選択手段と、楽曲の演奏上の実質同時に発
音されるべき複数の楽音の、該実質同時にかかる発音タ
イミングを指示する指示手段と、前記実質同時に発音さ
れるべき複数の楽音それぞれに対応する音高情報を発生
する音高情報発生手段と、前記音高情報に基づき、前記
複数の楽音を発生する楽音発生手段と、前記楽音発生手
段において発生される複数の楽音の発生タイミングを制
御するものであって、前記機能選択手段によって第１の
機能が選択指定されたときは、前記指示手段で指示され
た前記実質同時にかかる発音タイミングで、前記複数の
楽音を発生させ、前記第２の機能が選択指定されたとき
には、前記指示手段で指示された前記実質同時にかかる
発音タイミングに基づき、前記複数の楽音それぞれを演
奏上実質同時の範囲内で微小時間ずらして発生させるよ
う制御する制御手段とを具備して構成される。

【００１１】また、この発明の電子楽器においては、第
１の機能と第２の機能を選択的に指定する機能選択手段
と、楽曲の演奏上の実質同時に発音されるべき複数の自
動音の、該実質同時にかかる発音タイミングを指示する
指示手段と、前記実質同時に発音されるべき複数の自動
音それぞれに対応する音高情報を自動作成する音高情報
作成手段と、前記音高情報に基づき、前記複数の自動音
を発生する自動音発生手段と、前記自動音発生手段にお
いて発生される複数の自動音の発生タイミングを制御す
るものであって、前記機能選択手段によって第１の機能
が選択指定されたときは、前記指示手段で指示された前
記実質同時にかかる発音タイミングで、前記複数の自動
音を発生させ、前記第２の機能が選択指定されたときに
は、前記指示手段で指示された前記実質同時にかかる発
音タイミングに基づき、前記複数の自動音をそれぞれを
演奏上実質同時の範囲内で微小時間ずらして発生させる
よう制御する制御手段とを具備して構成される。

【００１２】

【作用】この発明の電子楽器においては、機能選択手段
により、第１の機能と第２の機能を選択的に指定し、ま
た、指示手段により、楽曲の演奏上の実質同時に発音さ
れるべき複数の楽音の該実質同時にかかる発音タイミン
グを指示し、音高情報発生手段により、前記実質同時に
発音されるべき複数の楽音それぞれに対応する音高情報
を発生し、これを、該音高情報に基づき前記複数の楽音
を発生する楽音発生手段に加えるとともに、制御手段に
より、前記機能選択手段によって第１の機能が選択指定
されたときは、前記指示手段で指示された前記実質同時
にかかる発音タイミングで、前記複数の楽音を発生さ
せ、前記第２の機能が選択指定されたときには、前記指
示手段で指示された前記実質同時にかかる発音タイミン
グに基づき、前記複数の楽音それぞれを演奏上実質同時
の範囲内で微小時間ずらして発生させるよう前記楽音発
生手段において発生される複数の楽音の発生タイミング
を制御する。

【００１３】また、この発明の電子楽器においては、機
能選択手段により、第１の機能と第２の機能を選択的に
指定し、また、指示手段により、楽曲の演奏上の実質同
時に発音されるべき複数の自動音の、該実質同時にかか
る発音タイミングを指示し、音高情報作成手段により、
前記実質同時に発音されるべき複数の自動音それぞれに
対応する音高情報を自動作成して、これを該音高情報に
基づき前記複数の自動音を発生する自動音発生手段に加
えるとともに、制御手段により、前記機能選択手段によ
って第１の機能が選択指定されたときは、前記指示手段
で指示された前記実質同時にかかる発音タイミングで、
前記複数の自動音を発生させ、前記第２の機能が選択指
定されたときには、前記指示手段で指示された前記実質
同時にかかる発音タイミングに基づき、前記複数の自動
音をそれぞれを演奏上実質同時の範囲内で微小時間ずら
して発生させるよう前記自動音発生手段において発生さ
れる複数の自動音の発生タイミングを制御する。

【００１４】ここで、上記微小時間とは例えば２ｍｓ乃
至１６ｍｓ程度に設定される。

【００１５】

【実施例】以下この発明を添付図面の実施例にもとづい
て詳細に説明しよう。

【００１６】（実施例の全体構成説明）図１において、
鍵盤部１０は上鍵盤、下鍵盤、ペダル鍵盤を具えてお
り、キ―コ―ド１１は鍵盤部１０における各鍵のオン・
オフ状態を検出し、押圧鍵を表わす複数ビットのキ―情
報（キ―コ―ドＮ１〜Ｂ３）を時分割的に出力する。フ
ァンクションスィッチ部１２は、自動ベ―スコ―ドある
いは自動アルベルティ・バス等各種演奏機能の選択スイ
ッチ類を具えている。キ―コ―ダ１１ではファンクショ
ンスイッチ部１２における各種スイッチのオン・オフ状
態も検出しこれらのスイッチの状態を表わす信号を出力
する。また、キ―コ―ダ１１は自動ベ―スコ―ド演奏用
の処理回路を内包しており、ファンクションスイッチ部
１２によって自動ベ―スコ―ド演奏が選択された場合
は、鍵盤部１０における押鍵状態にもとづいて自動ベ―
ス用あるいは自動コ―ド（和音）用のキ―コ―ドＮ１〜
Ｂ３を適宜発生する。図１におけるファンクションスイ
ッチ部１２のブロック内には自動ベ―スコ―ド用（ＡＢ
Ｃ）のシングルフィンガ―機能選択スイッチＳＦ−Ｓ
Ｗ，自動アルベルティ・バス選択スイッチＡＲＰ−Ｓ
Ｗ，メモリ機能選択スイッチＭ−ＳＷが例示されてい
る。

【００１７】キ―コ―ダ１１としては特願昭５０−９９
１５２号（特開昭５２−２３３２４号）（発明の名称
「キ―コ―ダ」）あるいは特願昭５２−１０９７５０号
（特開昭５４−４３０１４号）（発明の名称「キーコー
ドデータ発生装置」）の明細書中に記載されたような形
式のものを採用すると好都合である。そのように構成さ
れたキーコーダ１１は、鍵盤部１０の各鍵を時間位置で
区別するのではなく、複数ビットのキーコード（Ｎ１〜
Ｂ３）によって区別し、鍵盤部１０で押圧された鍵を表
わすキーコードＮ１〜Ｂ３（あるいは自動ベースコード
演奏のために自動的に発生したキーコード）のみを時分
割的に出力する。キーコーダ１１からの１つのキーコー
ドＮ１〜Ｂ３の送出時間幅は例えば４８μｓ程度であ
る。

【００１８】キーコードＮ１〜Ｂ３は、音名を表わすノ
ートコードＮ１，Ｎ２，Ｎ３，Ｎ４とオクターブ音域を
表わすオクターブコードＢ１，Ｂ２，Ｂ３とからなる７
ビットのデータである。ノートコードＮ１〜Ｎ４と音名
との関係の一例を第１表に示す。

【００１９】第 １ 表 音名 Ｎ４ Ｎ３ Ｎ２ Ｎ１ １０進表示 Ｃ＃ ０ ０ ０ １ １ Ｄ ０ ０ １ ０ ２ Ｄ＃ ０ ０ １ １ ３ Ｅ ０ １ ０ １ ５ Ｆ ０ １ １ ０ ６ Ｆ＃ ０ １ １ １ ７ Ｇ １ ０ ０ １ ９ Ｇ＃ １ ０ １ ０ １０ Ａ １ ０ １ １ １１ Ａ＃ １ １ ０ １ １３ Ｂ １ １ １ ０ １４ Ｃ １ １ １ １ １５ オクタ―ブコ―ドＢ１〜Ｂ３の内容とオクタ―ブ音域と
の関係の一例を下記第２表に示す。

【００２０】 第 ２ 表 音 域 Ｂ３ Ｂ２ Ｂ１ 上鍵盤 下鍵盤 ペダル鍵盤 ０ ０ ０ Ｃ３ Ｃ２ Ｃ２ ０ ０ １ Ｃ＃３〜Ｃ４ Ｃ＃２〜Ｃ３ Ｃ＃１〜Ｃ２ ０ １ ０ Ｃ＃４〜Ｃ５ Ｃ＃３〜Ｃ４ Ｃ＃２〜Ｃ３ ０ １ １ Ｃ＃５〜Ｃ６ Ｃ＃４〜Ｃ５ １ ０ ０ Ｃ＃６〜Ｃ７ Ｃ＃５〜Ｃ６ キ―コ―ダ１１からは、キ―コ―ドＮ１〜Ｂ３に同期し
てそのキ―コ―ドＮ１〜Ｂ３が表わす鍵の所属する鍵盤
を表わす鍵盤信号Ｕ，Ｌ，Ｐが４８μｓ幅で出力され
る。信号Ｕは上鍵盤，信号Ｌは下鍵盤，信号Ｐはペダル
鍵盤を表わす。

【００２１】押圧鍵のキ−コ―ドＮ１〜Ｂ３及びその鍵
盤信号ＵまたはＬまたはＰは適当な時間間隔で繰返しキ
―コ―ダ１１から発生される。そして、離鍵されるとそ
のキ―コ―ドＮ１〜Ｂ３はもう発生されなくなる。今ま
で発生されていたキ―コ―ドＮ１〜Ｂ３のうちどのキ―
コ―ドに関する鍵が離鍵されたのかということを調べる
ために、キ―オフ検査信号Ｘがキ―コ―ダ１１から定期
的に発生される。このキ―オフ検査信号Ｘの発生時間幅
は１キ―コ―ド送出時間と同じ４８μｓであり、この信
号Ｘが発生されているときキ―コ―ドＮ１〜Ｂ３及び鍵
盤信号Ｕ，Ｌ，Ｐは発生されない。また、キ―オフ検査
信号Ｘの発生間隔は例えば５ｍｓ程度であり、ディジタ
ルシステムにとっては比較的長い時間であるが人間の聴
感覚にとっては時間差を感じさせない程度の短い時間で
ある。チャンネルプロセッサ１３においては、今まで供
給されていたキ―コ―ドＮ１〜Ｂ３がキ―オフ検査信号
Ｘの１発生間の間隔に１度も供給されなくなったことを
条件にそのキ―コ―ドＮ１〜Ｂ３に関する鍵が離鍵され
たことを判断するようになっている。

【００２２】この実施例において、キ―コ―ダ１１は上
述のような鍵に関する情報（（Ｎ１〜Ｂ３，Ｕ，Ｌ，
Ｐ，Ｘ）を送出するばかりでなく、楽音制御用あるいは
各種機能選択用のスイッチ類によって選択されたデ―タ
も送出するようになっている。スィツチＡＲＰ−ＳＷの
オン操作によって自動アルベルティ・バス演奏が選択さ
れている場合は自動アルベルティ・バス選択信号ＡＲＰ
が送出される。この信号ＡＲＰの時間幅は１キ―コ―ド
送出時間と同じ４８μｓである。この自動アルベルティ
・バス選択信号ＡＲＰが送出されているとき、鍵に関す
る情報類（Ｎ１〜Ｂ３，Ｌ，Ｐ，Ｘ）は送出されないよ
うになっている。自動アルベルティ・バス選択信号ＡＲ
Ｐは前記キ―オフ検査信号Ｘと同様に繰返し発生される
ようになっており、その繰返し周期は１ｍｓ乃至５ｍｓ
程度である。この自動アルベルティ・バス選択信号ＡＲ
Ｐが与えられているとき、チャンネルプロセッサ１３は
自動アルベルティ・バス音の割当てのために利用される
ようになっているが、その詳細は特に説明しない。

【００２３】また、キ―コ―ダ１１からは、押圧鍵に関
する情報をその鍵を離鍵後も記憶して楽音発生のために
使用すべきことを表わすメモリ信号ＭＭが演奏者による
スイッチＭ−ＳＷの操作に応じて発生される。

【００２４】スイッチＳＦ−ＳＷのオン操作によって自
動ベ―スコ―ドのシングルフィンガ―機能が選択されて
いる場合は、キ―コ―ダ１１においては下鍵盤によって
押鍵指定された根音とペダル鍵盤の白鍵または黒鍵の押
圧によって指定された和音種類（メジャ，マイナ，セブ
ンス等）とにもとづいて従音（根音に対して３度または
５度等の所定音程をもつ音）のキ―コ―ドＮ１〜Ｂ３自
動的に形成し、このキ―コ―ドＮ１〜Ｂ３と共に下鍵盤
信号Ｌを送出する。すなわち自動ベ―スコ―ド演奏にお
けるコ―ド音（和音）は下鍵盤の音として取扱われる。

【００２５】キ―コ―ダ１１の出力はチャンネルプロセ
ッサ１３に供給される。チャンネルプロセッサ１３はキ
―コ―ダ１１から供給されるキ―コ―ドＮ１〜Ｂ３を特
定数の発音チャンネルのいずれかに割当てる。発音チャ
ンネル数は例えば１６であり、その内訳は上鍵盤音の専
用チャンネルが７チャンネル、下鍵盤音の専用チャンネ
ルが７チャンネル、ペダル鍵盤音の専用チャンネルが１
チャンネル、自動アルベルティ・バス音の専用チャンネ
ルが１チャンネルである。キ―コ―ドＮ１〜Ｂ３は、同
時に送出される鍵盤信号Ｕ，Ｌ，Ｐの内容に応じて該当
鍵盤の専用チャンネルのいずれかに割当てられる。尚、
チャンネルプロセッサ１３は自動アルベルティ・バス回
路（図示せず）を内包しており、下鍵盤専用チャンネル
に割当てられているキ―コ―ドＮ１〜Ｂ３を所定の順番
で１つづつ選択し、選択したキ―コ―ドＮ１〜Ｂ３を自
動アルベルティ・バス音のキ―コ―ドとして自動アルベ
ルティ・バス専用チャンネルに割当てる。この自動アル
ベルティ・バス専用チャンネルへの割当て操作は自動ア
ルベルティ・バス選択信号ＡＲＰが与えられたときに行
なわれる。チャンネルプロセッサ１３においては各発音
チャンネルの処理時間が時分割的に形成されている。各
チャンネル時間の関係を図２（ａ）に示す。図２（ａ）
においてタイムスロット中に示された数字はチャンネル
番号を表わす。図２（ｂ）は上鍵盤専用チャンネルの７
つのタイムスロットを示すもの、図２（ｃ）は下鍵盤専
用チャンネルの７つのタイムスロットを示すもの、図２
（ｄ）はペダル鍵盤専用チャンネルのタイムスロットを
示すもの、図２（ｅ）は自動アルベルティ・バス専用チ
ャンネルのタイムスロットを示すものである。

【００２６】チャンネルプロセッサ１３の出力側にはデ
―タ多重化回路（図示せず）が設けられており、各チャ
ンネル（図２参照）に割てられたキ―コ―ドＮ１〜Ｂ３
等を４ビットのデ―タＫＣ１，ＫＣ２，ＫＣ３，ＫＣ４
に多重化して出力する。多重化されたデ―タＫＣ１〜Ｋ
Ｃ４の１サイクル分の状態の一例を図３に示す。デ―タ
ＫＣ１〜ＫＣ４の１サイクル分のタイムスロットは合計
４８であり、基準デ―タ“１１１１”が発生するタイム
スロットを「１」として各タイムスロット「１〜４８」
が繰返される。１タイムスロットの時間幅は１μｓであ
る。図３の「鍵盤」の欄に示されている「Ｕ」は上鍵
盤、「Ｌ」は下鍵盤、「Ｐ」はペダル鍵盤、「ＡＲＰ」
は自動アルベルティ・バスの音が夫々専用に割当てられ
るチャンネルであることを示している。また、「チャン
ネル」の欄に示した数字は、各キ―コ―ドＮ１〜Ｎ４，
Ｂ１〜Ｂ３が割当てられているチャンネル（図２に対
応）を示している。多重化されたデ―タＫＣ１〜ＫＣ４
においては１つのチャンネルにつき３つのタイムスロッ
トが割当てられており、各チャンネルの２番目のタイム
スロット「２」，「５」，「８」……においてはデ―タ
ＫＣ１，ＫＣ２，ＫＣ３としてオクタ―ブコ―ドＢ１，
Ｂ２，Ｂ３が送出され、デ―タＫＣ４としてキ―オン信
号ＫＯ１が送出される。また３番目のタイムスロット
「３」，「６」，「９」……においてはデ―タＫＣ１〜
ＫＣ４としてノ―トコ―ドＮ１〜Ｎ４が送出される。キ
―オン信号ＫＯ１は当該チャンネルに割当てられた鍵が
押圧中であるか（“１”）あるいは離鍵されているか
（“０”）を表わす信号である。前述のようにキ―オフ
検査信号Ｘを利用して離鍵を判断し、キ―オン信号ＫＯ
１を“０”にする。尚、メモリ機能選択信号ＭＭが与え
られている場合は下鍵盤（Ｌ）のキ―コ―ドＮ１〜Ｂ３
に対応するキ―オン信号ＫＯ１は離鍵によって“０”と
ならず“１”を持続し、あたかも鍵が押され続けている
かのように処理され、発音が持続される。自動アルベル
ティ・バス音のためのキ―オン信号ＫＯ３（図３のタイ
ムスロット４７参照）は、鍵の押圧、離鍵に対応するキ
―オン信号ＫＯ１とは若干異なり、アルベルティ・バス
音の発音タイミングのときに所定時間の間だけ“１”と
なる信号である。尚、Ｃ音のノ―トコ―ドＮ４，Ｎ３，
Ｎ２，Ｎ１は“１１１１”であるが、タイムスロット
「１」の基準デ―タとの混同を防ぐために、デ―タＫＣ
１〜ＫＣ４として出力する場合はを１１００”に変更さ
れる。チャンネルプロセッサ１３としては、特願昭５２
−９３９９２号（特開昭５４−２８６１４号）明細書に
開示されたチャンネルプロセッサを利用すると好都合で
ある。

【００２７】チャンネルプロセッサ１３から出力される
多重化されたキ―コ―ド等のデ―タＫＣ１〜ＫＣ４は自
動音挿入制御部１４を経由して楽音発生部１５に至る。
自動音挿入制御部１４は自動音キ―コ―ド形成回路１６
と再割当て回路１７とを含んでいる。自動音キ―コ―ド
形成回路１６は、下鍵盤の押圧鍵のキ―コ―ドＮ１〜Ｂ
３を上鍵盤の押圧鍵の音域（音高）に関連してオクタ―
ブ変更して新たなキ―コ―ド（自動音のためのキ―コ―
ド）を形成するとともに、更に必要に応じて上鍵盤の最
高押圧鍵の１オクタ―ブ下の音を表わすキ―コ―ドを新
たに形成する。再割当て回路１７は、自動音キ―コ―ド
形成回路１６で新たに形成したキ―コ―ドを上鍵盤のキ
―コ―ドと見なし、本来上鍵盤で押鍵されているキ―コ
―ドと共に上鍵盤専用チャンネルに割当てし直す。再割
当て回路１７にて上鍵盤専用チャンネルに割当てられた
キ―コ―ド（上鍵盤押圧鍵及び自動音のキ―コ―ド）は
セレクタ１８を介して楽音発生部１５に供給され、該楽
音発生部１５内に設けられている上鍵盤専用の楽音発生
チャンネルにて上鍵盤押鍵音及びこの発明に係る自動音
が発生される。他方、下鍵盤専用チャンネル及びペダル
鍵盤専用チャンネル及び自動アルベルティ・バス専用チ
ャンネルに割当てられたキ―コ―ドＮ１〜Ｂ３等のデ―
タＫＣ１〜ＫＣ４はチャンネルプロセッサ１３からライ
ン１９，セレクタ１８を介して楽音発生部１５に至り、
該デ―タＫＣ１〜ＫＣ４にもとづいて対応する各チャン
ネルから楽音が発生される。

【００２８】自動音キ―コ―ド形成回路１６では主に次
の４つの処理を行なう。

【００２９】上鍵盤の最高押圧鍵の１オクタ―ブ下の
鍵を表わすキ―コ―ドＵＫＨＤ＊を必要に応じて形成す
る。

【００３０】下鍵盤の押圧鍵のキ―コ―ドを上鍵盤の
最低押圧鍵の下１オクタ―ブ以内に入るようにオクタ―
ブ変更して新たなキ―コ―ドＵＫＣＤ＊を形成する。

【００３１】新たなキ―コ―ドＵＫＣＤ＊に対応する
鍵が上鍵盤の最低押圧鍵と同じかまたは半音下または全
音下の音程関係にある場合はそのキ―コ―ドＵＫＣＤ＊
の形成を禁止する。

【００３２】新たなキ―コ―ドＵＫＣＤ＊に対応する
鍵が上鍵盤の最高押圧鍵の１オクタ―ブ下の鍵（ＵＫＨ
Ｄ＊）と半音または全音の音程関係にある場合はそのキ
―コ―ドＵＫＣＤ＊の形成を禁止する。

【００３３】上記及びの処理においてキ―コ―ドＵ
ＫＣＤ＊の形成を禁止するようにした理由は、音程の近
接した音が自動的に発生されることにより音が不鮮明に
なることを防ぐためである。

【００３４】チャンネルプロセッサ１３から自動音挿入
制御部１４に供給されたデ―タＫＣ１〜ＫＣ４は多重デ
―タ分析回路２０に加わると共にライン１９を介してセ
レクタ１８の一方入力（Ｂ）に加わる。多重デ―タ分析
回路２０は多重化されたデ―タＫＣ１〜ＫＣ４の中から
キ―コ―ド（ノ―ドコ―ドＮ１〜Ｎ４とオクタ―ブコ―
ドＢ１〜Ｂ３）とキ―オン信号ＫＯ１を各チャンネル別
にとり出し、かつデ―タＫＣ１〜ＫＣ４のタイムスロッ
ト「１」に含まれる基準デ―タを１１１１”に対応して
基準パルスＳＹをとり出す。多重デ―タ分析回路２０か
ら出力されたキ―コ―ドＮ１〜Ｂ３とキ―オン信号ＫＯ
１は自動音キ―コ―ド形成回路１６に供給され、基準パ
ルスＳＹはタイミング信号発生回路２１に供給される。
タイミング信号発生回路２１は自動音キ―コ―ド形成回
路１６及び再割当て回路１７の動作を制御する各種タイ
ミング信号を基準パルスＳＹにもとづいて発生する。

【００３５】自動音キ―コ―ド形成回路１６において、
多重デ―タ分析回路２０から与えられたキ―コ―ドＮ１
〜Ｂ３は上鍵盤デ―タゲ―ト２２及び上鍵盤最高音ラッ
チ回路２３に分配され、キ―コ―ドＮ１〜Ｂ３及びキ―
オン信号ＫＯ１は上鍵盤最低音ラッチ回路２４及び下鍵
盤デ―タゲ―ト２５に分配される。上鍵盤デ―タゲ―ト
２２では上鍵盤専用チャンネル（図２、図３参照）に割
当てられているキ―コ―ドＮ１〜Ｂ３のみを選択出力す
る。このゲ―ト２２から選択出力された上鍵盤押圧鍵の
キ―コ―ドをＵＫＤで示す。

【００３６】上鍵盤最高音ラッチ回路２３では、上鍵盤
における最高押圧鍵を検出し、その最高押圧鍵を表わす
キ―コ―ドＵＫＨＤを記憶し、出力する。上鍵盤の最高
押圧鍵のキ―コ―ドＵＫＨＤは上鍵盤最高音オクタ―ブ
変換回路２６に加わり、該キ―コ―ドＵＫＨＤのオクタ
―ブコ―ドＢ１〜Ｂ３の値が１減算されて１オクタ―ブ
下に変換され、上鍵盤最高押圧鍵の１オクタ−ブ下の鍵
を表わすキ―コ―ドＵＫＨＤ＊が得られる。このキ―コ
―ドＵＫＨＤ＊は最高音変換デ―タゲ―ト２７を介して
オア回路群２８に供給される。従って、上鍵盤最高音ラ
ッチ回路２３系列では前記の処理が行なわれる。尚、
スイッチ２９は、上鍵鍵盤最高音１オクタ―ブ下発音機
能を選択する場合オンとし、選択しない場合はオフとす
る。スイッチ２９をオフにすると回路２３からキ―コ―
ドＵＫＨＤは発生されない。

【００３７】上鍵盤最低音ラッチ回路２４では、上鍵盤
における最低押圧鍵を検出し、その最低押圧鍵を表わす
キ―コ―ドＵＫＬＤを記憶し、出力する。この上鍵盤最
低押圧鍵のキ―コ―ドＵＫＬＤはオクタ―ブコ―ド（Ｂ
１〜Ｂ３）の部分ＵＬＯＣとノ―トコ―ド（Ｎ１〜Ｎ
４）の部分ＵＬＮＣに分離されてＬＫ／ＵＫデ―タ変換
回路３０に供給される。

【００３８】下鍵盤デ―タゲ―ド２５では、下鍵盤専用
チャンネル（図２、図３参照）に割当てられているキ―
コ―ドＮ１〜Ｂ３とキ―オン信号ＫＯ１を選択出力す
る。この下鍵盤デ―タゲ―ト２５で選択された下鍵盤の
キ―コ―ドＬＫＤのうちノ―トコ―ド（Ｎ１〜Ｎ４）の
部分ＬＫＮＣがＬＫ／ＵＫデ―タ変換回路３０及びＬＫ
〜ＵＫデ―タ変換禁止制御回路３１に供給される。ＬＫ
〜ＵＫデータ変換回路３０は前記の処理を行なう回路
であり、上鍵盤最低押圧鍵のノ―トコ―ドＵＬＮＣと下
鍵盤押圧鍵のノ―トコ―ドＬＫＮＣを比較し、ＵＬＮＣ
＞ＬＫＮＣのときは下鍵盤押圧鍵のノ―トコ―ドＬＫＮ
Ｃに上鍵盤最低押圧鍵のオクタ―ブコ―ドＵＬＯＣを付
加して新たなキ―コ―ドＵＫＣＤ＊として出力し、ＵＬ
ＮＣ≦ＬＫＮＣのときは上鍵盤最低押圧鍵のオクタ―ブ
コ―ドＵＬＯＣを１オクタ―ブ分下げたオクタ―ブコ―
ド（ＵＬＯＣ−１）を下鍵盤押圧鍵のノ―トコ―ドＬＫ
ＮＣに付加して新たなキ―コ―ドＵＫＣＤ＊として出力
する。上述の処理によって、下鍵盤押圧鍵のキ―コ―ド
を上鍵盤最低押圧鍵の下１オクタ―ブ以内に入るように
オクタ―ブ変更した新たなキ―コ―ドＵＫＣＤ＊が得ら
れる。

【００３９】ＬＫ／ＵＫデ―タ変換禁止制御回路３１
は、前記及びの処理を行なう回路であり、上鍵盤最
低押圧鍵のノ―トコ―ドＵＬＮＣとの下鍵盤押圧鍵のノ
―トコ―ドＬＫＮＣとを比較して下鍵盤押圧鍵に対応す
る音名が上鍵盤最低押圧鍵に対応する音名と同じかまた
は半音下または全音下の音程関係にある場合イネ―ブル
信号ＥＮＢを“０”にしてその下鍵盤押圧鍵のノ―トコ
―ドＬＫＮＣに対応するキ―コ―ドＵＫＣＤ＊がＬＫ／
ＵＫデ―タ変換回路３０から出力されるのを禁止すると
共に、上鍵盤最高押圧鍵のノ―トコ―ドＵＨＮＣと下鍵
盤押圧鍵のノ―トコ―ドＬＫＮＣとを比較して下鍵盤押
圧鍵に対応する音名が上鍵盤最高押圧鍵に対応する音名
の半音したまたは全音下の音程関係にある場合はイネ―
ブル信号ＥＮＢを“０”にしてそのノ―トコ―ドＬＫＮ
Ｃに対応するキ―コ―ドＵＫＣＤ＊が回路３０から出力
されるのを禁止する。また、上鍵盤で鍵が押圧されてい
ないとき上鍵盤最低音ラッチ回路２４から出力される上
鍵盤オ―ルオフ信号ＵＫＯＦＦが“１”となり、この信
号ＵＫＯＦＦにもとづいて回路３１からのイネ―ブル信
号ＥＮＢが“０”となり、キ―コ―ドＵＫＣＤ＊を禁止
する。下鍵盤で鍵が押圧されていない場合は下鍵盤デ―
タゲ―ト２５から出力される下鍵盤キ―オン信号ＬＫＯ
Ｎが“０”であり、この信号ＬＫＯＮが“０”のときも
回路３１の出力ＥＮＢは“０”となり、キ―コ―ドＵＫ
ＣＤ＊を禁止する。

【００４０】ＬＫ／ＵＫデ―タ変換回路３０に付属して
設けられている遅延制御回路３２は、回路３０で形成さ
れた新たなキ―コ―ドＵＫＣＤ＊を時間的にずらして出
力させる制御を行なう。すなわち、下鍵盤で複数の鍵が
押圧されている場合ＬＫ／ＵＫデ−タ変換回路３０では
これらの鍵のオクタ―ブを変更して自動音のキ―コ―ド
ＵＫＣＤ＊を夫々形成するようになっているが、遅延制
御回路３２では各下鍵盤押圧鍵に対応するキ―コ―ドＵ
ＫＣＤ＊を時間的にずらして出力させ、その結果、自動
音（一般に和音）各構成音の出始めが順次遅延される特
殊な演奏効果が得られる。

【００４１】ＬＫ／ＵＫデ―タ変換回路３０から出力さ
れたキ―コ―ドＵＫＣＤ＊はＬＫ／ＵＫ変換デ―タゲ―
ト３３を介してオア回路群２８に供給される。ゲ―ト２
２，２７，３３はタイミング信号発生回路２１から与え
られた各々のゲ―ト制御用タイミング信号にもとづいて
夫々時間をずらして（時分割で）導通制御されるように
なっており、、上鍵盤押圧鍵のキ―コ―ドＵＫＤ及び上
鍵盤最高押圧鍵の１オクタ―ブ下のキ―コ―ドＵＫＨＤ
＊及び下鍵盤押圧鍵をオクタ―ブ変換した新たなキ―コ
―ドＵＫＣＤ＊は時分割的に（同時に重なることなく）
オア回路群２８を通過して再割当て回路１７に入力され
る。

【００４２】再割当て回路１７では、上鍵盤押圧鍵のキ
―コ―ドＵＫＤと自動音のキ―コ―ドＵＫＣＤ＊，ＵＫ
ＨＤ＊を上鍵盤専用チャンネルに再割当てする。割当て
準備回路３４は、オア回路群２８から供給されるキ―コ
―ドＵＫＤ，ＵＫＨＤ＊，ＵＫＣＤ＊の１キ―コ―ド分
の時間幅を割当て処理に適した適宜の時間幅（例えば４
８μｓ程度）に整形する。詳しくは、時分割的に供給さ
れるキ―コ―ドＵＫＤ，ＵＫＨＤ＊，ＵＫＣＤ＊を一旦
記憶し、記憶したキ―コ―ドを割当て処理に適した適宜
の時間幅で順次出力する。

【００４３】キ―コ―ド記憶回路３５は１６のチャンネ
ルの各々に対応する１６の記憶位置を具えており、上鍵
盤専用チャンネルに割当てられたキ―コ―ドが対応する
記憶位置に記憶される。比較回路３６は割当て準備回路
３４から出力されるキ―コ―ドＵＫＤ，ＵＫＨＤ＊，Ｕ
ＫＣＤ＊（これらを符号ＵＫＣで示す）とキ―コ―ド記
憶回路３５に記憶している割当て済みのキ―コ―ドＵＫ
Ｃ＊とを比較し、両者が一致したとき一致信号ＥＱを生
じる。割当て制御部３７は、割当て準備回路３４から出
力されるキ―コ―ドＵＫＣが未だどのチャンネルにも割
当てられていないことを条件に、上鍵盤専用チャンネル
のうちの空白チャンネル（キ―コ―ドＵＫＣ＊が記憶さ
れていないチャンネル）あるいはトランケ―トすべきチ
ャンネルに対応してロ―ド信号ＬＤを発生する。キ―コ
―ド記憶回路３５ではロ―ト信号ＬＤが与えられたチャ
ンネル（上鍵盤専用チャンネル）に対応する記憶位置に
回路３４からのキ―コ―ドＵＫＣを記憶する。また、割
当て制御部３７においては、上鍵盤専用の各チャンネル
に割当てられた鍵が押圧中であるか否かを表わすキ―オ
ン信号ＫＯ１＊を発生する。尚、離鍵を検出するため
に、キ―コ―ダ１１から発生されるキ―オフ検査信号Ｘ
が割当て準備回路３４及び割当て制御部３７に供給され
る。割当て準備回路３４で信号Ｘが発生している間キ―
コ―ドＵＫＣの出力を中断し、その間に割当て制御部３
７では離鍵（それまで自動音キ―コ―ド形成回路１６か
ら出力されていたキ―コ―ドＵＫＤ，ＵＫＨＤ＊，ＵＫ
ＣＤ＊と同じものが出力されなくなったこと）を検出す
るための処理を行なう。トランケ―ト回路３８は、最も
古く（早く）離鍵されたキ―コ―ドが割当てられている
上鍵盤専用チャンネルを検出するための回路であり、検
出したチャンネル（トランケ―トすべきチャンネル）に
対応してトランケ―トチャンネル指定信号ＴＲを発生す
る。割当て制御部３７では、トランケ―トチャンネル指
定信号ＴＲが指定するチャンネル（上鍵盤専用チャンネ
ルのいずれか）に対応して前記のロ―ド信号ＬＤを発生
する。

【００４４】キ―コ―ド記憶回路３５に記憶したキ―コ
―ドＵＫＣ＊（上鍵盤専用チャンネルに再割当て済みの
キ―コ―ド）とそれに対応するキ―オン信号ＫＯ１＊
は、デ―タ多重回路３９に供給される。デ―タ多重回路
３９では、各上鍵盤専用チャンネルのキ―コ―ドＵＫＣ
＊とキ―オン信号ＫＯ１を図３に示すようにタイムスロ
ット４から２４の間で４ビットのデ―タＫＣ１＊〜ＫＣ
４＊に多重化する。デ―タ多重回路３９から出力される
上鍵盤専用チャンネル（タイムスロット４〜２４）の多
重化デ―タＫＣ１＊〜ＫＣ４＊はＣ音デ―タ変換回路４
０を介してセレクタ１８の一方入力（Ａ）に供給され
る。Ｃ音デ―タ変換回路４０は多重化デ―タＫＣ１＊〜
ＫＣ４＊に含まれるノ―トコ―ドＮ４〜Ｎ１がＣ音のも
の（“１１１１”）である場合これを“１１００”に変
換し、タイムスロット「１」の基準デ―タとの混同を防
ぐ。セレクタ１８には選択制御信号としてタイミング信
号発生回路２１からタイムスロット４から２４に対応す
るタイミング信号Ｙ４−２４が入力されている。この信
号Ｙ４−２４が“１”のとき（つまり多重化デ―タＫＣ
１〜ＫＣ４あるいはＫＣ１＊〜ＫＣ４＊のタイムスロッ
ト４から２４までの間）、再割当て回路１７からセレク
タ１８の入力（Ａ）に加わる上鍵盤専用チャンネルに割
当てられた音（上鍵盤押鍵音及び自動音）に関するデ―
タＫＣ１＊〜ＫＣ４＊が該セレクタ１８で選択され、楽
音発生部１５に至る。信号Ｙ４−２４が“０”のときは
セレクタ１８の入力（Ｂ）に加わるチャンネルプロセッ
サ１３からの多重化デ―タＫＣ１〜ＫＣ４（基準デ―
タ，ペダル鍵盤専用チャンネル，下鍵盤専用チャンネ
ル，自動アルペジョ専用チャンネルに関するデ―タ）が
選択される。

【００４５】（実施例各部の詳細説明）多重デ―タ分析 多重デ―タ分析回路２０及びタイミング信号発生回路２
１の詳細例は図４に示されている。チャンネルプロセッ
サ１３から供給されたデ―タＫＣ１〜ＫＣ４は多重デ−
タ分析回路２０内のアンド回路４１に入力されると共
に、デ―タＫＣ１はオア回路４２を経てゲ―ト回路４８
及び遅延フリップフロップ４４に、デ―タＫＣ２はオア
回路４３を経てゲ―ト回路４８及び遅延フリップフロッ
プ４５に、デ―タＫＣ３及びＫＣ４はゲ―ト回路４８と
遅延フリップフロップ４６及び４７に、夫々入力され
る。

【００４６】デ―タＫＣ１〜ＫＣ４をすべて入力したア
ンド回路４１は基準デ−タ“１１１１”を検出するため
のものである。多重デ―タＫＣ１〜ＫＣ４のタイムスロ
ット「１〜４８」を図５（ａ）に示す。このタイムスロ
ットは図３のタイムスロットに対応している。参考のた
め、遅延フリップフロップ４４〜４７等を駆動するクロ
ックパルスφを図５（ｂ）に示す。クロックパルスφの
周期はデ―タＫＣ１〜ＫＣ４の１タイムスロットと同じ
（例えば１μｓ）である。クロックパルスφとして実際
は２相クロックパルスが用いられる。図３から明らかな
ように、デ―タＫＣ１〜ＫＣ４のタイムスロット「１」
において基準デ―タ“１１１１”が送出されるようにな
っているので、アンド回路４１の出力が“１”となった
ときがタイムスロット「１」である。アンド回路４１の
出力“１”は基準パルスＳＹ（図５（ｃ）参照）として
タイミング信号発生回路２１に供給される。

【００４７】タイミング信号発生回路２１では、基準パ
ルスＳＹにもとづいて図５（ｄ），（ｅ），（ｇ）〜
（ｎ）に示す種々の制御用タイミング信号を発生する。
図５（ｄ）に示す信号３Ｙ１はタイムスロット「１」，
「４」，「７」……に対応して３ビットタイム（１ビッ
トタイムは１タイムスロット）周期で発生し、信号３Ｙ
２はタイムスロット「２」，「５」，「８」……に対応
して３ビットタイム周期で発生し、信号３Ｙ３はタイム
スロット「３」，「６」，「９」……に対応して３ビッ
トタイム周期で発生する。図５（ｅ）に示す４８個のパ
ルスＹ１〜Ｙ４８は各タイムスロット「１〜４８」に対
応して夫々４８ビットタイム周期で発生する。

【００４８】図４において、ラッチ回路４９はキ―コ―
ドＮ１〜Ｂ３及びキ―オン信号ＫＯ１に対応する８個の
ラッチ位置を有しており、ストロ―ク入力（Ｓ）には前
記信号３Ｙ３が加わり、デ―タ入力（Ｄ）にはゲ―ト回
路４８の出力が加わる。ゲ―ト回路４８のゲ―ト制御入
力には遅延フリップフロップ４７の出力が加わる。

【００４９】ラッチ回路４９は、デ―タＫＣ１〜ＫＣ４
として３ビットタイムの間に時分割的に供給される１チ
ャンネル分のキ―コ―ドＮ１〜Ｎ４，Ｂ１〜Ｂ３，及び
キ―オン信号ＫＯ１を信号３Ｙ３のタイミングで同時に
ラッチするためのものである。そのため、デ―タＫＣ１
〜ＫＣ４とこれらを遅延フリップフロップ４４〜４７で
適宜ずらしたものをゲ―ト回路４８を介してラッチ回路
４９の各ラッチ位置のデ―タ入力端（Ｄ）に入力するよ
うにしている。

【００５０】図３と図５から判るように、信号３Ｙ３は
デ―タＫＣ１〜ＫＣ４としてノ―トコ―ドＮ１〜Ｎ４が
供給されるタイムスロット「３」，「６」，「９」……
に同期して発生される。そこで、ノ―トコ―ドＮ１〜Ｎ
４の各ビット対応するラッチ位置にはデ−タＫＣ１〜Ｋ
Ｃ４の各ビットを直接入力する。同じチャンネルのオク
タ―ブコ―ドＢ１〜Ｂ３及びキ―オン信号ＫＯ１はノ―
トコ―ドＮ１〜Ｎ４の１ビッタイム前のタイムスロット
においてデ―タＫＣ１〜ＫＣ４の形で供給される。そこ
で、デ―タＫＣ１〜ＫＣ４の各ビットを遅延フリップフ
ロップ４４，４５，４６，４７で１ビットタイム遅延し
たものを、オクタ―ブコ―ドＢ１〜Ｂ３及びキ―オン信
号ＫＯ１に夫々対応するラッチ位置に入力する。

【００５１】従って、ラッチ制御用の信号３Ｙ３が発生
したとき、ラッチ回路４９のデ―タ入力側には同じチャ
ンネルのノ―トコ―ドＮ１〜Ｎ４，オクタ−ブＢ１〜Ｂ
３，キ―オン信号ＫＯ１が同時に供給されているので、
これらキ―情報Ｎ１〜Ｎ４，Ｂ１〜Ｂ３，ＫＯ１が同時
にラッチされる。ラッチ回路４９の記憶内容は信号３Ｙ
３に従って３ビットタイム毎に書替えられる。デ―タＫ
Ｃ１〜ＫＣ４のチャンネルも３ビットタイム毎に変化す
る（図３参照）ので、ラッチ回路４９の記憶内容は３ビ
ットタイム毎に逐次別のチャンネルのキ―コ―ドＮ１〜
Ｎ４，Ｂ１〜Ｂ３及びキ―オン信号ＫＯ１に書替えられ
る。

【００５２】信号３Ｙ３が発生したとき遅延フリップフ
ロップ４７から出力されるのはキ―オン信号ＫＯ１であ
る。このキ―オン信号ＫＯ１がゲ―ト回路４８を導通制
御するようになっているため、キ―オン信号ＫＯ１が
“１”（すなわち押鍵中）のキ―コ―ドＮ１〜Ｂ３及び
キ―オン信号ＫＯ１のみがゲ―ト回路４８を通過してラ
ッチ回路４９でラッチされる。キ―オンン信号ＫＯ１が
“０”（すなわち離鍵中）の場合はゲ―ト回路４８が遮
断されて、信号３Ｙ３のタイミングでラッチ回路４９に
オ―ル“０”のデ―タがラッチされる。従って、ラッチ
回路４９の出力Ｎ１〜Ｂ３，ＫＯ１の状態は、押鍵内の
チャンネルに関してはその押圧鍵を表わす内容となる
が、離鍵中のチャンネルに関してはオ―ル“０”とな
る。このようにラッチ回路４９に押圧中のキ―コ―ドＮ
１〜Ｂ３のみをラッチするようにした理由は、後段の再
割当て回路１７においてキ―オフ検査信号Ｘにもとづく
離鍵検出処理を行ない得るようにするためである。すな
わち、離鍵されたものに関連するキ―コ―ド（ＵＫＤ，
ＵＫＨＤ＊，ＵＫＣＤ＊）を再割当て回路１７に供給し
ないようにしている。

【００５３】図５（ｆ）はラッチ回路４９から出力され
るキ−コ―ドＮ１〜Ｂ３及びキ―オン信号ＫＯ１のチャ
ンネルを示すもので、「Ｐ」はペダル鍵盤のチャンネ
ル、「Ｕ４」から「Ｕ６」までの「Ｕ」は上鍵盤専用チ
ャンネル、その次の数字はチャンネル名、「Ｌ９」から
「Ｌ１１」までの「Ｌ」は下鍵盤専用チャンネル、その
次の数字はチャンネル名、を夫々表わす。例えば、タイ
ムスロット「３」において発生されたラッチ制御用信号
３Ｙ３によってペダル鍵盤の押圧鍵のキ―コ―ド類Ｎ１
〜Ｎ４，Ｂ１〜Ｂ３，ＫＯ１がラッチ回路４９に読み込
まれ、これがタイムスロット「３」から「５」までの
間、該ラッチ回路４９から出力され続ける。次のタイム
スロット「６」において発生されたラッチ制御用信号３
Ｙ３によって上鍵盤専用の第４チャンネル（Ｕ４）に割
当てられている上鍵盤押圧鍵のキ―コ―ド類Ｎ１〜Ｎ
４，Ｂ１〜Ｂ３，ＫＯ１がラッチ回路４９に読み込ま
れ、これがタイムスロット「６」から「８」までの間、
該ラッチ回路４９から出力され続ける。以後、図５
（ｆ）に示す通りに、ラッチ回路４９から出力されるキ
―コ―ド類Ｎ１〜Ｂ３，ＫＯ１のチャンネルが変化す
る。

【００５４】遅延フリップフロップ４４〜４７の前段階
に設けられているオア回路４２、４３、アンド回路５
０、インバ―タ５１，５２から成る回路は、Ｃ音のノ―
トコ―ドＮ１〜Ｎ４を本来の値“１１１１”に戻すため
の回路である。前述のように、基準デ―タ“１１１１”
との混同を避けるためにＣ音のノ―トコ―ドＮ４〜Ｎ１
は“１１００”という値に変更されて供給されるので、
下位ビットのデ―タＫＣ１及びＫＣ２をインバ―タ５１
及び５２で反転した信号及び上位のデ―タＫＣ３，ＫＣ
４を５入力型のアンド回路５０に入力し、Ｃ音の変更コ
―ド“１１００”が到来したことを該アンド回路５０で
検出する。このアンド回路５０の残りの入力には前記信
号３Ｙ３が加わっており、ノ―トコ―ドＮ１〜Ｎ４が供
給されるタイムスロットにおいてのみ上述の検出動作が
可能になるようになっている。Ｃ音の変更コ―ド“１１
００”が検出されると、アンド回路５０の出力は“１”
となり、これがオア回路４２，４３を経由してラッチ回
路４９のノ―トコ―ドＮ１，Ｎ２に対応するラッチ位置
に入力される。

【００５５】タイミング信号発生回路２１からは図５
（ｇ）〜（ｎ）に示すような信号ＵＫＴ〜ＹＵＫが発生
される。信号ＵＫＴはラッチ回路４９から上鍵盤専用チ
ャンネル（Ｕ４〜Ｕ６）のキ―コ―ドＮ１〜Ｂ３が出力
されるタイミングに対応して発生する。信号ＵＫＴ１は
上鍵盤専用チャンネルの最初のチャンネル（Ｕ４）のキ
―コ―ドＮ１〜Ｂ３がラッチ回路４９から出力されるタ
イミングに対応して発生する。信号ＬＫＴは下鍵盤専用
チャンネル（Ｌ９〜Ｌ11）のキ―コ―ドＮ１〜Ｂ３がラ
ッチ回路４９から出力されるタイミングに対応してい
る。信号ＰＫＴはペダル鍵盤専用チャンネル（Ｐ）のキ
―コ―ドＮ１〜Ｂ３がラッチ回路４９から出力されるタ
イミング（すなわち最初の上鍵盤専用チャンネルＵ４の
直前）に対応している。これらの信号ＵＫＴ〜ＰＫＴは
主に自動音キ―コ―ド形成回路１６で利用される。信号
Ｈ１は、多重デ―タＫＣ１〜ＫＣ４の１送出サイクル
（４８ビットタイム）のうち最初の１６ビットタイムに
対応して発生し、信号Ｈ２は２番目の１６ビットタイム
（タイムスロット１７から３２）に対応して発生し、信
号Ｈ３は３番目の１６ビットタイム（タイムスロット３
３から４８）に対応して発生する。信号ＹＵＫは、チャ
ンネルプロセッサ１３（図１）における上鍵盤専用チャ
ンネル（３，４，６，７，１０，１３，１６）時分割タ
イムスロット（図２（ｂ）参照）に対応して発生する。
これらの信号Ｈ１〜Ｈ３ＹＵＫは主に再割当て回路１７
で利用される。

【００５６】自動音キ―コ―ド形成回路 ラッチ回路４９（図４）から出力されたキ―コ―ドＮ１
〜Ｎ４，Ｂ１〜Ｂ３及びキ―オン信号ＫＯ１は図６に詳
細に示す自動音キ―コ―ド形成回路１６に供給される。
図６において、上鍵盤デ―タゲ―ト２２はゲ―ト５３と
このゲ―ト５３にイネ―ブル信号（ＥＮ）を供給するオ
ア回路５４とから成る。オア回路５４にはタイミング信
号発生回路２１（図４）から信号Ｙ７，Ｙ１０，Ｙ１
３，Ｙ１６，Ｙ１９，Ｙ２２，Ｙ２５が入力される。図
５に示したように、信号Ｙ１〜Ｙ４８は多重デ―タＫＣ
１〜ＫＣ４のタイムスロット「１」〜「４８」に対応し
て発生する。従って、信号Ｙ７，Ｙ１０……Ｙ２５によ
ってゲ―ト５３はタイムスロット「７」，「１０」，
「１３」，「１６」，「１９」，「２２」，「２５」
（図５（ａ）参照）において導通される。そのとき、図
５（ｆ）に示すように、丁度、上鍵盤のチャンネル（Ｕ
４，Ｕ７，Ｕ１０，Ｕ１３，Ｕ１６，Ｕ３，Ｕ６）のキ
―コ―ドＮ１〜Ｂ３がラッチ回路４９から出力されてい
るので、ゲ―ト５３では上鍵盤専用チャンネルのキ―コ
―ドＮ1 〜Ｂ3 のみが飛び飛びに（２タイムスロット分
の間隔を開けて３タイムスロット毎に）選択導出され
る。ゲ―ト５３すなわち上鍵盤デ―タゲ―ト２２から出
力される上鍵盤押圧鍵のキ―コ―ドＵＫＤのタイミング
を図５（ｏ）に示す。

【００５７】例えば、上鍵盤でＥ５とＡ＃５の鍵が押圧
され、下鍵盤でＣ３，Ｅ３，Ｇ３の鍵が押圧され、ペダ
ル鍵盤でＣ１の鍵が押圧され、それらの鍵が夫々チャン
ネルＵ１３，Ｕ７，Ｌ２，Ｌ９，Ｌ５，Ｐに割当てられ
たとすると、図７（ｂ）に示すタイミングで各押圧鍵
（Ｃ１〜Ｇ３）のキ−コ―ドＮ１〜Ｂ３がラッチ回路４
９から出力される。図７（ａ）は図５と同様に多重デ―
タＫＣ１〜ＫＣ４のタイムスロットを示している。この
場合、図７（ｃ）に示すように、信号Ｙ１０とＹ１６
（タイムスロット１０と１６）のタイミングでＡ＃５と
Ｅ５のキ―コ―ド（Ｎ１〜Ｂ３）が上鍵盤押圧鍵キ―コ
―ドＵＫＤとしてゲ―ト５３で選択出力される。

【００５８】上鍵盤最高音ラッチ回路２３は比較回路５
５と一時記憶回路５６及びゲ―ト５７を含んでいる。図
４のラッチ回路４９から供給されたキ―コ―ドＮ１〜Ｂ
３は比較回路５５のＡ入力及び一時記憶回路５６に入力
される。一時記憶回路５６には上鍵盤最高押圧鍵のキ―
コ―ド（ＵＫＨＤ）が記憶される。比較回路５５のＢ入
力には一時記憶回路５６の出力が加わる。比較回路５５
は両入力Ａ，Ｂの関係がＡ＞Ｂのときつまりラッチ回路
４９から与えられるキ―コ―ドＮ１〜Ｂ３が記憶回路５
６に記憶したキ―コ―ド（ＵＫＨＤ）よりも大きいとき
（すなわちより高音であるとき）“１”を出力する。こ
の比較回路５５の出力はアンド回路５８，オア回路５
９，アンド回路６０を介して一時記憶回路５６の読込み
制御入力（Ｌ）に加わる。アンド回路５８の他の入力に
はタイミング信号発生回路２１から発生された上鍵盤専
用チャンネルＵ４〜Ｕ６のタイミングを表わす信号ＵＫ
Ｔ（図５（ｇ）が入力される。アンド回路６０の他の入
力には信号３Ｙ１（図５（ｄ））が入力される。従っ
て、ラッチ回路４９から時分割的に供給されるキ―コ―
ド（Ｎ１〜Ｂ３）が記憶回路５６に現在記憶している最
高押圧鍵のキ―コ―ドＵＫＨＤよりも大きい（高音であ
る）場合、それが上鍵盤のものである（ＵＫＴが
“１”）ことを条件に、信号３Ｙ１のタイミングで、そ
のラッチ回路４９から与えられたキ―コ―ドを（Ｎ１〜
Ｂ３）が記憶回路５６に読込み、最高音キ―コ―ドＵＫ
ＨＤの記憶を書替える。一時記憶回路５６に記憶した上
鍵盤最高音押圧鍵をキ―コ―ドＵＫＨＤはゲ―ト５７を
介して出力される。ゲ―ト５７のイネ―ブル入力（Ｅ
Ｎ）にはスイッチ２９からの信号が加わる。このスイッ
チ２９がオフのときゲ―ト５７が遮断され、上鍵盤最高
音ラッチ回路２３からキ―コ―ドＵＫＨＤは出力されな
い。上鍵盤最高押圧鍵の１オクタ―ブ下の音を自動的に
発音させる場合はスイッチ２９をオンにし、ゲ―ト５７
を導通し、キ―コ―ドＵＫＨＤを回路２３から出力す
る。

【００５９】オア回路５９の他の入力には信号ＵＫＴ１
（図５（ｈ））が与えられる。この信号ＵＫＴ１は上鍵
盤専用チャンネルの最初のチャンネル（Ｕ４）に対応し
ており、この最初のチャンネル（Ｕ４）においては比較
回路５５の比較出力にかかわりなく強制的に当該チャン
ネル（Ｕ４）に割当てられているキ―コ―ド（Ｎ１〜Ｂ
３）を一時記憶回路５６に記憶する。以後、順に各チャ
ンネル（Ｕ４〜Ｕ６）のキ―コ―ドの大小が比較され、
上鍵盤の最後のチャンネル（Ｕ６）との比較を終えたと
きに一時記憶回路５６に記憶されているキ―コ―ドが真
の上鍵盤最高押圧鍵のキ―コ―ドＵＫＨＤである。図７
の例の場合は、同図（ｄ）に示すように上鍵盤最高押圧
鍵のキ―コ―ドＵＫＨＤが発生する。つまり、最初のチ
ャンネル（Ｕ４）ではキ―コ―ドＮ１〜Ｂ３が割当てら
れていないからタイムスロット７，８，９においてキ―
コ―ドＵＫＨＤは“０”であり、次のチャンネル（Ｕ
７）に当てられているＡ＃５のキ―コ―ドが記憶回路５
６にまず記憶される。次にこのＡ＃５とＥ５を比較する
とＡ＃５の方が高いので、記憶回路５６の記憶は変わら
ず、最高音してＡ＃５のキ―コ―ドＵＫＨＤが最終的に
得られる。

【００６０】上鍵盤最高音オクタ―ブ変換回路２６はオ
クタ―ブ（Ｂ１〜Ｂ３）から１を減算する減算器６１か
ら成る。ゲ―ト５７から出力された上鍵盤最高押圧鍵の
キ―コ―ドＵＫＨＤのうちのノ―トコ―ド（Ｎ１〜Ｎ
４）は何の変更も加えられずに回路２６を通過するが、
オクタ―ブコ―ド（Ｂ１〜Ｂ３）は減算器６１に入力さ
れ、その値が１減算される。減算器６１から出力された
オクタ―ブコ―ド（Ｂ１〜Ｂ３＊）は、変更されなかっ
たノ―トコ―ド（Ｎ１〜Ｎ４）共に上鍵盤最高押圧鍵の
１オクタ―ブ下の音を表わすキ―コ―ド（ＵＫＨＤ＊）
となり、最高音変換デ―タゲ―ト２７のゲ―ト６２に入
力される。ゲ―ト６２のイネ―ブル入力（ＥＮ）にはタ
イミング信号発生回路２１から信号Ｙ１（図５（ｅ））
が与えられる。この信号Ｙ１はタイムスロット「１」に
対応しており、このとき上鍵盤最高音ラッチ回路２３に
おける上鍵盤専用チャンネル（Ｕ４〜Ｕ６）のキ―コ―
ドの順次比較は終了しており、真の上鍵盤最高押圧鍵の
キ―コ―ドＵＫＨＤ＊がゲ―ト２７（６２）から出力さ
れる。このキ―コ―ドＵＫＨＤ＊がゲ―ト２７から出力
されるタイミングを図５（ｐ）に示す。また、図７の例
の場合は同図（ｅ）に示すように、キ―コ―ドＵＫＨＤ
＊としてＡ＃５のキ―コ―ドがゲ―ト２７（６２）から
出力される。

【００６１】上鍵盤最低音ラッチ回路２４は、比較回路
６３と一時記憶回路６４を含んでいる。一時記憶回路６
４は上鍵盤最低押圧鍵のキ―コ―ドＵＫＬＤを記憶する
もので、その出力が比較回路６３のＢ入力に加えられ
る。ラッチ回路４９（図４）から供給されたキ―コ―ド
Ｎ１〜Ｂ３は比較回路６３のＡ入力及び一時記憶回路６
４に入力される。また、ラッチ回路４９から供給される
キ―オン信号ＫＯ１はアンド回路６５に入力される。比
較回路６３は両入力Ａ，Ｂの関係がＡ＜Ｂのときつまり
ラッチ回路４９から与えられるキ―コ―ドＮ１〜Ｂ３が
記憶回路６４に記憶したキ―コ―ド（ＵＫＬＤ）よりも
小さいとき（すなわちより低音であるとき）“１”を出
力する。この比較回路６３の出力はアンド回路６５，６
６を介して一時記憶回路６４の読込み制御入力（Ｌ）に
加わる。アンド回路６５の残りの入力には上鍵盤専用チ
ャンネルＵ４〜Ｕ６のタイミングを表わす信号ＵＫＴ
（図５（ｇ））が入力される。アンド回路６６の他の入
力には信号３Ｙ１（図５（ｄ））が入力される。

【００６２】信号ＵＫＴをアンド回路６５に入力した理
由は上鍵盤に関する比較結果のみを選択するためであ
る。キ―オン信号ＫＯ１をアンド回路６５に入力した理
由は、鍵押圧中のキ―コ―ドに関する比較結果のみを選
択するためである。例えばＡ入力がオ―ル“０”の場
合、Ａ＜Ｂが成立して比較回路６３から出力“１”が発
生されるが、キ―オン信号ＫＯ１は、“０”であるため
一時記憶回路６４に読込み制御入力（Ｌ）は与えられな
い。

【００６３】一時記憶回路６４はプリセット入力（Ｐ
Ｓ）を有しており、アンド回路６７から信号“１”が与
えられた場合、記憶キ―コ―ドＵＫＨＤを最大値（オ―
ル“１”）にプリセットする。アンド回路６７には信号
ＰＫＴ（図５（ｊ））と信号３Ｙ１（図５（ｄ））が入
力されており、上鍵盤専用チャンネルＵ４〜Ｕ６（図５
（ｆ））のキ―コ―ドＮ１〜Ｂ３が供給される直前にお
いて一時記憶回路６４にオ―ル“１”がセットされる。
このため、上鍵盤専用チャンネルＵ４〜Ｕ６の区間にお
いて押鍵中のキ―コ―ドＮ１〜Ｂ３が最初に現われたと
きに比較回路６３におけるＡ＜Ｂの比較が成立しかつア
ンド回路６５の条件も成立してその最初の上鍵盤のキ―
コ―ドＮ１〜Ｂ３が一時記憶回路６４に記憶される。以
後、順に各チャンネル（Ｕ４〜Ｕ６）のキ―コ―ドの大
小が比較され、より小さい（低音の）キ―コ―ドＮ１〜
Ｂ３が一時記憶回路６４に記憶される。従って、上鍵盤
の最後のチャンネル（Ｕ６）との比較を終えたときに一
時記憶回路６４に記憶されているキ―コ―ドが真の上鍵
盤最低押圧鍵のキ―コ―ドＵＫＬＤであり、ひき続く下
鍵盤専用チャンネル（Ｌ９〜Ｌ１１）の（図５（ｆ））
においては真の上鍵盤最低押圧鍵のキ―コ―ドＵＫＬＤ
回路２４から出力される。

【００６４】図７の例の場合は、同図（ｆ）に示すよう
に上鍵盤最低押圧鍵のキ―コ―ドＵＫＬＤが発生する。
つまり、最初のキ―コ―ド（Ａ＃５）が表われるまでは
キ―コ―ドＵＫＬＤの内容はオ―ル“１”であり、次に
最初のキ―コ―ド（Ａ＃５）が記憶され、更にＥ５のキ
―コ―ドが到来したとき比較回路６３のＡ＜Ｂが成立し
てＥ５のキ―コ―ドが真のキ―コ―ドＵＫＬＤとして記
憶される。

【００６５】上鍵盤で全く鍵が押圧されていない場合
は、アンド回路６５の条件が成立することはなく、一時
記憶回路６４の内容は常にオ―ル“１”である。一時記
憶回路６４の出力キ―コ―ドＵＫＬＤの全ビットを入力
したアンド回路６８は、キ―コ―ドＵＫＬＤの内容がオ
―ル“１”であること（つまり上鍵盤で鍵が押圧されて
いないこと）を検出する回路であり、上鍵盤オ―ルオフ
信号ＵＫＯＦＦを発生する。

【００６６】下鍵盤デ―タゲ―ト２５は、信号ＬＫＴ
（図５（ｉ）参照）によって導通制御されるゲ―ト６９
を含んでおり、下鍵盤専用チャンネル（Ｌ９〜Ｌ１１）
に割当てられているキ―コ―ド（Ｎ１〜Ｂ３）とキ―オ
ン信号（ＫＯ１）のみを選択出力する。下鍵盤デ―タゲ
―ト２５で選択された下鍵盤押圧鍵のキ―コ―ドＬＫＤ
のうちのオクタ―ブコ―ドＢ１〜Ｂ３は全く利用され
ず、ノ―トコ―ドＮ１〜Ｎ４（ＬＫＮＣ）だけがＬＫ／
ＵＫデ―タ変換回路３０及びＬＫ／ＵＫデ―タ変換禁止
制御回路３１に供給される。

【００６７】ＬＫ／ＵＫデ―タ変換回路３０において、
回路２４から与えられる上鍵盤最低押圧鍵キ―コ―ドＵ
ＫＬＤのオクタ―ブコ―ド（Ｂ１〜Ｂ３）の部分ＵＬＯ
Ｃはオクタ―ブダウン用の減算器７０及びセレクタ７１
のＡ入力に加わる。また、最低音キ―コ―ドＵＫＬＤの
ノ―トコ―ド（Ｎ１〜Ｎ４）の部分ＵＬＮＣは比較回路
７２のＡ入力に加わる。比較回路７２のＢ入力には下鍵
盤デ―タゲ―ト２５から下鍵盤押圧鍵のノ―トコ―ドＬ
ＫＮＣが与えられる。セレクタ７１のＢ入力には減算器
７０の出力が与えられる。減算器７０はオクタ―ブコ―
ドＵＬＯＣの値から１減算し、１オクタ―ブ下の値ＵＬ
ＯＣ−１を得る。セレクタ７１の選択制御入力には比較
回路７２の出力が与えられる。比較回路７２はＡ＞Ｂの
とき出力“１”を生じ、セレクタ７１のＡ入力（つまり
ＵＬＯＣ）を選択させる。Ａ＞ＢのときつまりＡ≦Ｂの
ときは比較回路７２の出力は“０”であり、セレクタ７
１のＢ入力（つまりＵＬＯＣ−１）を選択させる。

【００６８】比較回路７２は、下鍵盤押圧鍵のノ―トコ
―ドＬＫＮＣが表わす音名が上鍵盤最低押圧鍵のノ―ト
コ―ドＵＬＮＣが表わす音名よりも低いか否かを判定す
る。下鍵盤押圧鍵の音名が上鍵盤最低押圧鍵の音名より
も低いとき、つまりＵＬＮＣ＞ＬＫＮＣのとき、比較回
路７２ではＡ＞Ｂが成立し、セレクタ７１では上鍵盤最
低押圧鍵のオクタ―ブコ―ドＵＬＯＣをそのまま選択出
力する。セレクタ７１から選択出力されたオクタ―ブコ
―ド（Ｂ１〜Ｂ３）は下鍵盤押圧鍵のノ―トコ―ドＬＫ
ＮＣと組合わさって新たなキ―コ―ドＵＫＣＤ１を構成
する。下鍵盤押圧鍵の音名が上鍵盤最低押圧鍵の音名と
同じかそれよりも高い場合、つまりＵＬＮＣ≦ＬＫＮＣ
のとき、セレクタ７１では上鍵盤最低押圧鍵のオクタ―
ブの１オクタ―ブ下のオクタ―ブコ―ドＵＬＯＣ−１を
選択出力する。尚、１２の音名の高低関係は第１表のノ
―トコ―ドの大小関係に示すように、Ｃ＃を最低、Ｃを
最高としている。

【００６９】以上のようにして、上鍵盤最低押圧鍵の下
１オクタ―ブ以内に入るように、下鍵盤押圧鍵のオクタ
―ブを変更して新たなキ―コ―ドＵＫＣＤ１が形成され
る。このキ―コ―ドＵＫＣＤ１はゲ―ト７３に入力され
る。ゲ―ト７３のイネ―ブル入力（ＥＮ）にはＬＫ／Ｕ
Ｋデ―タ変換禁止制御回路３１からのイネ―ブル信号Ｅ
ＮＢが入力される。

【００７０】ＬＫ／ＵＫデ―タ禁止制御回路３１におい
て、比較回路７４、７５、７６の一方入力には上鍵盤最
低押圧鍵のノ―トコ―ドＵＬＮＣが夫々入力され、比較
回路７７、７８の一方入力は上鍵盤最高押圧鍵のノ―ト
コ―ドＵＨＮＣが夫々入力される。比較回路７４の他の
入力には下鍵盤押圧鍵のノ―トコ―ドＬＫＮＣがゲ―ト
６９から与えられる。この下鍵盤押圧鍵のノ―トコ―ド
ＬＫＮＣは半音上変換回路７９及び全音上変換回路８０
に入力される。半音上変換回路７９はノ―トコ―ドＬＫ
ＮＣの値をそのノ―トコ−ドＬＫＮＣが表わす音名の半
音上の音名に対応する値に変換する。

【００７１】全音上変換回路８０はノ―トコ―ドＬＫＮ
Ｃの値をそのノ―トコ―ドＬＫＮＣが表わす音名の全音
上の音名に対応する値に変換する。第１表で示したよう
にノ―トコ―ドＮ１〜Ｎ４には１０進数「４」、
「８」、「１２」、「１６（０）」に対応するものが欠
落しているので、或る音名の半音上の音程関係にある音
名のノ―トコ―ドを得る場合、元の音名（回路７９の入
力）がＤ＃、Ｆ＃、Ａ、またはＣの場合はそのノ―トコ
―ドに２を加算し、それ以外の音名の場合は１を加算す
ればよい。また、或る音名の全音上の音程関係にある音
名のノ―トコ―ドを得る場合は、元の音名（回路８０の
入力）がＣ＃、Ｅ、ＧまたＡ＃の場合はそのノ―トコ―
ドに２を加算し、それ以外の音名の場合は３を加算すれ
ばよい。半音上変換変換回路７９及び全音上変換回路８
０は、入力されたノ―トコ―ド（ＬＫＮＣ）に対して所
定の半音上または全音上のノ―トコ―ドを出力するよう
にしたリ―ドオンリイメモリによっても構成することが
できる。

【００７２】半音上変換回路７９から出力された下鍵盤
押圧鍵の半音上のノ―トコ―ドＬＫＮＣ（Ｃ）は比較回
路７５及び７７の他の入力に加わる。全音上変換回路８
０から出力された下鍵盤押圧鍵の全音上のノ―トコ―ド
ＬＫＮＣ（Ｗ）は比較回路７６及び７８の他の入力に加
わる。比較回路７４乃至７８は両入力が一致したとき一
致出力ＥＱが“１”となり、該一致出力ＥＱがノア回路
８１に入力される。ノア回路８１のいずれかの入力が
“１”となると、イネ―ブル信号ＥＮＢが“０”とな
り、ゲ―ト７３を遮断する。

【００７３】比較回路７４は、上鍵盤最低押圧鍵のノ―
トコ―ドＵＬＮＣと下鍵盤押圧鍵のノ―トコ―ドＬＫＮ
Ｃが一致したときイネ―ブル信号ＥＮＢを“０”にして
ゲ―ト７３を遮断し、キ―コ―ドＵＫＣＤ１を禁止する
ためのものである。このとき比較回路７２の出力（Ａ＞
Ｂ）は“０”であり、１オクタ―ブ下のオクタ―ブコ―
ドＵＬＯＣ−１がセレクタ７１で選択されている。従っ
て、新たに形成されたキ―コ―ドＵＫＣＤ１は上鍵盤最
低押圧鍵の１オクタ―ブ下の同一音名の音を表わしてお
り、このキ―コ―ドＵＫＣＤ１が比較回路７４の働きに
よってゲ―ト７３で阻止される。

【００７４】比較回路７５は、上鍵盤最低押圧鍵のノ―
トコ―ドＵＬＮＣと下鍵盤押圧鍵の半音上ノ―トコ―ド
ＬＫＮＣ（Ｃ）とが一致したとき、キ―コ―ドＵＫＣＤ
１を禁止するためのものである。このとき、下鍵盤押圧
鍵の音名（ＬＫＮＣ）は上鍵盤最低押圧鍵の音名（ＵＬ
ＮＣ）の半音下の音程関係にある。従って、新たに形成
されたキ―コ―ドＵＫＣＤ１が上鍵盤最低押圧鍵の半音
下の音を表わしている場合、そのキ―コ―ドＵＫＣＤ１
はゲ―ト７３で阻止される。

【００７５】比較回路７６は、上鍵盤最低押圧鍵のノ―
トコ―ドＵＬＮＣと下鍵盤押圧鍵の全音上のノ―トコ―
ドＬＫＮＣ（Ｗ）が一致したことを検出するためのもの
である。このとき、下鍵盤押圧鍵の音名（ＬＫＮＣ）は
上鍵盤最低押圧鍵の音名（ＵＬＮＣ）の全音下の音程関
係にある。従って、新たに形成されたキ―コ―ドＵＫＣ
Ｄ１が上鍵盤最低押圧鍵の全音下の音を表わしている場
合、そのキ―コ―ドＵＫＣＤ１はゲ―ト７３で阻止され
る。

【００７６】比較回路７７は、上鍵盤最低押圧鍵のノ―
トコ―ドＵＨＮＣと下鍵盤押圧鍵の半音上ノ―トコ―ド
ＬＫＮＣ（Ｃ）とが一致したことを検出するためのもの
である。このとき、下鍵盤押圧鍵の音名（ＬＫＮＣ）は
上鍵盤最高押圧鍵の音名（ＵＨＮＣ）の半音下の音程関
係にあり、新たに形成されたキ―コ―ドＵＫＣＤ１が上
鍵盤最高押圧鍵の半音下の音名である。この場合も、一
致出力ＥＱにもとづいてイネ−ブル信号ＥＮＢが“０”
になるので、キ―コ―ドＵＫＣＤ１が阻止される。

【００７７】比較回路７８は、上鍵盤最高押圧鍵のノ―
トコ―ドＵＨＮＣと下鍵盤押圧鍵の全音上ノ―トコ―ド
ＬＫＮＣ（Ｗ）とが一致したことを検出するためのもの
である。このとき、下鍵盤押圧鍵の音名（ＬＫＮＣ）は
上鍵盤最高押圧鍵の音名（ＵＨＮＣ）の全音下の音程関
係にある。従って、新たに形成されたキ―コ―ドＵＫＣ
Ｄ１が上鍵盤最高押圧鍵の半音下の音程関係にあり、該
キ―コ―ドＵＫＣＤ１でゲ―ト７３で阻止される。

【００７８】上鍵盤最低押圧鍵と同じ音名あるいは半音
下あるいは全音下のキ―コ―ドＵＫＣＤ１（すなわち自
動音）を禁止した理由は、音程の近い複数音を同時に発
音することにより音が不鮮明になることを防ぐためであ
る。上鍵盤最高押圧鍵の半音下あるいは全音下の音名の
キ―コ―ドＵＫＣＤ１を禁止した理由は、上鍵盤最高押
圧鍵の１オクタ―ブ下の音（ＵＫＨＤ＊）を発生する場
合にこのＵＫＨＤ＊の音とキ―コ―ドＵＫＣＤ１にもと
づく音との音程が近くなり、そのままでは発生音が不鮮
明になるからである。上鍵盤最高押圧鍵の１オクタ―ブ
下の音を自動的に発生する機能を選択しない場合、すな
わちスイッチ２９がオフの場合、上鍵盤最高押圧鍵のキ
―コ―ドＵＫＨＤ（従ってノ―トコ―ドＵＨＮＣも）も
発生されないので、比較回路７７、７８から下鍵盤のノ
―トコ―ドＬＫＮＣに対応して一致出力ＥＱが生じるこ
とはなく、上鍵盤最高押圧鍵の半音下または全音下のキ
―コ―ドＵＫＣＤ１が禁止されることはない。

【００７９】尚、この例では上鍵盤最低押圧鍵よりも自
動音（ＵＫＣＤ１）が高くなることはないが、もし高く
なることがあるように回路変更した場合は上鍵盤最低押
圧鍵の半音上あるいは全音上の自動音（ＵＫＣＤ１）も
禁止するように禁止制御回路３１を構成することができ
る。ところで、上鍵盤最高押圧鍵の１オクタ―ブ下の音
よりもキ―コ―ドＵＫＣＤ１にもとづく自動音が高くな
ることはこの実施例においても起り得る。そのため、上
鍵盤最高押圧鍵の半音上あるいは全音上の音名に対応す
るキ―コ―ドＵＫＣＤ１も禁止するように禁止制御回路
３１を構成してもよい。

【００８０】ノア回路８１には比較回路７４〜７８の出
力ＥＱのほかに上鍵盤最低音ラッチ回路２４からの上鍵
盤オ―ルオフ信号ＵＫＯＦＦ及び下鍵盤デ―タゲ―ト２
５で選択された下鍵盤のキ―オン信号ＬＫＯＮをインバ
―タ８２で反転した信号が入力される。従って、上鍵盤
で全く鍵が押圧されていない場合（ＵＫＯＦＦ“１”）
あるいは下鍵盤のキ―コ―ド（Ｎ１〜Ｂ３）がラッチ回
路４９（図４）から出力されていないとき（ＬＫＯＮが
“０”）もイネ―ブル信号ＥＮＢが“０”となり、ゲ―
ト７３が遮断される。

【００８１】ＬＫ／ＵＫデ―タ変換回路３０において、
ゲ―ト７３で選択されたキ―コ―ド（ＵＫＣＤ２）はゲ
―ト８３に入力される。ゲ―ト８３は遅延制御回路３２
からの信号によって制御される。自動音を遅延発音する
機能を施さない場合は遅延制御回路３２は働かず、ゲ―
ト８３は常に導通状態となる。すなわち、図８に詳細を
示す遅延制御回路３２において遅延選択機能スイッチ８
４がオフの場合、遅延制御信号ＤＬＹは“０”であり、
図６のゲ―ト８３に付属するインバ―タ８５で該信号Ｄ
ＬＹが反転されてオア回路８６を介してゲ―ト８３の制
御入力に常に“１”が加わり、ゲ―ト８３が常に導通す
る。

【００８２】まず、遅延機能を施さない場合について説
明する。その場合、ゲ―ト７３で選択出力されたキ―コ
―ドＵＫＣＤ２は常にゲ―ト８３を通過し、自動音のキ
―コ―ド（ＵＫＣＤ＊）としてＬＫ／ＵＫ変換デ―タゲ
―ト３３に加わる。ＬＫ／ＵＫ変換デ―タゲ―ト３３は
オア回路８８の出力によって制御されるゲ―ト８７を含
んでいる。オア回路８８にタイミング信号発生回路２１
からの信号Ｙ２８、Ｙ３１、Ｙ３４、Ｙ３７、Ｙ４０、
Ｙ４３、Ｙ４６（図５（ｅ）参照）が入力される。これ
らの信号Ｙ２８〜Ｙ４６は第４図のラッチ回路４９から
各下鍵盤専用チャンネル（Ｌ９〜Ｌ１１）のキ―コ―ド
Ｎ１〜Ｂ３が送出されるタイミング（図５（ｆ）参照）
に対応している。各下鍵盤専用チャンネル（Ｌ９〜Ｌ１
１）のキ―コ―ド（ＬＫＤ）をオクタ―ブ変更して得ら
れた自動音のためのキ―コ―ドＵＫＣＤ＊が前記信号Ｙ
２８〜Ｙ４６に対応して３タイムスロット毎に時分割的
にゲ―ト８７から出力される。ゲ―ト８７（３３）から
出力されるキ―コ―ドＵＫＣＤ＊のタイミングを図５
（ｇ）に示す。

【００８３】ここで、図７の例におけるＬＫ／ＵＫデ―
タ変換回路３０及びＬＫ／ＵＫ変換デ―タゲ―ト３３の
各種信号の状態を同図（ｇ）〜（ｋ）に示す。下鍵盤デ
―タゲ―ト２５においては、チャンネルＬ９、Ｌ２、Ｌ
５に割当てられている下鍵盤押圧鍵Ｅ３、Ｃ３、Ｇ３が
不鍵盤押圧鍵キ―コ―ドＬＫＤとして図７（ｇ）に示す
ように選択される。この例の場合、上鍵盤最低押圧鍵の
キ―コ―ドＵＫＬＤとしてＥ５がラッチ回路２４間の一
時記憶回路６４に記憶されている（図７（ｆ））。下鍵
盤押圧鍵Ｅ３、Ｃ３、Ｇ３の音名Ｅ、Ｃ、Ｇは、上鍵盤
最低押圧鍵の音名Ｅと同じもしくはＥより高い（第１表
参照）ので、セレクタ７１では減算器７０から出力され
る上鍵盤最低押圧鍵Ｅ５のオクタ―ブコ―ド（Ｂ３、Ｂ
２、Ｂ１＝“０１１”）を１オクタ―ブ下げたオクタ―
ブコドＵＬＯＣ−１（Ｂ３、Ｂ２、Ｂ１＝“０１０”）
を選択する。従って、ゲ―ト７３の入力側に与えられる
キ―コ―ドＵＫＣＤ１のオクタ―ブコ―ドＢ３、Ｂ２、
Ｂ１はすべて“０１０”であり、図７（ｈ）に示すよう
にキ―コ―ドＵＫＣＤ１としてＥ４、Ｃ５、Ｇ４が得ら
れる（第２表参照）。また、下鍵盤押圧鍵Ｅ３と上鍵盤
最低押圧鍵Ｅ５が同一音名であるので、Ｅ４のキ―コ―
ドＵＫＣＤ１に対応してイネ―ブル信号ＥＮＢが“０”
となるが、Ｃ及びＧとＥは全音程以上離れているのでＣ
５及びＧ４のキ―コ―ドＵＫＣＤ１に対応してイネ―ブ
ル信号ＥＮＢは“１”となる（図７（ｉ））。

【００８４】従ってゲ―ト７３から出力されるキ―コ―
ドＵＫＣＤ２は図７（ｊ）に示すようにＣ５とＧ４だけ
であり、Ｅ４は禁止される。このＣ５とＧ４のキ―コ―
ドＵＫＣＤ２は信号Ｙ３７とＹ４０のタイミングでゲ―
ト３３で選択され、図７（ｋ）に示すように自動音のキ
―コ―ドＵＫＣＤ＊としてＣ５とＧ４がゲ―ト３３から
出力される。

【００８５】上鍵盤デ―タゲ―ト２２から出力される上
鍵盤押圧鍵のキ―コ―ドＵＫＤ、最高音変換デ―タゲ―
ト２７から出力される上鍵盤最高押圧鍵の１オクタ―ブ
下のキ―コ―ドＵＫＨＤ＊、及びＬＫ／ＵＫ変換デ―タ
ゲ―ト３３から出力されるキ―コ―ドＵＫＣＤ＊はオア
回路群２８で１組のキ―コ―ドバス８９（キ―コ―ドＮ
１〜Ｂ３に対応する７ビットのラインから成る）に多重
化される。図５（ｏ）、（ｐ）、（ｑ）あるいは図７
（ｃ）、（ｅ）、（ｋ）に示すように各キ―コ―ドＵＫ
Ｄ、ＵＫＨＤ、ＵＫＣＤ＊のタイミングは３ビットタイ
ムづつずれているので異なるキ―コ―ドが重り合うこと
はない。

【００８６】次に、遅延機能を施す場合について述べ
る。遅延機能を施す場合は図８の遅延機能選択スイッチ
８４をオンにし、遅延制御信号ＤＬＹを“１”にする。
信号ＤＬＹが“１”になると、図６のインバ―タ８５の
出力は“０”となり、アンド回路９０が動作可能とな
る。アンド回路９０の他の入力には遅延制御動作３２か
らデイレイゲ―ト信号ＤＬＧが与えられており、ゲ―ト
８３はこのデイレイゲ―ト信号ＤＬＧによって制御され
る。図６のＬＫ／ＵＫデ―タ変換回路３０において、ゲ
―ト７３からゲ―ト８３に与えられるキ―コ―ドＵＫＣ
Ｄ２は７入力型のオア回路９１にも入力される。ゲ―ト
７３から何らかのキ―コ―ドＵＫＣＤ２（Ｎ１〜Ｂ３）
が出力されたときオア回路９１の出力が“１”となり、
これが自動音キ―オン信号ＡＫＯＮとして遅延制御回路
３２に入力される。

【００８７】図８に示す遅延制御回路３２において、キ
―オン信号ＡＫＯＮはラッチ回路９２〜９８のデ―タ入
力（Ｄ）に夫々入力される。各ラッチ回路９２〜９８の
ストロ―ブ入力（Ｓ）にはキ―コ―ドＵＫＣＤ２の出力
タイミングに対応する信号Ｙ２８、Ｙ３１、Ｙ３４、Ｙ
３７、Ｙ４０、Ｙ４３、Ｙ４６が各別に加わる。下鍵盤
押圧鍵のキ―コ―ドＬＫＤにもとづいて形成される自動
音のキ―コ―ドＵＫＣＤ２は、図５（ｆ）に示す下鍵盤
専用チャンネルＬ９〜Ｌ１１のタイミングに対応して発
生する。信号Ｙ２８、Ｙ３１……Ｙ４６もこの下鍵盤専
用の個々のチャンネルＬ９、Ｌ１２、……Ｌ１１のタイ
ミングに対応して発生するので、各チャンネル（Ｌ９〜
Ｌ１１）の下鍵盤キ―コ―ドＬＫＤにもとづいて形成さ
れたキ―コ―ドＫＣＤ２（最大で７個）に対応するキ―
オン信号ＡＫＯＮの各々は各ラッチ回路９２〜９８の各
々に確実にラッチされる。時分割的に発生したキ―オン
信号ＡＫＯＮはこのラッチ回路９２〜９８において直流
化される。従ってラッチ回路９２〜９８の出力をみる
と、発生中の自動音（ＵＫＣＤ２）に対応するものが持
続的に“１”となっており、その他は“０”である。図
７の例では、チャンネルＬ２とＬ５に対応してＣ５とＧ
４のキ―コ―ドＵＫＣＤ２が発生されるので、キ―オン
信号ＡＫＯＮは同図（ｌ）に示すように発生される。従
ってその場合、信号Ｙ３７、Ｙ４０に対応してラッチ回
路９５及び９６にキ―オン信号ＡＫＯＮがラッチされ
る。

【００８８】各ラッチ回路９２〜９８に対応してセット
−リセット型のフリップフロップ９９〜１０５が設けら
れている。また、ラッチ回路９２〜９８の出力は微分回
路１０６〜１１２に夫々入力される。微分回路１０６の
みを詳細を示したが他の回路１０７〜１１２も同一構成
であり、ラッチ回路９２〜９８の出力が“０”から
“１”に立上ったときに１μｓ幅のパルスを出力する。
各微分回路１０６〜１１２の出力はオア回路１１３に加
えられる。キ―コ―ドＵＫＣＤ２が新たに発生された場
合、ラッチ回路（９２〜９８のいずれか１つ）の出力は
“０”から“１”に立上る。これにもとづいて対応する
微分回路（１０６〜１１２）のうち１つ）から“１”パ
ルスが発生され、オア回路１１３から出力される。従っ
てオア回路１１３の出力は新たにキ―コ―ドＵＫＣＤ２
が発生されたこと（ニュ―キ−オンＮＫＯＮ）表わして
いる。オア回路１１３の出力“１”はアンド回路１１４
〜１２０に加えられる。アンド回路１１４〜１２０の他
の出力にはラッチ回路９２〜９８の出力をインバ―タで
反転した信号が与えられ、各アンド回路１１４〜１２０
の出力はフリップフロップ９９〜１０５のリセット入力
（Ｒ）に与えられる。従って、ニュ―キ―オンＮＫＯＮ
のとき、キ―オン信号ＡＫＯＮを記憶していないラッチ
回路（９２〜９８のうち出力が“０”のもの）に対応す
るフリップフロップ（９９〜１０５）がリセットされ
る。

【００８９】フリップフロップ９９〜１０５のセット
は、以下に述べるように、キ―オン信号ＡＫＯＮを記憶
しているラッチ回路（９２〜９８）に対応するものだけ
に関して、時間的にずらして順番に行なわれる。アンド
回路１２１〜１２７、オア回路１２８〜１３２、インバ
―タ１３３〜１３８、１４６〜１５２及び遅延フリップ
フロップ１３９〜１４５によってフリップフロップ９９
〜１０５のセット制御のために優先回路が構成されてい
る。優先順位最上位がフリップフロップ９９であり、以
下１００、１０１、１０２、１０３、１０４、１０５の
順である。アンド回路１２１〜１２７のいずれかから信
号“１”が出力されたとき、それに対応するアンド回路
１５３〜１５９を介してフリップフロップ９９〜１０５
のセット入力（Ｓ）に信号“１”が与えられる。アンド
回路１２２〜１２７にはそれよりも優先順位が上位のア
ンド回路１２１〜１２６の出力がオア回路１２８〜１３
２及びインバ―タ１３３〜１３８を介して入力されてお
り、アンド回路１２１〜１２６の出力が“１”（セット
信号）のときそれよりも下位のアンド回路１２２〜１２
７をすべて動作不能としている。アンド回路１２１〜１
２７の他の入力にはラッチ回路９２〜９８の出力及び自
己に対応するフリップフロップ９９〜１０５の出力
（Ｑ）を遅延フリップフロップ１３９〜１４５で遅延し
更にインバ―タ１４６〜１５２で反転した信号が加えら
れる。従って、或るフリップフロップ（９９〜１０５）
が一旦セットされると、そのフリップフロップに対応す
るアンド回路（１２１〜１２７）は動作不能となり、そ
れよりも下位のアンド回路（１２２〜１２７）のうちラ
ッチ回路（９３〜９８）の出力が“１”となっているも
のの中で最優先のものが動作可能となる。こうして、優
先順位に従って順番にアンド回路１２１〜１２７からセ
ット信号が発生される。

【００９０】アンド回路１５３〜１５９の他の入力に
は、発振器１６０の発振パルスを微分回路１６１で整形
したタイミングパルスＴＰが入力される。発振器１６０
は２ｍｓ乃至１６ｍｓ程度の範囲で周波数調整可能な比
較的遅いクロックパルスを発振する。微分回路１６１で
は、発振器１６０から発振したパルスをその立上り近辺
においてタイミング信号Ｙ１（図５（ｅ））に同期して
１度だけ選択し、タイミングパルスＴＰを得る。従っ
て、タイミングパルスＴＰは発振器１６０の発振出力と
同じを同期をもち、かつ、信号Ｙ１と同じパルス幅（１
μｓ）のパルスである。

【００９１】アンド回路１２１〜１２７のいずれか１つ
から出力されているセット信号はタイミングパルスＴＲ
が発生したときに、対応するアンド回路（１５３〜１５
９）を介してフリップフロップ（９９〜１０５）のセッ
ト入力（Ｓ）に供給される。従って、或るフリップフロ
ップ（９９〜１０５）がセットされたときからそれより
も下位のフリップフリップ（１００〜１０５）が次にセ
ットされるまではタイミングパルスＴＰの周期に等しい
２乃至１６ｍｓ程度時間遅れがある。このフリップフロ
ップ９９〜１０５のセットタイミングの時間遅れによっ
て、自動音用のキ―コ―ドＵＫＣＤ＊を時間的にずらし
て順番に発生し、複数の自動音（和音）の発音開始時点
を順次ずらす効果が得られる。尚、一旦セットされたフ
リップフロップ９９〜１０５は次にリセットされるまで
セット状態が保持される。

【００９２】フリップフロップ９９〜１０５のセット出
力（Ｑ）はアンド回路１６２〜１６８に夫々入力され
る。アンド回路１６２〜１６８の他の入力には、夫々に
対応するラッチ回路９２〜９８に入力されているのと同
じ信号Ｙ２８、Ｙ３１、Ｙ３４、……Ｙ４６が各別に入
力される。これらのアンド回路１６２〜１６８は各フリ
ップフロップ９９〜１０５の出力を元の時分割タイミン
グ（図５（ｆ）に示す下鍵盤専用チャンネルＬ９〜Ｌ１
１のタイミング）に戻すための回路であり、これらの出
力がオア回路１６９を介してデイレイゲ―ト信号ＤＬＧ
として図６のアンド回路９０に供給される。ＬＫ／ＵＫ
デ―タ変換回路３０のゲ―ト８３はこのデイレイゲ―ト
信号ＤＬＧのタイミングで導通制御される。

【００９３】図７の場合を例にして、遅延制御回路３２
の動作を示すと図９のようになる。図７（ｊ）に示すキ
―コ―ド、ＵＫＣＤ２に対応して図７（ｌ）に示すよう
に発生される自動キ―オン信号ＡＫＯＮを、タイムスケ
―ルを縮小して示すと図９（ａ）のようにになる。下鍵
盤専用チャンネルＬ２とＬ５のタイミングに対応して発
生したキ―オンＡＫＯＮは信号Ｙ３７とＹ４０にもとづ
いてラッチ回路９５及び９６に夫々ラッチされる。それ
までのラッチ回路９５、９６の内容が“０”であった場
合は図９（ｂ）に示すようにニュ―キ―オン信号ＮＫＯ
Ｎがオア回路１１３から発生される。

【００９４】ラッチ回路９５と９６は９６の方が優先す
るので、初めはアンド回路１２４から信号“１”が出力
され、アンド回路１２５はオア回路１３０及びインバ―
タ１３６を介して動作不能にされている。図９（ｃ）に
示すようにタイミングパルスＴＰが発生すると、アンド
回路１２４からの信号“１”によってアンド回路１５６
が“１”を出力し、フリップフリップ１０２がセットさ
れる。以後、フリップフロップ１０２は図９（ｄ）に示
すようにセット状態となる。タイミング信号Ｙ３７に従
ってフリップフロップ１０２の出力（Ｑ）がアンド回路
１６５で選択され、図９（ｆ）に示すようにディレイゲ
―ト信号ＤＬＧが得られる。初めは信号Ｙ３７に対応す
るディレイゲ―ト信号ＤＬＧしか得られないので、ゲ―
ト３３（図６）から出力される自動音用のキ―コ―ドＵ
ＫＣＤ＊は図９（ｇ）に示すようにＣ５に対応するもの
だけである。フリップフロップ１０２がセットされたこ
とにより、遅延フリップフロップ１４２、インバ―タ１
４９を介してアンド回路１２４が動作不能となり、今度
はラッチ回路９６に対応するアンド回路１２５が動作可
能となる。

【００９５】それから数ｍｓ経過すると、再びタイミン
グパルスＴＰが発生する。今度はアンド回路１２５から
のセット信号がアンド回路１５７を介してフリップフロ
ップ１０３に与えられ、図９（ｅ）に示すように該フリ
ップフロップ１０３がセットされる。以後は、タイミン
グ信号Ｙ３７、Ｙ４０に従ってフリップフロップ１０
２、１０３の出力（Ｑ）がアンド回路１６５、１６６で
選択され、図９（ｆ）に示すように信号Ｙ３７、Ｙ４０
に対応して２つのデイレイゲ―ト信号ＤＬＧが発生さ
れ、同図（ｇ）に示すようにＣ５とＧ４のキ―コ―ドＵ
ＫＣＤ＊がゲ―ト３３（図６）から出力される。以上の
ようにして、自動音（Ｃ５、Ｇ４）が１音づつ順番に遅
延されて発音される。この遅延は図８の発振器１６０の
発振周期を調整することにより可変される。

【００９６】尚、図７の例では、自動音キ―コ―ド形成
回路１６（図６）の動作を理解し易くするために、上鍵
盤で２つの鍵（Ａ＃５とＥ５）が押圧されているものと
している。しかしこれは特殊な例であって、一般的には
上鍵盤はメロディ演奏に使用され、下鍵盤は和音演奏に
使用されるので、上鍵盤では同時には１鍵しか押圧され
ない。上鍵盤で１鍵しか押圧されていない場合は、最高
押圧鍵（ＵＫＨＤ）と最低押圧鍵（ＵＫＬＤ）は同じ鍵
である。

【００９７】再割当て回路 図１０は再割当て回路１７における割当て準備回路３
４、キ―コ―ド記憶回路３５、比較回路３６及び割当て
制御部３７の詳細例を示すものである。図６に示すオア
回路群２８からキ―コ―ドバス８９を介して図１０の割
当て準備回路３４内のゲ―ト１７０に与えられるキ―コ
―ドＵＫＤ、ＵＫＨＤ、ＵＫＣＤ＊のタイミングは、図
５（ｏ）、（ｐ）、（ｑ）を多重化した状態であり、図
１１（ａ）に示すようになっている。すなわち個々のキ
―コ―ドの時間幅は１タイムスロットの幅（１μｓ）で
あり、それらが４８タイムスロット（４８μｓ）の間で
１通り時分割的に供給され、その時分割供給が４８タイ
ムスロット毎に繰返される。割当て準備回路３４では、
バス８９に与えられる１μｓ幅のキ―コ―ドＵＫＤ、Ｕ
ＫＨＤ＊、ＵＫＣＤ＊の幅を後段の割当て処理に適した
４８μｓに近い時間幅に拡大整形する。

【００９８】バス８９に与えられたキ―コ―ドＵＫＤ、
ＵＫＨＤ＊、ＵＫＣＤ＊はゲ―ト１７０、オア回路群１
７１を介して１６ステ―ジ／７ビットのシフトレジスタ
１７２に記憶される。シフトレジスタ１７２への記憶は
次のようにして制御される。クロックパルスφによって
１μｓ毎にシフト駆動されるシフトレジスタ１７２の出
力はオア回路１７３に加えられる。オア回路１７３出力
はアンド回路１７４に加えられる。アンド回路１７４の
他の入力には４８タイムスロットの初め１６タイムスロ
ット（１６μｓ）に対応する信号Ｈ１（図５（ｋ）参
照）が入力されている。シフトレジスタ１７２の全１６
ステ―ジに全くキ―コ―ドが記憶されていない場合は信
号Ｈ１の発生中アンド回路１７４の条件は１度も成立し
ない。アンド回路１７４の出力はオア回路１７５を介し
て遅延フリップフロップ１７６に入力される。遅延フリ
ップフロップ１７６の出力はアンド回路１７７、オア回
路１７５を介して自己保持されるが、アンド回路１７７
の他の入力は信号Ｙ４８（図５（ｅ））を反転した信号
Ｙ４８が入力されているので、４８タイムスロットの終
わりで自己保持が解除される。シフトレジスタ１７２の
内容が空のときは前述のようにアンド回路１７４から１
度も信号“１”が発生されないので、遅延フリップフロ
ップ１７６の出力は常に“０”である。

【００９９】遅延フリップフロップ１７６の出力はイン
バ―タ１７８で反転され、アンド回路１７９に入力され
る。最終タイムスロット「４８」（信号Ｙ４８のタイミ
ング）でインバ―タ１７８の出力が“１”の場合は、シ
フトレジスタ１７２にキ―コ―ドが全く記憶されていな
いこと（ノ―キ―コ―ドＮＯＫＣ）を表わしている。ア
ンド回路１７９の他の入力には信号Ｙ４８が入力されて
おり、フリップフロップ１８０がリセット状態のときに
ノ―キ―コ―ド信号ＮＯＫＣが“１”であれば信号Ｙ４
８のタイミングでアンド回路１７９から“１”が出力さ
れ、フリップフロップ１８０がセットされる。ノ―キ―
コ―ド信号ＮＯＫＣ、アンド回路１７９から出力される
セット信号ＳＥＴ及びフリップフロップ１８０の状態の
一例を図１２（ａ）、（ｂ）、（ｃ）に示す。

【０１００】フリップフロップ１８０の出力（Ｑ）は遅
延フリップフロップ１８１で１μｓ遅延され、ロ―ド信
号ＬＯＡＤ（図１２（ｄ）参照）としてゲ―ト１７０の
イネ―ブル入力（ＥＮ）に供給される。また、ロ―ド信
号ＬＯＡＤはオア回路１８２を介して１８３のイネ―ブ
ル入力（ＥＮ）に加えられる。更に、遅延フリップフロ
ップ１８１の出力（ＬＯＡＤ）はアンド回路１８４に加
えられる。アンド回路１８４の他の入力には信号Ｙ４８
が加えられており、フリップフロップ１８０がセットさ
れた状態で４８μｓ経過すると次の信号Ｙ４８のタイミ
ングでアンド回路１８４の条件が成立し、リセット信号
ＲＥＳＥＴ（図１２（ｅ））が発生される。尚、リセッ
トのときはインバ―タ１８５を介してアンド回路１７９
が不動作とされ、リセット信号が優先するようになって
いる。従って、フリップフロップ１８０は４８μｓの間
だけセット状態となり、ロ―ド信号ＬＯＡＤも４８μｓ
の間だけ発生する。

【０１０１】ロ―ド信号ＬＯＡＤが発生しているときは
ゲ―ト１７０と１８３が共に導通する。ゲ―ト１８３は
シフトレジスタ１７２の最終ステ―ジの出力が与えら
れ、該ゲ―ト１８３からオア回路群１７１を介してシフ
トレジスタ１７２の最初のステ―ジに帰還されるように
なっている。従って、ロ―ド信号ＬＯＡＤの発生中は、
シフトレジスタ１７２の記憶の自己保持とバス８９から
のキ―コ―ドの読込みとが一緒に行なわれる。図１１
（ａ）に示すようにバス８９に現われるキ―コ―ド（Ｕ
ＫＤ、ＵＫＨＤ＊、ＵＫＣＤ＊）は２ビットタイムの間
隔を空けて飛び飛びに現われるので、ゲ―ト１７０と１
８３を同時に導通することにより異なるデ―タが重なる
不都合は生じない。ロ―ド信号ＬＯＡＤが発生しいる４
８μｓ（Ｙ１からＹ４８までのタイミング）の期間にお
けるシフトレジスタ１７２への入力デ―タの状態を図１
１（ｂ）に示す。尚、図１１（ａ）の各キ―コ―ドを区
別するために各キ−コ―ドに対して１〜１５の参照番号
を付した。まず、最初の１６μｓ（図５（ｋ）に示す信
号Ｈ１のタイミング）では、参照番号１〜５のキ―コ―
ドがバス８９、ゲ―ト１７０を介してシフレジスタ１７
２に入力される。次の１６μｓ（図５（ｌ）に示す信号
Ｈ２のタイミング）では参照番号６〜１０のキ―コ―ド
がバス８９、ゲ―ト１７０を介してシフトレジスタ１７
２に入力され、その合間に先にシフトレジスタ１７２に
記憶された参照番号１〜５のキ−コ―ドがゲ―ト１８３
を介して帰還入力される。最後の１６μｓ（図５（ｍ）
に示す信号Ｈ３のタイミング）では、参照番号１１〜１
５のキ―コ―ドがバス８９、ゲ―ト１７０を介してシフ
トレジスタ１７２に入力され、その合間に先にシフトレ
ジスタ１７２に記憶された参照番号１〜１０のキ−コ―
ドがゲ―ト１８３を介して帰還入力される。こうして、
ロ―ド信号ＬＯＡＤの発生中にバス８９に現われたキ―
コ―ド（ＵＫＤ、ＵＫＨＤ＊、ＵＫＣＤ＊）（最大で１
５個）すべてシフトレジスタ１７２に記憶される。

【０１０２】シフトレジスタ１７２に記憶されたキ―コ
―ドが最終ステ―ジから出力されるときオア回路１７３
の出力は“１”となり、このオア回路１７３の出力
“１”が信号Ｈ１の発生時にアンド回路１７４から出力
される。最初にシフトレジスタ１７２に３個のキ―コ―
ドが記憶されたものとして、アンド回路１７４の出力の
一例を図１２（ｆ）に示す。

【０１０３】アンド回路１７４の出力はアンド回路１８
６に加わる。アンド回路１８６の他の入力はフリップフ
ロップ１８７の出力（Ｑ）とキ―オフ検査信号Ｘを反転
した信号Ｘが加えられる。フリップフロップ１８７は信
号Ｙ４８によって定期的にセットされるので初めはセッ
ト状態となっている。またキ―コ―ダ１１（図１）から
キ―オン検査信号Ｘが発生されていない通常の状態では
信号Ｘは“１”である。従って、アンド回路１７４から
最初に信号“１”が出力されたときアンド回路１８６の
条件が成立し、デ―タラッチパルスＤＬ（図１２
（ｈ））が１個発生される。デ―タラッチパルスＤＬは
ラッチ回路１８８のストロ―ブ入力（Ｓ）に加わり、こ
のときシフトレジスタ１７２から該ラッチ回路１８８に
入力されている１つのキ―コ―ドをラッチする。同時
に、デ―タラッチパルスＤＬのタイミングでインバ―タ
１８９の出力が“０”になり、記憶保持用のゲ―ト１８
３が一時遮断され、ラッチ回路１８８にラッチされたキ
―コ―ドのシフトレジスタ１７２での記憶をクリアす
る。また、デ―タラッチパルスＤＬは遅延フリップフロ
ップ１９０を介してフリップフロップ１８７のリセット
入力（Ｒ）に加わり、フリップフロップ１８７の出力
（Ｑ）を直ちに“０”にする（図１２（ｇ））。これに
よりアンド回路１８６が動作不能となり、結局、４８μ
ｓの間でその初めの部分（信号Ｈ１の期間）において１
度だけデ―タラッチパルスＤＬが発生される。

【０１０４】ラッチ回路１８８にラッチしたキ―コ―ド
が１つシフトレジスタ１７２で消去されたので、次の信
号Ｈ１のタイミングでは図１２（ｆ）で示すように２個
のパルスがアンド回路１７４から発生される。そして、
前述と同様にデ―タラッチパルスＤＬが発生され、ラッ
チ回路１８８に別のキ―コ―ドがラッチされ、そのキ―
コ―ドの記憶がシフトレジスタ１７２でクリアされる。
更に次の信号Ｈ１のタイミングではアンド回路１７４の
出力パルスは１個となり、このパルスに対応してデ―タ
ラッチパルスＤＬが発生され、ラッチ回路１８８の記憶
キ―コ―ドが書替えられ、該キ―コ―ドの記憶がシフト
レジスタ１７２でクリアされる。こうしてシフトレジス
タ１７２の記憶が空になるまで、約４８μｓ毎にデ―タ
ラッチパルスＤＬが発生される。シフトレジスタ１７２
の記憶が空になると、前述と同様に、ロ―ド信号ＬＯＡ
Ｄが４８μｓの間発生し、キ―コ―ドバス８９のキ―コ
―ド（ＵＫＤ、ＵＫＨＤ＊、ＵＫＣＤ＊）が再びシフト
レジスタ１７２にとり込まれる。ラッチ回路１８８から
出力されるキ―コ―ドＵＫＣの一例を図１２（ｉ）に示
す。各キ―コ―ド（Ａ＃５、Ｃ５、Ｇ４）がほぼ信号Ｙ
４８から次のＹ４８にかけて約４８μｓの時間幅に拡大
整形されていることが同図から理解できる。尚、最後に
ラッチされたキ―コ―ド（Ｇ４）は次のデ―タラッチパ
ルスＤＬが発生するまでラッチされ続けるが、この点に
問題は生じず、要するに割当て処理に必要な最小時間
（この例では信号Ｈ２からＨ３にかけての約３２μｓ）
が確保されれば、それよりも長くなってさしつかえな
い。

【０１０５】ところで、後段における割当て処理におい
て離鍵検出を行なうために、キ―オフ検査信号Ｘの反転
信号Ｘがアンド回路１８６に入力され、更にラッチ回路
１８８の内容がこのキ―オフ検査信号Ｘによってクリア
されるようになっている。これにより、キ―オフ検査信
号Ｘの発生時にはラッチ回路１８８の出力はすべて
“０”となり、キ―コ―ドＵＫＣが送出されない状態と
なる。また、アンド回路１８６が不動作となることによ
りデ―タラッチパルスＤＬも発生されることはない。

【０１０６】時間幅が拡大整形されたキ―コ―ドＵＫＣ
はキ―コ―ド記憶回路３５のセレクタ１９１のＡ入力及
び比較回路３６の比較器１９２のＡ入力とオア回路１９
３に入力される。キ―コ―ド記憶回路３５、比較回路３
６、割当て制御部３７及び図１３に詳細を示すトランケ
―ト回路３８から成る回路は、割当て準備回路３４から
供給されるキ―コ―ドＵＫＣを７個の上鍵盤専用チャン
ネル（図２（ｂ）に示す時分割タイミング）に適宜割当
てるための回路である。これら割当て用の回路３５〜３
８は、公知の特願昭５２−９３９９２号（特開昭５４−
２８６１４）（発明の名称「電子楽器」）の明細書中に
示された「発音割当て回路部」と同一の技術思想にもと
づいて構成されているので、その詳細動作は公知の上記
明細書より容易に理解できるであろう。従って本明細書
中では簡単に説明する。

【０１０７】キ―コ―ド記憶回路３５はセレクタ１９１
と１６ステ―ジ／７ビットのシフトレジスタ１９４を含
んでおり、上鍵盤専用の各チャンネルに割当てられたキ
―コ―ドはこのシフトレジスタ１９４に記憶される。シ
フトレジスタ１９４の出力はセレクタ１９１のＢ入力に
加わり、シフトレジスタ１９４に戻されて記憶保持され
る。割当て制御部３７からロ―ド信号ＬＤが与えられた
ときセレクタ１９１のＡ入力を選択し、Ｂ入力を禁止す
る。通常は電源投入時にのみ発生されるイニシャルクリ
ア信号ＩＣが“０”であり、ノア回路１９５の出力が
“１”となってセレクタ１９１のＢ入力を選択し、シフ
トレジスタ１９４の記憶を保持する。

【０１０８】シフトレジスタ１９４の出力は比較器１９
２のＢ入力に加えられる。比較器１９２はＡ＝Ｂのとき
出力“１”を生じる。Ａ＝Ｂとは、割当て準備回路３４
から供給されたキ―コ―ドＵＫＣが既にキ―コ―ド記憶
回路３５に記憶されていることを意味する。アンド回路
１９６には比較器１９２の出力、オア回路１９３の出
力、上鍵盤専用チャンネルの時分割タイミング（図２
（ｂ））を表わす信号ＹＵＫ（図５（ｎ））が入力され
る。何らかのキ―コ―ドＵＫＣが与えられている場合、
オア回路１９３の出力ＫＯＮは“１”である。従って、
比較器１９２の一検出出力（Ａ＝Ｂ）が上鍵盤専用チャ
ンネルのものであり、かつ「０」でないキ―コ―ドＵＫ
Ｃにもとづいて発生された場合はアンド回路１９６から
一致信号ＥＱが発生される。尚、シフトレジスタ１９４
はクロックパルスφにもとづいてシフトされているた
め、キ―コ―ドＵＫＣと全チャンネルの割当て済みキ―
コ―ド（ＵＫＣ＊）との比較は、遅くとも信号Ｈ３（図
５（ｍ））が発生する前に完了する。

【０１０９】一致信号ＥＱ及びキ―コ―ド検出信号ＫＯ
Ｎはアンド回路１９７に入力される。アンド回路１９７
の他の入力にはキ―オンメモリとしてのシフトレジスタ
１９８からのキ―オン信号ＫＯ１＊が入力される。或る
上鍵盤専用チャンネルのタイムスロットにおいてアンド
回路１９７の条件が成立した場合は、今供給されている
キ―コ―ドＵＫＣがそのチャンネルに既に割当てられて
いることを意味している。従って、そのような場合はロ
―ド信号ＬＤを発生しない。アンド回路１９７の出力は
オア回路１９８、アンド回路１９９を介して遅延フリッ
プフロップ２００に記憶される。アンド回路１９７の出
力“１”は遅延フリップフロップ２００に一旦記憶され
ると、信号Ｙ４８のタイミングでその反転信号Ｙ４８に
よってアンド回路１９９が不動作となるまで記憶され
る。従ってその場合、インバ―タ２０１を介してアンド
回路２０２、２０３が不動作となり、ロ―ド信号ＬＤが
発生されない。

【０１１０】今供給されているキ―コ―ドＵＫＣがまだ
上鍵盤専用チャンネルのどのチャンネルにも割当てられ
ていない場合はアンド回路１９７の出力は常に“０”で
あり、インバ―タ２０１の出力は“１”である。したが
ってアンド回路２０２の条件が成立し、信号Ｈ３の発生
期間（図５（ｍ））に対応して、かつすでに離鍵された
チャンネル（ＫＯ１＊が“０”）であってかつトランケ
―トすべき上鍵盤専用チャンネルに対応してアンド回路
２０３から１発のロ―ド信号ＬＤが発生される。トラン
ケ―トすべきチャンネルは図１３に示すトランケ―ト回
路３８から与えられるトランケ―トチャンネル指定信号
ＴＲによって指定される。この信号ＴＲは、既に割当て
られている上鍵盤音（自動音も含む）のうち最も古く離
鍵された音（自動音は現実には鍵の操作に直接対応して
いないがキ―オン信号ＫＯ１＊が“０”となることによ
り離鍵と見なされる）の割当てチャンネル時間に同期し
て発生される。このトランケ―トチャンネル指定信号Ｔ
Ｒがアンド回路２０４を介してアンド回路２０３に入力
され、同回路２０３から単一の上鍵盤専用チャンネル時
間に対応してロ―ド信号ＬＤを発生させる。このロ―ド
信号ＬＤはオア回路２０５、アンド回路２０６を介して
遅延フリップフロップ２０７に記憶され、インバ―タ２
０８を介してアンド回路２０４更に２０３を不動作にす
る。従って、ロ―ド信号ＬＤは１つの上鍵盤専用チャン
ネル時間に対応して１度しか発生されない。

【０１１１】このロ―ド信号ＬＤに従って、キ―コ―ド
ＵＫＣをシフトレジスタ１９４に記憶させ、かつオア回
路２０９を介してシフトレジスタ１９８に“１”（キ―
オン信号ＫＯ１＊）を記憶させる。こうして、適当な上
鍵盤専用チャンネルにキ―コ―ドＵＫＣが割当てられ
る。キ―オンメモリとしてのシフトレジスタ１９８の記
憶はアンド回路２１０を介して保持されるが、アンド回
路２１１からキ―オフ検出信号ＫＯＦが出力されたとき
クリアされる。

【０１１２】ロ―ド信号ＬＤはオア回路２１２を介して
キ―オン一時メモリとしてのシフトレジスタ２１３に記
憶される。このシフトレジスタ２１３の記憶は、キ―オ
フ検査信号Ｘの発生毎に一旦クリアされる。つまりアン
ド回路２１４にキ―オフ検査信号Ｘと信号Ｈ２が入力さ
れ、キ―オフ検査信号Ｘの発生時におけるアンド回路２
１４から出力“１”によってインバ―タ２１５及びアン
ド回路２１６を介してシフトレジスタ２１３の自己保持
ル―プが遮断され、該レジスタ２１３の全１６ステ―ジ
の記憶がすべて一旦クリアされる。その後、次のキ―オ
フ検査信号Ｘが発生する前に割当て済みのキ―コ―ドＵ
ＫＣ＊と同じキ―コ―ドＵＫＣが到来すると、アンド回
路１９７の出力が“１”となり、アンド回路、オア回路
２１２を介してシフトレジスタ２１３に“１”が記憶さ
れる。これはそのキ―コ―ドＵＫＣに係る鍵が以前とし
て押圧中であることを意味する。しかし、離鍵されたも
のとして扱われるキ―コ―ドに関しては、同じキ―コ―
ド（ＵＫＣ）が供給されないので、そのキ―コ―ドが割
当てられたチャンネルに対応するシフトレジスタ２１３
の記憶はクリアされたままである。従って、その場合、
次のキ―オフ検査信号Ｘが発生したとき、当該チャンネ
ルに対応するシフトレジスタ２１３の出力は“０”であ
り、インバ―タ２１８の出力が“１”となってアンド回
路２１１が動作可能となる。アンド回路２１１の他の入
力にはシフトレジスタ１９８からのキ―オン信号ＫＯ１
＊及びアンド回路２１４の出力が加わっており、キ―オ
フにもかかわらず未だキ―オンの取扱い（ＫＯ１＊が
“１”）となっていることを条件に該アンド回路２１１
からキ―オフ検出信号ＫＯＦを発生する。

【０１１３】このキ―オフ検出信号ＫＯＦはオア回路２
１９を介してキ―オフメモリとしてのシフトレジスタ２
２０に入力される。シフトレジスタ２２０のキ―オフ記
憶信号ＫＯＦＭはアンド回路２２１を介して記憶保持さ
れるが、当該チャンネルに対応してロ―ド信号ＬＤが発
生したときにインバ―タ２２２からの信号によりクリア
される。尚、キ―オフ検出信号ＫＯＦが発生したとき、
その直前まで当該チャンネルのキ―オフ記憶が“０”で
あったことを条件にアンド回路２２３からニュ―キ―オ
フ信号ＮＫＦが発生される。

【０１１４】図１３に示すトランケ―ト回路３８におい
て、図１０の割当て制御部３７から供給されたキ―オフ
記憶信号ＫＯＦＭはゲ―ト２２４のイネ―ブル入力（Ｅ
Ｎ）及びアンド回路２２５に入力され、ニュ―キ―オフ
信号ＮＫにはアンド回路２２６に入力される。４ビット
の加算器２２７、ゲ―ト２２４、１６ステ―ジ／４ビッ
トのシフトレジスタ２２８から成るカウンタは、上鍵盤
専用の各チャンネルに割当てられた鍵の離鍵後において
離鍵された他の鍵の離鍵回数を各チャンネル別に時分割
的に計数するためのものである。従って、シフトレジス
タ２２８において最大値を保有しているチャンネルに割
当てられた鍵が最も古く離鍵されたものであるというこ
とができる。尚、電源投入時において、シフトレジスタ
２２８の全１６ステ―ジはイニシャルクリア信号ＩＣに
もとづいて最小値“０００１”にプリセットされる。こ
れは初めは全チャンネルにおいてトランケ―トチャンネ
ル指定信号ＴＲが発生し得るようにするためである。

【０１１５】ニュ―キ―オフ信号ＮＫＦは、或る鍵の離
鍵時においてその鍵が割当てられた上鍵盤専用のチャン
ネル時間に同期して１度だけ発生される。従って、加算
器２２７及びシフトレジスタ２２８から成るカウンタに
おいてこのニュ―キ―オフ信号ＮＫＦの数を計数するこ
とにより、離鍵回数を計数することができる。アンド回
路２２６、２２９、オア回路２３０を介してニュ―キ―
オフ信号ＮＫＦを遅延フリップフロップ２３１に記憶す
る。アンド回路２２５では、或る鍵が離鍵されたとき
（遅延フリップフロップ２３１の出力が“１”）、上鍵
盤専用チャンネル（ＹＵＫが“１”）に割当てられてい
る鍵のうち離鍵中のもの（ＫＯＦＭが“１”）に対応し
て“１”を出力する。このアンド回路２２５の出力が加
算器２２７に供給される。

【０１１６】１ステ―ジ／４ビットのシフトレジスタ２
２３及びセレクタ２３２はシフトレジスタ２２８の記憶
計数値のうち最大値を記憶するものである。シフトレジ
スタ２３３の出力はセレクタ２３２のＢ入力を介して自
己保持される。シフトレジスタ２３３の出力はゲ―ト２
３４を介して上鍵盤専用チャンネルのタイミング（ＹＵ
Ｋ）で比較器２３５に入力される。比較器２３５はシフ
トレジスタ２３３に記憶した最大値トシフトレジスタ２
２８から出力される各チャンネルの計数値とが一致した
とき（Ａ＝Ｂ）、そのチャンネルのタイミングに対応し
てトランケ―トチャンネル指定信号ＴＲを発生する。シ
フトレジスタ２３３の記憶よりもシフトレジスタ２２８
の出力の方が大きい場合（Ａ＞Ｂ）、比較器２３５から
アンド回路２３６に信号“１”が与えられ、セレクタ２
３２のＡ入力を介してシフトレジスタ２２８の出力がシ
フトレジスタ２３３に記憶される。このシフトレジスタ
２３３の最大計数値の記憶書替えは、信号Ｈ２が発生し
ているときに上鍵盤専用チャンネルのタイミング（ＹＵ
Ｋ）でのみ行なわれる。一方、シフトレジスタ２３３の
記憶保持はノア回路２３７の出力“１”によって行われ
る。つまり、アンド回路２３６の出力が“０”のときは
ノア回路２３７の出力は“１”であり、セレクタ２３２
のＢ入力を介してシフトレジスタ２３３の最大値記憶が
自己保持される。ノア回路２３７には信号Ｙ４８が入力
されており、１処理サイクルの終りでシフトレジスタ２
３３の自己保持が解除される。以上から、有効なトラン
ケ―トチャンネル指定信号ＴＲは信号Ｈ３の発生タイミ
ングにおいて発生することが理解できる。この信号ＴＲ
にもとづいてアンド回路２０４、２０３（図１０）を介
してロ―ド信号ＬＤを発生することは、信号Ｈ３の発生
タイミングで行われるので、不都合なくロ―ド信号ＬＤ
を発生することができる。

【０１１７】キ―コ―ド記憶回路３５（図１０）から時
分割的に出力される上鍵盤専用チャンネルに割当て済み
のキ―コ―ドＵＫＣ＊及びシフトレジスタ１９８から時
分割的に出力される上鍵盤専用チャンネルのキ―オン信
号ＫＯ１＊は、図１４に詳細を示すデ―タ多重回路３９
に供給される。この上鍵盤専用チャンネルのキ―コ―ド
ＵＫＣ＊の発生タイミングは図２（ｂ）からも明らかな
ように図１５（ｂ）のようになる。数字３、４、６、
７、１０、１３、１６は上鍵盤専用チャンネルのチャン
ネル番号を示す。図１５（ａ）に多重デ―タＫＣ１〜Ｋ
Ｃ４のタイムスロット「１」〜「４８」を合わせて示
す。

【０１１８】図１４のデ―タ多重回路３９において、キ
―コ―ドＵＫＣ＊のノ―トコ―ド（Ｎ１〜Ｎ４）は２ス
テ―ジ／４ビットのシフトレジスタ２３８に入力され、
図１５（ｄ）に示すように２ビットタイム遅延されて出
力される。オクタ―ブコ―ド（Ｂ１〜Ｂ３）とキ―オン
信号ＫＯ１＊は１ステ―ジ／４ビットのシフトレジスタ
２３９に入力され、図１５（ｃ）に示すように１ビット
タイムだけ遅延されて出力される。シフトレジスタ２３
８の出力はセレクタ２４０のＡ入力に加わり、シフトレ
ジスタ２３９の出力はセレクタ２４０のＢ入力に加わ
る。２４０のＡ入力セレクト信号として図５（ｄ）に示
す信号３Ｙ３が使用され、Ｂ入力セレクト信号として信
号３Ｙ２が使用される。図５（ｄ）に示すように信号３
Ｙ２はタイムスロット「２」、「５」、「８」…におい
て発生するので、タイムスロット「５」、「８」、「１
１」、「１４」、「１７」、「２０」、「２３」に対応
してシフトレジスタ２３９から出力されるチャンネル
４、７、１０、１３、１６、３、６のオクタ―ブコ−ド
（Ｂ１〜Ｂ３）とキ―ン信号ＫＯ１＊（図１５（ｃ）参
照）がセレクタ２４０で選択され、多重デ―タＫＣ１＊
〜ＫＣ４＊として出力される。

【０１１９】図５（ｄ）に示すように信号３Ｙ３はタイ
ムスロット「３」」「６」、「９」……において発生す
るので、タイムスロット「６」、「９」、「１２」、
「１５」、「１８」、「２１」、「２４」に対応してシ
フトレジスタ２３８から出力されるチャンネル４、７、
１０、１３、１６、３、６のノ―トコ―ドＮ１〜Ｎ４
（図１５（ｄ）参照）がセレクタ２４０で選択され、多
重デ―タＫＣ１＊〜ＫＣ４＊として出力される。従っ
て、デ―タ多重回路３９から出力される上鍵盤専用チャ
ンネルＵ４、Ｕ７、Ｕ１０、Ｕ１３、Ｕ１６、Ｕ３、Ｕ
６）の多重デ―タＫＣ１＊〜ＫＣ４＊は、図３のタイム
スロット「４」から「２４」に示したものと全く同じ状
態で同じタイムスロット「４」から「２４」において発
生される。

【０１２０】図１４においてＣ音デ―タ変換回路４０
は、多重デ―タＫＣ１＊〜ＫＣ４をすべて入力し、更に
信号３Ｙ３を入力したナンド回路２４１と、このナンド
回路２４１の出力及び下位２ビットのデ―タＫＣ１＊、
ＫＣ２＊が夫々入力されるアンド回路２４２、２４３を
具えている。信号３Ｙ３は、多重デ―タＫＣ１＊〜ＫＣ
４＊としてノ―トコ―ドＮ１〜Ｎ４が現われるタイミン
グを示している。デ―タＫＣ１＊〜ＫＣ４としてＣ音の
ノ―トコ―ドＮ４〜Ｎ１“１１１１”が与えられたと
き、ナンド回路２４１の出力は“０”となり、アンド回
路２４２、２４３を不動作にする。従って、Ｃ音のノ―
ドＮ４〜Ｎ１“１１１１”から“１１００”に変換され
た多重デ―タ（ＫＣ１＊〜ＫＣ４＊）が該Ｃ音デ―タ変
換回路４０から得られる。Ｃ音以外の場合はナンド回路
２４１の出力は“１”であり、アンド回路２４２、２４
３は入力されるデ―タＫＣ１＊、ＫＣ２＊をそのまま出
力する。

【０１２１】Ｃ音デ―タ変換回路４０から出力された多
重デ―タ（ＫＣ１＊〜ＫＣ４＊）はセレクタ１８（図
１）のＡ入力に加わる。セレクタ１８のＢ入力にはチャ
ンネルプロセッサ１３から供給される多重デ―タＫＣ１
〜ＫＣ４が入力される。セレクタ１８のＡ入力セレクト
端子（ＳＡ）に加わる信号Ｙ４−２４はタイムスロット
「４」から「２４」の間連続して“１”になる信号であ
り、この信号Ｙ４−２４を反転した信号がＢ入力セレク
ト端子（ＳＢ）に入力される。従って、タイムスロット
「４」から「２４」までの上鍵盤に関するデ―タ送出タ
イミングにおいてはチャンネルプロセッサ１３から供給
される上鍵盤押圧鍵に関するデ―タが阻止され、再割当
て回路１７からＣ音デ―タ変換回路４０を経由して供給
される自動音を含む上鍵盤押圧鍵の多重デ―タＫＣ１＊
〜ＫＣ４＊がセレクタ１８で選択され、楽音発生部１５
に供給される。それ以外のタイムスロット「１」〜
「３」、「２５」〜「４８」ではチャンネルプロセッサ
１３から供給される基準デ―タ“１１１１”、ペダル鍵
盤、下鍵盤、及び自動アルペジョに関する多重デ―タＫ
Ｃ１＊〜ＫＣ４＊がセレクタ１８で選択され、楽音発生
部１５に供給される。

【０１２２】楽音発生部 楽音発生部１５の一例を図１６に示す。セレクタ１８か
ら与えられる４ビットの多重デ―タＫＣ１〜ＫＣ４（Ｋ
Ｃ１＊〜ＫＣ４＊）は多重デ―タ分析回路２４４に入力
される。この多重デ―タ分析回路２４４は図４に示した
多重デ―タ分析回路２０とほぼ同一構成であり、異なる
点はキ―オン信号ＫＯ１によって制御されるゲ―ト４８
が無い点のみである。図１６において符号４１′〜４
７′、４９′〜５２′て示した回路は、図４において符
号４１〜４７、４９〜５２で示した回路と同一機能のも
のであり、多重デ―タＫＣ１〜ＫＣ４（ＫＣ１＊〜ＫＣ
４＊）からノ―トコ―ドＮ１〜Ｎ４、オクタ―ブコ―ド
Ｂ１〜Ｂ３、キ―オン信号ＫＯ１をとり出す働きをす
る。ラッチ回路４９′から出力されるキ―コ―ドＮ１〜
Ｂ３、キ―オン信号ＫＯ１のチャンネル関係は図５
（ｆ）と同様である。

【０１２３】基準パルスＳＹが供給されるタイミング信
号発生回路２１′も、図４に示すタイミング信号発生回
路２１と同様に、信号３Ｙ３、ＵＫＴ、ＵＫＴ１、Ｙ１
〜Ｙ４８（図５（ｄ）、（ｅ）、（ｇ）、（ｈ）参照）
を発生する。

【０１２４】楽音発生部１５は、７つの上鍵盤専用チャ
ンネル（Ｕ４、Ｕ７…Ｕ６）に対応する音源及び開閉回
路２４５−１乃至２４５−７と、７つの下鍵盤専用チャ
ンネル（Ｌ９、Ｌ１２、…Ｌ１１）に対応する音源及び
開閉回路２４６−１乃至２４６−７と、ペダル鍵盤専用
チャンネル（ｐ）に対応する音源及び開閉回路２４７
と、自動アルペジョ用チャンネル（ＡＲＰ）に対応する
音源及び開閉回路２４８を含んでいる。各々の音源及び
開閉回路２４５−１乃至２４８に対応してラッチ回路２
４９−１乃至２４９−７、２５０−１乃至２５０−７、
２５１、２５２が設けられている。各ラッチ回路２４９
−１乃至２５２には多重デ―タ分析回路２４４のラッチ
回路４９′から出力されたキ―コ―ドＮ１〜Ｂ３及びキ
―オン信号ＫＯ１が入力される。各ラッチ回路２４９−
１乃至２５２のストロ―ブ入力（ｓ）には、各チャンネ
ル（Ｕ４〜Ｕ６、Ｌ９〜Ｌ１１、Ｐ、ＡＲＰ）のキ―コ
―ド送出タイミング（図５（ｆ）参照）に対応する信号
Ｙ７、Ｙ１０、Ｙ１３、Ｙ１６、Ｙ１９、Ｙ２２、Ｙ２
５、Ｙ２８、Ｙ３１、Ｙ３４、Ｙ３７、Ｙ４０、Ｙ４
３、Ｙ４６、Ｙ４、Ｙ１（図５（ｅ）参照）が各別に供
給される。これにより、ラッチ回路４９′から時分割的
に供給される各チャンネルのキ―コ―ドＮ１〜Ｂ３及び
キ―オン信号ＫＯ１が、各々のチャンネルに対応するラ
ッチ回路２４９−１乃至２５２に各別にラッチされ、直
流化される。直流化された（非時分割的な）キ―コ―ド
Ｎ１〜Ｂ３及びキ―オン信号ＫＯ１は、ラッチ回路２４
９−１乃至２５２から音源及び開閉回路２４５−１乃至
２４８に供給され、キ―コ―ドＮ１〜Ｂ３に対応する音
高の音源信号がキ−オン信号ＫＯ１によって開閉制御さ
れて出力される。

【０１２５】上鍵盤に関する音源及び開閉回路２４５−
１乃至２４５−７から出力された音源信号はミキシング
された後上鍵盤音色回路２５３に供給され、上鍵盤に関
して選択されている音色が付与される。下鍵盤に関する
音源及び開閉回路２４６−１乃至２４６−７から出力さ
れた音源信号はミキシングされた後下鍵盤音色回路２５
４に供給され、下鍵盤に関して選択されている音色が付
与される。ペダル鍵盤に関する開閉回路２４７の出力は
ペダル鍵盤音色回路２５５音色付与され、自動アルペジ
ョ用の音源及び開閉回路２４８の出力はアルペジョ音色
回路２５６で音色付与される。

【０１２６】楽音発生部１５は各チャンネルに対応する
楽音回路（２４５−１乃至２５６）のほかに、上鍵盤の
最高音のみを特別に楽音形成する上鍵盤最高音発生回路
２５７を具えている。この発明では下鍵盤の押圧鍵をオ
クタ―ブ変更した音が上鍵盤の音色でメロディ音（上鍵
盤本来の押鍵音）の中に挿入されるので、本来のメロデ
ィ音が不明瞭になるおそれがある。そこで、本来のメロ
ディ音（上鍵盤本来の押鍵音）を強調するために、上鍵
盤最高音発生回路２５７を設けたのである。下鍵盤押圧
鍵をオクタ―ブを変更した自動音は上鍵盤最低押圧鍵の
下１オクタ―ブ以内の音高とされるので、この楽音発生
部１５において上鍵盤音色で発生される音の最高音は必
らず上鍵盤で実際に押圧されている音（本来のメロディ
音）である。従って、上鍵盤最高音発生回路２５７にお
いて上鍵盤音色で発生すべき音のうち最高音を検出して
その最高音を特別に発音することにより、本来のメロデ
ィ音を強調することができる。

【０１２７】上鍵盤最高音発生回路２５７において、上
鍵盤の最高音を検出するために比較器２５８と一時記憶
回路２５９が設けられている。比較器２５８のＡ入力に
はラッチ回路４９′から時分割的に出力される各チャン
ネルのキ―コ―ドＮ１〜Ｂ３及びキ―オン信号ＫＯ１が
加わり、Ｂ入力には一時記憶回路２５９の出力が加わ
る。比較器２５８は両入力Ａ、ＢがＡ＞Ｂのとき出力
“１”を生じる。比較器２５８の出力はアンド回路２６
０に加わる。アンド回路２６０の他の入力は上鍵盤専用
チャンネルのタイミングを表わす信号ＵＫＴ（図５
（ｇ）参照）が入力され、上鍵盤専用チャンネルに関す
る比較出力のみを該アンド回路２６０で選択する。アン
ド回路２６０の出力はオア回路２６１を介してアンド回
路２６２に加わる。アンド回路２６２の他の入力には信
号３Ｙ１（図５（ｄ））が加わり、その出力は一時記憶
回路２５９の読込み制御入力（Ｌ）に与えられる。オア
回路２６１の他の入力には信号ＵＫＴ１（第５図
（ｈ））が与えられており、上鍵盤に関する最初のチャ
ンネルＵ４（図５（ｆ）参照）のタイミングにおいて強
制的に読込み状態となり、最初のチャンネル（Ｕ４）の
キ―コ―ドＮ１〜Ｂ３及びキ―オン信号ＫＯ１を一時記
憶回路２５９に記憶させる。以後、ひき続くチャンネル
Ｕ７、Ｕ１０…のキ―コ―ドＮ１〜Ｂ３及びキ―オン信
号ＫＯ１と一時記憶回路２５９に記憶Ｎ１〜Ｂ３及びキ
―オン信号ＫＯ１とを比較器２５８にて順次比較し、ラ
ッチ回路４９′から与えられるキ―コ―ドＮ１〜Ｂ３及
びキ―オン信号ＫＯ１の方が一時記憶回路２５９に記憶
したものより大きい場合（Ａ＞Ｂ）、一時記憶回路２５
９の記憶内容を大きい方のキ―コ―ドＮ１〜Ｂ３及びキ
―オン信号ＫＯ１に書替える。尚、比較器２５８におい
て、キ―オン信号ＫＯ１は最上位ビットの信号として扱
われる。従って、キ―コ―ドＮ１〜Ｂ３の値が大きい
（高音である）ものであっても離鍵されている場合キ―
オン信号ＫＯ１が“０”であるため、押鍵中のキ−コ―
ドＮ１〜Ｂ３よりも値が小さいものとて扱い取扱われ
る。

【０１２８】以上のようにして、上鍵盤専用チャンネル
Ｕ４〜Ｕ６に割当てられたキ―コ―ドＮ１〜Ｂ３及びキ
―コ―ド信号ＫＯ１の比較が順次行われ、最後のチャン
ネル（Ｕ６）との比較が終了したときに一時記憶回路２
５９に記憶されているキ―コ―ドＮ１〜Ｂ３及びキ―オ
ン信号ＫＯ１が真の上鍵盤最高押圧鍵（最高音）表わす
ものである。一時記憶回路２５９に記憶された最高音を
表わすキ―コ―ドＮ１〜Ｂ３及びキ―オン信号ＫＯ１は
ラッチ回路２６３に入力される。ラッチ回路２６３のス
トロ―ブ入力（ｓ）にはタイミングスロット「１」に対
応する信号Ｙ１が入力される。この信号Ｙ１が発生した
ときは、最高音検出のための比較動作が終了しており、
一時記憶回路２５９には真の上鍵盤高音のキ―コ−ドＮ
１〜Ｂ３及びキ―オン信号ＫＯ１が記憶されているの
で、この真の上鍵盤最高音のキ―コ―ドＮ１〜Ｂ３及び
キ―オン信号ＫＯ１はラッチ回路２６３にラッチされ
る。

【０１２９】ラッチ回路２６３にラッチされたキ―コ―
ドＮ１〜Ｂ３及びキ―オン信号ＫＯ１は音源及び開閉回
路２６４に入力され、上鍵盤最高音の音源信号が該回路
２６４から発生される。回路２６４から発生された最高
音の音源信号は切換スイッチ２６５に入力され、該スイ
ッチ２６５の操作位置に応じてソロ用音色回路２６６ま
たはミキシング抵抗２６７を介して上鍵盤音色回路２５
３に導かれる。ソロ用音色回路２６６は、上鍵盤最高音
のために特別に設けられた音色回路であり、上鍵盤音色
回路２５３とは異なった独自のソロ用音色を上鍵盤最高
音に付与する。上鍵盤最高音発生回路２５７によって発
生される音の音色としてソロ用音色回路２６６の音色を
選ぶか上鍵盤音色回路２５３の音色を選ぶかは、演奏者
によるスイッチ２６５の操作によって適宜選定すること
ができる。尚、上鍵盤最高音は上鍵盤用の音源及び開閉
回路２４５−１乃至２４５−７においても発生されるの
で、２系列で楽音発生されることになる。

【０１３０】各音色回路２５３〜２５６、２６６の出力
は音量制御器２６８を介してサウンドシステム２６９に
至る。

【０１３１】尚上記実施例では自動音キ―コ―ド形成回
路１６において自動音キ―コ―ド（ＵＫＣＤ＊）の形成
のために利用される下鍵盤のキ―コ―ド（ＬＫＤ）が実
際に下鍵盤で押圧されている鍵に関するものであるとし
て説明した。しかし実際に下鍵盤で押圧されているもの
のみに限らず、先に述べた自動ベ―スコ―ド演奏シング
ルフィンガ―機能（ＡＢＣ−ＳＦ）にもとづいてキ―コ
―ダ１１から下鍵盤のキ―コ―ドとして自動的に発生さ
れたキ―コ―ド、あるいはメモリ機能（ＭＭ）によって
離鍵後も押圧が継続されているものとして自動的に発生
され続けるキ―コ―ド、等実際には鍵押圧されていない
が便宜上下鍵盤の鍵として自動的に発生されるキ―コ―
ド（ＬＫＤ）にもとづいて自動音のキ―コ―ド（ＫＣＤ
＊）を形成するようにしてもよい。

【０１３２】上記実施例では、チャンネルプロセッサ１
３で割当てられたキ―コ―ドにもとづいて楽音を発生す
る方式の電子楽器にこの発明を適用した例を説明した
が、これに限らず、公知の特開昭５３−１７８９５号公
報に示されたような時間位置で押圧鍵を区別するタイプ
の電子楽器にも適用できる。その場合には、例えば、メ
ロディ音に追従した発生される自動音（下鍵盤押圧鍵を
オクタ―ブ変換したもの）遅延制御回路３２と同機能の
回路の出力によって制御される開閉回路を介して時間的
にずらして開閉制御することにより順次発音するように
する。

【０１３３】

【発明の効果】特許請求の範囲第１に記載の発明によれ
ば、簡単な操作で高度なアルペジョ演奏ができ、かつ和
音の同時発音演奏とアルペジョ演奏のそれぞれを好みに
応じて選択的に指定することができるので、簡単でかつ
表情豊かな演奏が可能となる。また、特許請求の範囲第
３に記載の発明によれば、マニュアル演奏でなく、電子
楽器が自動的に作り出す自動音（自動伴奏音など）にお
いて、機械的で単調になりがちな自動音に自然なアルペ
ジョ演奏が付与され、かつ自動音の和音の同時発音演奏
とアルペジョ演奏を選択的に指定できるので、表情豊か
な自動音が発生可能となる。

【図面の簡単な説明】

【図１】この発明に係る電子楽器の一実施例の全体構成
を示すフロック図。

【図２】図１に示すチャンネルプロセッサ内部において
形成される各チャンネルの時分割的な割当て時間関係を
示すタイミングチャ―ト。

【図３】同じくチャンネルプロセッサから出力される各
チャンネルのキ―コ―ド及びキ―オン信号の多重状態を
示す図。

【図４】図１に示す多重デ―タ分析回路及びタイミング
信号発生回路の詳細例を示す回路図。

【図５】図１に示すタイミング信号発生回路から発生さ
れる各種信号の時間関係を示すタイミングチャ―ト。

【図６】図１に示す自動音キ―コ―ド形成回路の詳細例
を示すブロック図。

【図７】図６に示す回路の一動作例を示すタイミングチ
ャ―ト。

【図８】図１及び図６に示す遅延制御回路の詳細例を示
す回路図。

【図９】図８に示す回路の一動作例を示すタイミングチ
ャ―ト。

【図１０】図１に示す割当て準備回路、キ―コ―ド記憶
回路、比較回路、及び割当て制御部の詳細例を示す回路
図。

【図１１】図１０に示す割当て準備回路内のシフトレジ
スタにキ―コ―ドが飛び飛びに記憶されていく状態を説
明するタイミングチャ―ト。

【図１２】第１０図に示す割当て準備回路の一動作例を
示すタイミングチャ―ト。

【図１３】図１に示すトランケ―ト回路の詳細例を示す
ブロック図。

【図１４】図１に示すデ―タ多重回路及びＣ音デ―タ変
換回路の一例を示すブロック図。

【図１５】図１４に示すデ―タ多重回路においてキ―コ
―ド及びキ―オン信号を４ビットのデ―タに多重化する
状態を説明するためのタイミングチャ―ト。

【図１６】図１に示す楽音発生部の一例を示すブロック
図。

【符号の説明】

１４ 自動音挿入制御部 １５ 楽音発生部 １６ 自動音キ―コ―ド形成回路 １７ 再割当て回路 ２０ 多重デ―タ分析回路 ２１、２１′ タイミング信号発生回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の機能と第２の機能を選択的に指定
   する機能選択手段と、 楽曲の演奏上の実質同時に発音されるべき複数の楽音
   の、該実質同時にかかる発音タイミングを指示する指示
   手段と、 前記実質同時に発音されるべき複数の楽音それぞれに対
   応する音高情報を発生する音高情報発生手段と、 前記音高情報に基づき、前記複数の楽音を発生する楽音
   発生手段と、 前記楽音発生手段において発生される複数の楽音の発生
   タイミングを制御するものであって、前記機能選択手段
   によって第１の機能が選択指定されたときは、前記指示
   手段で指示された前記実質同時にかかる発音タイミング
   で、前記複数の楽音を発生させ、前記第２の機能が選択
   指定されたときには、前記指示手段で指示された前記実
   質同時にかかる発音タイミングに基づき、前記複数の楽
   音それぞれを演奏上実質同時の範囲内で微小時間ずらし
   て発生させるよう制御する制御手段とを具備する電子楽
   器。
2. 【請求項２】 前記制御手段は、 前記微小時間を可変する可変手段を有する請求項１記載
   の電子楽器。
3. 【請求項３】 第１の機能と第２の機能を選択的に指定
   する機能選択手段と、 楽曲の演奏上の実質同時に発音されるべき複数の自動音
   の、該実質同時にかかる発音タイミングを指示する指示
   手段と、 前記実質同時に発音されるべき複数の自動音それぞれに
   対応する音高情報を自動作成する音高情報作成手段と、 前記音高情報に基づき、前記複数の自動音を発生する自
   動音発生手段と、 前記自動音発生手段において発生される複数の自動音の
   発生タイミングを制御するものであって、前記機能選択
   手段によって第１の機能が選択指定されたときは、前記
   指示手段で指示された前記実質同時にかかる発音タイミ
   ングで、前記複数の自動音を発生させ、前記第２の機能
   が選択指定されたときには、前記指示手段で指示された
   前記実質同時にかかる発音タイミングに基づき、前記複
   数の自動音をそれぞれを演奏上実質同時の範囲内で微小
   時間ずらして発生させるよう制御する制御手段とを具備
   する電子楽器。