JPH0792690B2 - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
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- JPH0792690B2 JPH0792690B2 JP59232816A JP23281684A JPH0792690B2 JP H0792690 B2 JPH0792690 B2 JP H0792690B2 JP 59232816 A JP59232816 A JP 59232816A JP 23281684 A JP23281684 A JP 23281684A JP H0792690 B2 JPH0792690 B2 JP H0792690B2
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- event
- signal
- processing
- input
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- Expired - Lifetime
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、制御対象の各種の状態を示す状態信号にもと
づき、あらかじめ設定されたプログラムを実行して上記
制御対象を制御する制御信号を出力する制御手段を備え
たプログラマブルコントローラ（以下PCと略記する）に
関するものである。
づき、あらかじめ設定されたプログラムを実行して上記
制御対象を制御する制御信号を出力する制御手段を備え
たプログラマブルコントローラ（以下PCと略記する）に
関するものである。
第６図は一般的なPCの構成を示すブロック図である。図
において１は演算処理手段としての中央演算処理装置
（以下CPUと略記する）、２は制御信号に対する出力イ
ンタフェース、３は図示しない状態検出手段からの状態
信号に対する入力インタフェース、４はランダムアクセ
スメモリ（以下RAMと略記する）、５はユーザプログラ
ムメモリ、６はシステムプログラムメモリ、７はシステ
ムコンソールである。尚、CPU1,RAM4,及びシステムプロ
グラム６より制御手段が構成される。
において１は演算処理手段としての中央演算処理装置
（以下CPUと略記する）、２は制御信号に対する出力イ
ンタフェース、３は図示しない状態検出手段からの状態
信号に対する入力インタフェース、４はランダムアクセ
スメモリ（以下RAMと略記する）、５はユーザプログラ
ムメモリ、６はシステムプログラムメモリ、７はシステ
ムコンソールである。尚、CPU1,RAM4,及びシステムプロ
グラム６より制御手段が構成される。
入力インタフェース３を介しての状態信号が所定の条件
に合致したときは過去に出力された制御信号の順序とは
関係なく出力インタフェース２を介して所定の制御信号
を出力し、又は状態信号を考慮しながら所定の順序で制
御信号を出力するのであるが、これらの動作はユーザプ
ログラムメモリ５から読出されるプログラムによって決
定される。
に合致したときは過去に出力された制御信号の順序とは
関係なく出力インタフェース２を介して所定の制御信号
を出力し、又は状態信号を考慮しながら所定の順序で制
御信号を出力するのであるが、これらの動作はユーザプ
ログラムメモリ５から読出されるプログラムによって決
定される。
したがって、PCのユーザは制御対象に適したプログラム
をあらかじめ作成しシステムコンソール７を用いてユー
ザプログラムメモリ５に格納しておく。CPU1はシステム
プログラムメモリ６内の制御アルゴリズムに従ってユー
ザプログラムメモリ５の内容を解釈して、状態信号の条
件に従って制御信号を作成し出力インタフェース２を介
して出力し制御対象を制御する。
をあらかじめ作成しシステムコンソール７を用いてユー
ザプログラムメモリ５に格納しておく。CPU1はシステム
プログラムメモリ６内の制御アルゴリズムに従ってユー
ザプログラムメモリ５の内容を解釈して、状態信号の条
件に従って制御信号を作成し出力インタフェース２を介
して出力し制御対象を制御する。
ところで、この種のPCの状態信号と制御信号との間の関
係を定める制御アルゴリズムとしては、リレー回路シミ
ュレーション方式、テーブルルックアップ方式、及び工
程歩進方式の３種類がある。
係を定める制御アルゴリズムとしては、リレー回路シミ
ュレーション方式、テーブルルックアップ方式、及び工
程歩進方式の３種類がある。
第７図及び第８図はそれぞれリレー回路シミュレーショ
ン方式を示す回路接続図であり、これらの図において
「入力」として示す部分は入力インタフェース３からの
状態信号を示し、第７図ではリレー接点の閉接又は開
放、第８図においては信号論理の「１」「０」により、
対応する状態信号の論理を表し、「出力」として示す部
分は出力インタフェース２からの制御信号を示し、第７
図ではリレーコイルの付勢又は消勢、第８図においては
信号論理の「１」「０」により対応する制御信号の論理
を表す。
ン方式を示す回路接続図であり、これらの図において
「入力」として示す部分は入力インタフェース３からの
状態信号を示し、第７図ではリレー接点の閉接又は開
放、第８図においては信号論理の「１」「０」により、
対応する状態信号の論理を表し、「出力」として示す部
分は出力インタフェース２からの制御信号を示し、第７
図ではリレーコイルの付勢又は消勢、第８図においては
信号論理の「１」「０」により対応する制御信号の論理
を表す。
第９図はリレー回路シミュレーション方式の制御アルゴ
リズムを示すフロー図である。図において8a,8bは状態
信号のそれぞれ特定の条件を示しOKはこの条件に適合す
る場合、NGは然らざる場合を示す。条件8aでOKの時は制
御出力9a2となりNGの時は制御出力9a1となり、そのいず
れの場合も条件8bの判断にうつる。
リズムを示すフロー図である。図において8a,8bは状態
信号のそれぞれ特定の条件を示しOKはこの条件に適合す
る場合、NGは然らざる場合を示す。条件8aでOKの時は制
御出力9a2となりNGの時は制御出力9a1となり、そのいず
れの場合も条件8bの判断にうつる。
第10図はテーブルルックアップ方式に用いるテーブルの
一例を示す図でテーブル番号（TABLE NO）、状態信号論
理（INPUT）、制御信号論理（OUTPUT）を対応させて記
憶している。したがってこのテーブルはテーブル番号順
に読出す。第11図はテーブルルックアップ方式における
制御アルゴリズムを示すフロー図で、たとえば、条件8c
でTABLE NO 001を読出しINPUTの条件を調べOKならば制
御出力9cとなってこのテーブルのOUTPUTに示す制御信号
RY2＝1,L1＝１を出力した後条件8d（すなわちTABLE NO
002）にうつり、条件8cでNGなら直ちに条件8dにうつ
る。
一例を示す図でテーブル番号（TABLE NO）、状態信号論
理（INPUT）、制御信号論理（OUTPUT）を対応させて記
憶している。したがってこのテーブルはテーブル番号順
に読出す。第11図はテーブルルックアップ方式における
制御アルゴリズムを示すフロー図で、たとえば、条件8c
でTABLE NO 001を読出しINPUTの条件を調べOKならば制
御出力9cとなってこのテーブルのOUTPUTに示す制御信号
RY2＝1,L1＝１を出力した後条件8d（すなわちTABLE NO
002）にうつり、条件8cでNGなら直ちに条件8dにうつ
る。
第12図及び第13図はそれぞれ工程歩進方式を示す図で、
第12図は工程テーブルをメモリに記憶する場合を示し、
第13図は工程テーブルをピンボードに設定する場合を示
す。第13図において10はピンボードパネル、11は制御ピ
ンである。第14図は工程歩進方式の制御アルゴリズムを
示すフロー図であって、たとえば条件8fが第12図STEP N
O 01の条件LS2＝１であるとすれば、OKの時だけ制御出
力9fとして第12図に示すSOL＝1,SOL2＝０の制御信号を
出力し、もしNGならば条件がOKになるまで次のステップ
へは進まない。なお第９図、第11図、第14図に示す各ス
テップのうち説明を省略したものもあるが、８（アルフ
ァベット小文字のサフィックスを伴い）は状態信号の条
件を示し、９（アルファベット小文字のサフィックスを
伴い）は出力インタフェース２を介して出力する制御信
号を示す。
第12図は工程テーブルをメモリに記憶する場合を示し、
第13図は工程テーブルをピンボードに設定する場合を示
す。第13図において10はピンボードパネル、11は制御ピ
ンである。第14図は工程歩進方式の制御アルゴリズムを
示すフロー図であって、たとえば条件8fが第12図STEP N
O 01の条件LS2＝１であるとすれば、OKの時だけ制御出
力9fとして第12図に示すSOL＝1,SOL2＝０の制御信号を
出力し、もしNGならば条件がOKになるまで次のステップ
へは進まない。なお第９図、第11図、第14図に示す各ス
テップのうち説明を省略したものもあるが、８（アルフ
ァベット小文字のサフィックスを伴い）は状態信号の条
件を示し、９（アルファベット小文字のサフィックスを
伴い）は出力インタフェース２を介して出力する制御信
号を示す。
従来のPCは以上のように構成されているので、制御対象
に応じて上記３種類の制御アルゴリズムが用いられてい
る。しかしながら上記従来のPCにあっては、それぞれ以
下に示すような問題点を本質的に有している。
に応じて上記３種類の制御アルゴリズムが用いられてい
る。しかしながら上記従来のPCにあっては、それぞれ以
下に示すような問題点を本質的に有している。
まず、順序回路の設計つまり、プログラミングに関し
て、リレー回路シミュレーション方式とテーブルルック
アップ方式では、過去に出力された制御信号の順序とは
関係なく現時点における状態信号によって定められる条
件に対応する制御信号を出力するよう構成されているの
で、もしこれらの方式によって順序制御を表現しようと
すると、複雑な非同期順序回路が必要となり、この非同
期順序回路の設計とその動作確認が必要となる。他方、
工程歩進方式では、順序制御とは無関係に、状態信号の
所定の条件が成立した時はいつでも制御信号を出力する
場合、すなわち非常停止、インタロック等を記述するこ
とができない。
て、リレー回路シミュレーション方式とテーブルルック
アップ方式では、過去に出力された制御信号の順序とは
関係なく現時点における状態信号によって定められる条
件に対応する制御信号を出力するよう構成されているの
で、もしこれらの方式によって順序制御を表現しようと
すると、複雑な非同期順序回路が必要となり、この非同
期順序回路の設計とその動作確認が必要となる。他方、
工程歩進方式では、順序制御とは無関係に、状態信号の
所定の条件が成立した時はいつでも制御信号を出力する
場合、すなわち非常停止、インタロック等を記述するこ
とができない。
また、状態信号入力の変化に対する制御信号の出力応答
性に関して、リレー回路シミュレーション方式とテーブ
ルルックアップ方式では、CPU1が処理プログラムにもと
づき状態信号の入力をスキャンし、サイクリックに全命
令を演算処理する為、応答速度は非常に遅いものとな
る。他方、工程歩進方式では、ある時点において一つの
条件判定（例えば第14図の8f）のみを行うので、対応す
る制御出力（同じく9f）の応答は高速で行なわれるが、
同時に複数の条件判定を行なって全制御出力の応答を高
速化することは不可能となる。
性に関して、リレー回路シミュレーション方式とテーブ
ルルックアップ方式では、CPU1が処理プログラムにもと
づき状態信号の入力をスキャンし、サイクリックに全命
令を演算処理する為、応答速度は非常に遅いものとな
る。他方、工程歩進方式では、ある時点において一つの
条件判定（例えば第14図の8f）のみを行うので、対応す
る制御出力（同じく9f）の応答は高速で行なわれるが、
同時に複数の条件判定を行なって全制御出力の応答を高
速化することは不可能となる。
本発明は係る問題点を解決するためになされたもので、
順序回路設計上の制約をなくし、かつ応答性の優れたプ
ログラマブルコントローラを得ることを目的とするもの
である。
順序回路設計上の制約をなくし、かつ応答性の優れたプ
ログラマブルコントローラを得ることを目的とするもの
である。
本発明に係るプログラマブルコントローラは、制御対象
の状態を検出する複数の検出手段の検出出力である入力
信号（各現在状態信号Pi）のうちの所定数の入力信号が
所定の状態にあることを条件に成立が確定される入力状
態条件（条件8hj）とこの入力状態条件の成立にもとづ
き実行される制御出力情報9hjとからなる情報であり制
御対象を制御する処理情報の最小単位情報であるイベン
ト処理最小単位18jの処理を実行可能な制御手段を有
し、各検出手段毎に、検出手段の検出出力である入力信
号の状態を示す情報を記憶する入力信号記憶手段（過去
状態信号メモリ12）と、現在の入力信号Piと過去におけ
る入力信号を示す入力信号記憶手段の記憶内容Liとが一
致しているか否かを判定し、不一致であればイベント信
号を出力するイベント信号出力手段（EOR回路14i）と、
イベント処理最小単位の集まりであるイベント処理最小
単位群の中から当該入力信号の状態が入力状態条件に関
与する所定数のイベント処理最小単位の選択を可能にす
る情報が格納されるイベント対応処理内容記憶手段（イ
ベント対応表19i）とを備えて成るものである。
の状態を検出する複数の検出手段の検出出力である入力
信号（各現在状態信号Pi）のうちの所定数の入力信号が
所定の状態にあることを条件に成立が確定される入力状
態条件（条件8hj）とこの入力状態条件の成立にもとづ
き実行される制御出力情報9hjとからなる情報であり制
御対象を制御する処理情報の最小単位情報であるイベン
ト処理最小単位18jの処理を実行可能な制御手段を有
し、各検出手段毎に、検出手段の検出出力である入力信
号の状態を示す情報を記憶する入力信号記憶手段（過去
状態信号メモリ12）と、現在の入力信号Piと過去におけ
る入力信号を示す入力信号記憶手段の記憶内容Liとが一
致しているか否かを判定し、不一致であればイベント信
号を出力するイベント信号出力手段（EOR回路14i）と、
イベント処理最小単位の集まりであるイベント処理最小
単位群の中から当該入力信号の状態が入力状態条件に関
与する所定数のイベント処理最小単位の選択を可能にす
る情報が格納されるイベント対応処理内容記憶手段（イ
ベント対応表19i）とを備えて成るものである。
［作用］ 本発明においては、現在の入力信号と過去における入力
信号を示す入力信号記憶手段の記憶内容とが、イベント
信号出力手段により比較され、現在と過去の入力信号が
不一致であればイベント信号が出力される。そして、い
ずれの検出手段に対応するイベント信号が制御手段に入
力された場合にも、当該イベント信号に対応するイベン
ト対応処理内容記憶手段の記憶内容により示される所定
数のイベント処理最小単位の処理が、制御手段により実
行される。
信号を示す入力信号記憶手段の記憶内容とが、イベント
信号出力手段により比較され、現在と過去の入力信号が
不一致であればイベント信号が出力される。そして、い
ずれの検出手段に対応するイベント信号が制御手段に入
力された場合にも、当該イベント信号に対応するイベン
ト対応処理内容記憶手段の記憶内容により示される所定
数のイベント処理最小単位の処理が、制御手段により実
行される。
以下、本発明を第１図ないし第４図に示す実施例にもと
づき説明する。なお、前記従来例と同一又は相当部分に
は同一符号を用いその説明は省略する。第１図及び第２
図は本実施例におけるPCの構成を示すブロック図であ
り、各図において12及び13は本発明により備えられた状
態信号記憶手段としての過去状態信号メモリ及びイベン
ト処理手段としてのイベント処理装置である。上記過去
状態信号メモリ12は読み書き可能なRAMで構成され、図
示しない検出手段、例えば状態検出手段から入力インタ
フェース３を介して入力される現在状態信号Pi（ｉ＝１
〜n:nは状態信号，以下同様）が書き込まれ、この書き
込まれた状態信号が過去状態信号Liとして読み出され上
記イベント処理装置13に入力されるように成っている。
一方、イベント処理装置13は第２図にその内部構成を示
すように上記現在状態信号Piと過去状態信号Liとを入力
とするEOR回路（排他的論理和回路）14iと、このEOR回
路14iの出力側に設けられたAND回路（論理積回路）15i
とから成る各状態信号毎に設けられた論理回路と、制御
対象の各種状態の変化、すなわちイベントの発生に際し
てCPU1に割込みをかけるか否かのイベントマスク信号
（割込み要否情報）Miが各状態信号毎に記憶され、対応
するAND回路15iに入力されるイベントマスクメモリ16
と、上記各AND回路15iからの出力を入力してあらかじめ
設定された優先度に従いCPU1に割込み信号Iiを出力する
割込み優先判定回路17とから構成されている。なお、上
記割込み優先判定回路17の優先度はここではもっとも最
近発生した割込み信号がもっとも低く設定されるように
なっている。
づき説明する。なお、前記従来例と同一又は相当部分に
は同一符号を用いその説明は省略する。第１図及び第２
図は本実施例におけるPCの構成を示すブロック図であ
り、各図において12及び13は本発明により備えられた状
態信号記憶手段としての過去状態信号メモリ及びイベン
ト処理手段としてのイベント処理装置である。上記過去
状態信号メモリ12は読み書き可能なRAMで構成され、図
示しない検出手段、例えば状態検出手段から入力インタ
フェース３を介して入力される現在状態信号Pi（ｉ＝１
〜n:nは状態信号，以下同様）が書き込まれ、この書き
込まれた状態信号が過去状態信号Liとして読み出され上
記イベント処理装置13に入力されるように成っている。
一方、イベント処理装置13は第２図にその内部構成を示
すように上記現在状態信号Piと過去状態信号Liとを入力
とするEOR回路（排他的論理和回路）14iと、このEOR回
路14iの出力側に設けられたAND回路（論理積回路）15i
とから成る各状態信号毎に設けられた論理回路と、制御
対象の各種状態の変化、すなわちイベントの発生に際し
てCPU1に割込みをかけるか否かのイベントマスク信号
（割込み要否情報）Miが各状態信号毎に記憶され、対応
するAND回路15iに入力されるイベントマスクメモリ16
と、上記各AND回路15iからの出力を入力してあらかじめ
設定された優先度に従いCPU1に割込み信号Iiを出力する
割込み優先判定回路17とから構成されている。なお、上
記割込み優先判定回路17の優先度はここではもっとも最
近発生した割込み信号がもっとも低く設定されるように
なっている。
一方、第３図及び第４図は割込み発生時にCPU1が実行す
る処理プログラムのイベント処理最小単位のフロー図及
び上記イベント処理最小単位群とイベント対応表との関
係を示す説明図である。図においてイベント処理最小単
位群18はプログラマブルコントローラが制御対象を制御
する処理情報を構成する複数のイベント処理最小単位18
j（ｊ＝１〜m:mは処理最小単位数，以下同様）から成
り、各状態信号毎に設けられたイベント対応表19iにも
とづき選択される。又上記各イベント処理最小単位18i
はそれぞれ入力状態条件，例えば条件8hjと制御出力情
報9hjから成っている。
る処理プログラムのイベント処理最小単位のフロー図及
び上記イベント処理最小単位群とイベント対応表との関
係を示す説明図である。図においてイベント処理最小単
位群18はプログラマブルコントローラが制御対象を制御
する処理情報を構成する複数のイベント処理最小単位18
j（ｊ＝１〜m:mは処理最小単位数，以下同様）から成
り、各状態信号毎に設けられたイベント対応表19iにも
とづき選択される。又上記各イベント処理最小単位18i
はそれぞれ入力状態条件，例えば条件8hjと制御出力情
報9hjから成っている。
次に以上のように構成された本実施例の作用について説
明する。まず、イベント処理装置13の各EOR回路14iによ
り、入力インタフェース回路３を介して入力される入力
される各入力信号，例えば各現在状態信号Piと入力信号
記憶手段，例えば過去状態信号メモリ12内に上記現在状
態信号Piに対応して記憶された過去状態信号Liが比較判
定される。すなわち、イベント処理装置13の各EOR回路1
4iに対応して過去状態信号メモリ12が設けられ、これが
インタフェース３を介して複数の検出手段，すなわち各
状態検出手段に対応している。つまり、各状態検出手段
毎に、過去状態信号メモリ12とEOR回路14iと後述するイ
ベント対応表とを備えているものである。ここで、上記
各信号Pi,Liの値が異なれば、すなわち制御対象の対応
個所の状態に変化（イベント）が生じて状態信号が変化
していると、イベント信号出力手段，例えばEOR回路14i
の出力値，すなわちイベント信号は「１」（真）となり
イベントの発生が検出される。このEOR回路14iの出力値
はイベントマスクメモリ16の対応するイベントマスク信
号Miによってマスク回路、例えばAND回路15iによりマス
ク処理される。ここで、制御対象に従いイベント処理不
要な入力に対しては、上記イベントマスクメモリ16の設
定を任意に行うことで、制御上不要なイベント発生を防
ぐことができる。すなわち、イベントマスク信号Miの値
が「０」であるとEOR回路14iの値が「１」（イベント発
生）であってもこの情報は割込み優先判定回路17には伝
達されない。従って、EOR回路14iの出力値が「１」（イ
ベント発生）で、かつイベントマスク信号Miの値が
「１」の時だけAND回路15iの出力値も「１」となり、割
込み優先判定回路17を経て割込み信号IiがCPU1に出力さ
れる。上記割込み優先判定回路17は各AND回路15iの出力
値のうち優先度の高いもの、ここでは入力の発生順にイ
ベント信号に対応した割込み信号IiをCPU1に出力する。
明する。まず、イベント処理装置13の各EOR回路14iによ
り、入力インタフェース回路３を介して入力される入力
される各入力信号，例えば各現在状態信号Piと入力信号
記憶手段，例えば過去状態信号メモリ12内に上記現在状
態信号Piに対応して記憶された過去状態信号Liが比較判
定される。すなわち、イベント処理装置13の各EOR回路1
4iに対応して過去状態信号メモリ12が設けられ、これが
インタフェース３を介して複数の検出手段，すなわち各
状態検出手段に対応している。つまり、各状態検出手段
毎に、過去状態信号メモリ12とEOR回路14iと後述するイ
ベント対応表とを備えているものである。ここで、上記
各信号Pi,Liの値が異なれば、すなわち制御対象の対応
個所の状態に変化（イベント）が生じて状態信号が変化
していると、イベント信号出力手段，例えばEOR回路14i
の出力値，すなわちイベント信号は「１」（真）となり
イベントの発生が検出される。このEOR回路14iの出力値
はイベントマスクメモリ16の対応するイベントマスク信
号Miによってマスク回路、例えばAND回路15iによりマス
ク処理される。ここで、制御対象に従いイベント処理不
要な入力に対しては、上記イベントマスクメモリ16の設
定を任意に行うことで、制御上不要なイベント発生を防
ぐことができる。すなわち、イベントマスク信号Miの値
が「０」であるとEOR回路14iの値が「１」（イベント発
生）であってもこの情報は割込み優先判定回路17には伝
達されない。従って、EOR回路14iの出力値が「１」（イ
ベント発生）で、かつイベントマスク信号Miの値が
「１」の時だけAND回路15iの出力値も「１」となり、割
込み優先判定回路17を経て割込み信号IiがCPU1に出力さ
れる。上記割込み優先判定回路17は各AND回路15iの出力
値のうち優先度の高いもの、ここでは入力の発生順にイ
ベント信号に対応した割込み信号IiをCPU1に出力する。
次に割込み発生時のCPU1の作用について第３図及び第４
図にもとづき説明する。CPU1は前記したイベント処理装
置13から割込み信号Iiが入力されると、上記割込みに対
応するイベント対応処理内容記憶手段，例えばイベント
対応表19i（第４図）を参照し、上記イベント対応表19i
が示すいくつかのイベント処理最小単位18jを処理，実
行する。第３図に示すように各イベント処理最小単位18
jにおいては、CPU1が現在状態信号Piを含む条件8hj,す
なわち現在状態信号Piを含む所定数の入力信号が所定状
態にあることを条件に満足される条件8hjを評価し、条
件8hjが満足（OK）されると制御出力情報9hjを処理し、
制御対象に対して所定の制御を行なう。条件8hjが満足
されない（NG）と何も処理せずにこのイベント処理最小
単位18jを終了し、次のイベント処理最小単位18j＋１の
処理に移行する。従って、本実施例によればCPU1の入力
状態信号のスキャンによらずイベントの発生が検出さ
れ、さらに検出されたイベントの処理の要否や優先度が
判定されてCPU1に割込みがかけられるので、イベントの
発生に対する応答速度が非常に速くなる。また、イベン
ト処理装置13のイベントマスクメモリ16や割込み優先判
定回路17の設定を管理することにより順序回路のプログ
ラミングも容易となる。
図にもとづき説明する。CPU1は前記したイベント処理装
置13から割込み信号Iiが入力されると、上記割込みに対
応するイベント対応処理内容記憶手段，例えばイベント
対応表19i（第４図）を参照し、上記イベント対応表19i
が示すいくつかのイベント処理最小単位18jを処理，実
行する。第３図に示すように各イベント処理最小単位18
jにおいては、CPU1が現在状態信号Piを含む条件8hj,す
なわち現在状態信号Piを含む所定数の入力信号が所定状
態にあることを条件に満足される条件8hjを評価し、条
件8hjが満足（OK）されると制御出力情報9hjを処理し、
制御対象に対して所定の制御を行なう。条件8hjが満足
されない（NG）と何も処理せずにこのイベント処理最小
単位18jを終了し、次のイベント処理最小単位18j＋１の
処理に移行する。従って、本実施例によればCPU1の入力
状態信号のスキャンによらずイベントの発生が検出さ
れ、さらに検出されたイベントの処理の要否や優先度が
判定されてCPU1に割込みがかけられるので、イベントの
発生に対する応答速度が非常に速くなる。また、イベン
ト処理装置13のイベントマスクメモリ16や割込み優先判
定回路17の設定を管理することにより順序回路のプログ
ラミングも容易となる。
第５図はCPU1をマルチCPU化した場合の一実施例であ
る。この例では、イベントが発生すると、管理CPU1aが
割込み優先判定回路17より割込み信号Iiを受けとり、上
記実施例同様対応するイベント対応表19iを参照する。
上記イベント対応表19iが示すイベント処理最小単位18j
が複数の場合には、その個々のイベント処理最小単位18
jの処理を処理CPU1b〜1xに割当てる。イベント処理最小
単位18jの個数が処理CPU1b〜1xの個数を上まわる時に
は、管理CPU1aが多い分のイベント処理最小単位18jをバ
ッファリングしておき、処理の終了した処理CPU1b〜1x
に順次割当てる。このようにすることにより、更に高速
な処理が可能となる。
る。この例では、イベントが発生すると、管理CPU1aが
割込み優先判定回路17より割込み信号Iiを受けとり、上
記実施例同様対応するイベント対応表19iを参照する。
上記イベント対応表19iが示すイベント処理最小単位18j
が複数の場合には、その個々のイベント処理最小単位18
jの処理を処理CPU1b〜1xに割当てる。イベント処理最小
単位18jの個数が処理CPU1b〜1xの個数を上まわる時に
は、管理CPU1aが多い分のイベント処理最小単位18jをバ
ッファリングしておき、処理の終了した処理CPU1b〜1x
に順次割当てる。このようにすることにより、更に高速
な処理が可能となる。
なお、上記各実施例においては、入力状態信号のみ過去
状態信号メモリ12に記憶し、イベント処理を行なった
が、PCの出力信号や内部メモリについてもイベント処理
（変化したことをイベントとする）ができることは言う
までもない。また、イベント対応表19iによりイベント
処理最小単位を選択するようにしたので、同一のイベン
ト処理最小単位を複数記憶しておく必要がなく、メモリ
容量を節約できる効果がある。また、イベント対応表19
iの内容を変更することにより、処理全体に影響を与え
ることなく部分的に動作を変更できるので、デバッグが
容易にできる効果がある。
状態信号メモリ12に記憶し、イベント処理を行なった
が、PCの出力信号や内部メモリについてもイベント処理
（変化したことをイベントとする）ができることは言う
までもない。また、イベント対応表19iによりイベント
処理最小単位を選択するようにしたので、同一のイベン
ト処理最小単位を複数記憶しておく必要がなく、メモリ
容量を節約できる効果がある。また、イベント対応表19
iの内容を変更することにより、処理全体に影響を与え
ることなく部分的に動作を変更できるので、デバッグが
容易にできる効果がある。
また、マスク回路として機能するAND回路15i及び優先判
定回路として機能する割込み優先判定回路17を設けるよ
うにしたので、順序回路のプログラミングが容易にでき
る効果がある。
定回路として機能する割込み優先判定回路17を設けるよ
うにしたので、順序回路のプログラミングが容易にでき
る効果がある。
以上説明したように本発明によれば、制御対象の状態を
検出する各検出手段毎に、入力信号記憶手段と、現在と
過去の入力信号が一致しているか否かを判定し、不一致
であればイベント信号を出力するイベント信号出力手段
と、入力信号の状態が入力状態条件に関与する所定数の
イベント処理最小単位の選択を可能にする情報が格納さ
れるイベント対応処理内容記憶手段とを備え、いずれの
検出手段に対応するイベント信号が制御手段に入力され
た場合にも、当該イベント信号に対応するイベント対応
処理内容記憶手段の記憶内容にもとづき選択された所定
数のイベント処理最小単位による処理が制御手段により
実行されるようにしたので、入力信号に変化が発生した
場合にただちに当該イベント信号に関係する処理が実行
され、入力信号に変化がない箇所のスキャンに要する時
間等の無駄時間の発生が防止され、プログラマブルコン
トローラの処理を高速化できるとともに、メモリ容量の
大幅な増大が防止され、さらにデバッグが容易にできる
効果がある。
検出する各検出手段毎に、入力信号記憶手段と、現在と
過去の入力信号が一致しているか否かを判定し、不一致
であればイベント信号を出力するイベント信号出力手段
と、入力信号の状態が入力状態条件に関与する所定数の
イベント処理最小単位の選択を可能にする情報が格納さ
れるイベント対応処理内容記憶手段とを備え、いずれの
検出手段に対応するイベント信号が制御手段に入力され
た場合にも、当該イベント信号に対応するイベント対応
処理内容記憶手段の記憶内容にもとづき選択された所定
数のイベント処理最小単位による処理が制御手段により
実行されるようにしたので、入力信号に変化が発生した
場合にただちに当該イベント信号に関係する処理が実行
され、入力信号に変化がない箇所のスキャンに要する時
間等の無駄時間の発生が防止され、プログラマブルコン
トローラの処理を高速化できるとともに、メモリ容量の
大幅な増大が防止され、さらにデバッグが容易にできる
効果がある。
第１図及び第２図は本発明によるプログラマブルコント
ローラの一実施例を示すブロック図、第３図はイベント
処理最小単位のフロー図、第４図はイベント処理最小単
位群とイベント対応表の関係を示す説明図、第５図は他
の実施例を示すブロック図、第６図は従来例の一般的な
構成を示すブロック図、第７図ないし第９図は上記従来
例におけるリレー回路シミュレーション方式の接続図な
いしフロー図、第10図及び第11図は同じくテーブルルッ
クアップ方式のテーブルの一例を示す図及びフロー図、
第12図ないし第14図は同じく工程歩進方式のテーブル及
びピンボードの一例を示す図ないしフロー図である。 １……演算処理手段、12……状態信号記憶手段、13……
イベント処理手段、14i,15i……論理回路、16……メモ
リ、17……割込み優先判定回路、Pi……現在状態信号、
Li……過去状態信号、Ii……割込み信号、Mi……割込み
要否情報。 なお、図中、同一または相当部分には同一符号を用いて
いる。
ローラの一実施例を示すブロック図、第３図はイベント
処理最小単位のフロー図、第４図はイベント処理最小単
位群とイベント対応表の関係を示す説明図、第５図は他
の実施例を示すブロック図、第６図は従来例の一般的な
構成を示すブロック図、第７図ないし第９図は上記従来
例におけるリレー回路シミュレーション方式の接続図な
いしフロー図、第10図及び第11図は同じくテーブルルッ
クアップ方式のテーブルの一例を示す図及びフロー図、
第12図ないし第14図は同じく工程歩進方式のテーブル及
びピンボードの一例を示す図ないしフロー図である。 １……演算処理手段、12……状態信号記憶手段、13……
イベント処理手段、14i,15i……論理回路、16……メモ
リ、17……割込み優先判定回路、Pi……現在状態信号、
Li……過去状態信号、Ii……割込み信号、Mi……割込み
要否情報。 なお、図中、同一または相当部分には同一符号を用いて
いる。
Claims (2)
- 【請求項１】制御対象の状態を検出する検出手段を複数
有するとともに、それぞれの上記検出手段の検出出力で
あるそれぞれの入力信号を参照しながら所定の処理情報
にもとづき上記制御対象を制御するプログラマブルコン
トローラにおいて、 所定数の上記入力信号が所定の状態にあることを条件に
成立が確定される入力状態条件とこの入力状態条件の成
立にもとづき実行される制御出力情報とからなる情報で
あり上記処理情報の最小単位情報であるイベント処理最
小単位の処理を実行可能な制御手段を有するとともに、 上記各検出手段毎に、上記検出手段の検出出力である上
記入力信号を記憶する入力信号記憶手段と、現在の上記
入力信号と過去における上記入力信号を示す入力信号記
憶手段の記憶内容とが一致しているか否かを判定し、不
一致であればイベント信号を出力するイベント信号出力
手段と、上記処理情報を構成する上記イベント処理最小
単位の集まりであるイベント処理最小単位群の中から上
記入力信号の状態が上記入力状態条件に関与する所定数
の上記イベント処理最小単位の選択を可能にする情報が
格納されるイベント対応処理内容記憶手段とを備え、 いずれの上記検出手段に対応する上記イベント信号が上
記制御手段に入力された場合にも、当該イベント信号に
対応する上記イベント対応処理内容記憶手段の記憶内容
にもとづき選択された所定数の上記イベント処理最小単
位による処理が上記制御手段により実行されることを特
徴とするプログラマブルコントローラ。 - 【請求項２】上記イベント信号をマスクするか否かを示
す情報を記憶するイベントマスクメモリと、このイベン
トマスクメモリの記憶内容にもとづき上記イベント信号
を次段に伝えることを阻止するマスク回路と、上記イベ
ント信号を、予め設定された優先度に従い次段に出力す
る優先判定回路とを有し、上記マスク回路と上記優先判
定回路とを通過した上記イベント信号が上記制御手段に
伝えられることを特徴とする特許請求の範囲第１項記載
のプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232816A JPH0792690B2 (ja) | 1984-11-05 | 1984-11-05 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232816A JPH0792690B2 (ja) | 1984-11-05 | 1984-11-05 | プログラマブルコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110205A JPS61110205A (ja) | 1986-05-28 |
| JPH0792690B2 true JPH0792690B2 (ja) | 1995-10-09 |
Family
ID=16945221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59232816A Expired - Lifetime JPH0792690B2 (ja) | 1984-11-05 | 1984-11-05 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792690B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123736A (en) * | 1979-03-16 | 1980-09-24 | Hitachi Ltd | Interrupt control system |
| JPS5739408A (en) * | 1980-08-15 | 1982-03-04 | Hitachi Ltd | Programmable logic controller |
| JPS5914005A (ja) * | 1982-07-15 | 1984-01-24 | Hitachi Ltd | マイクロコンピユ−タによるシ−ケンス制御方式 |
-
1984
- 1984-11-05 JP JP59232816A patent/JPH0792690B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61110205A (ja) | 1986-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |