JPH0792793B2 - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPH0792793B2 JPH0792793B2 JP62094842A JP9484287A JPH0792793B2 JP H0792793 B2 JPH0792793 B2 JP H0792793B2 JP 62094842 A JP62094842 A JP 62094842A JP 9484287 A JP9484287 A JP 9484287A JP H0792793 B2 JPH0792793 B2 JP H0792793B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- output port
- microcomputer
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 238000012544 monitoring process Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔概要〕 マイクロコンピュータの内部に、クロックが停止したら
出力ポートを初期化する回路を内蔵することで、クロッ
ク停止時のフェイルセーフ設計を容易にする。
出力ポートを初期化する回路を内蔵することで、クロッ
ク停止時のフェイルセーフ設計を容易にする。
本発明はクロック停止時に出力ポートを初期化する回路
を内蔵したマイクロコンピュータに関する。
を内蔵したマイクロコンピュータに関する。
出力ポートを内蔵するマイクロコンピュータ（一般には
ワンチップのマイクロコンピュータ）では、外部からの
リセット信号がONするとレジスタ類と同時に出力ポート
の初期化を行う。第２図はこの種のマイクロコンピュー
タの部分構成図で、１は１つの出力ポート、２はリセッ
ト信号▲▼の入力端子、３は発振回路、４は
システムクロック発生回路、５〜７はＤタイプのフリッ
プフロップ（FF）、８は外付けされた振動子である。
ワンチップのマイクロコンピュータ）では、外部からの
リセット信号がONするとレジスタ類と同時に出力ポート
の初期化を行う。第２図はこの種のマイクロコンピュー
タの部分構成図で、１は１つの出力ポート、２はリセッ
ト信号▲▼の入力端子、３は発振回路、４は
システムクロック発生回路、５〜７はＤタイプのフリッ
プフロップ（FF）、８は外付けされた振動子である。
出力ポート１の状態はFFT9の状態による。通常はFET9を
OFFにしてハイインピーダンスとするのが一般的であ
る。第３図はこの説明図である。システムクロック
φ1，φ2は発振回路３の出力を分周したもので、φ1はF
F5において外部リセット信号▲▼のラッチに
使用され、またφ2はFF7においてFF6の出力のラッチに
使用される。FF6は内部データを出力命令によって出力
ポート１に出すためのものであるが、そのセット端子SE
Tに内部リセット信号の反転したものが入ると、Ｑ出力
は強制的にＨレベルに固定される。従って、次のφ2の
タイミングでFF7のＱ出力はＨになり、それを反転した
信号でFET9はオフになる。
OFFにしてハイインピーダンスとするのが一般的であ
る。第３図はこの説明図である。システムクロック
φ1，φ2は発振回路３の出力を分周したもので、φ1はF
F5において外部リセット信号▲▼のラッチに
使用され、またφ2はFF7においてFF6の出力のラッチに
使用される。FF6は内部データを出力命令によって出力
ポート１に出すためのものであるが、そのセット端子SE
Tに内部リセット信号の反転したものが入ると、Ｑ出力
は強制的にＨレベルに固定される。従って、次のφ2の
タイミングでFF7のＱ出力はＨになり、それを反転した
信号でFET9はオフになる。
このようなリセット機能はマイクロコンピュータの誤動
作対策として重要である。この場合、外部でリセット信
号▲▼を作成する回路には、例えばウォッチ
ドッグタイマ（WDT）がある。これはマイクロコンピュ
ータの或る出力ポートから常時パルス信号を出力してお
き、マイクロコンピュータが例えばスタックデータの破
壊により無限ループに陥いると上記のパルス信号が消失
するため、これを検出WDTがリセット信号▲
▼を一時的にONにする（Ｌにする）という方式である。
作対策として重要である。この場合、外部でリセット信
号▲▼を作成する回路には、例えばウォッチ
ドッグタイマ（WDT）がある。これはマイクロコンピュ
ータの或る出力ポートから常時パルス信号を出力してお
き、マイクロコンピュータが例えばスタックデータの破
壊により無限ループに陥いると上記のパルス信号が消失
するため、これを検出WDTがリセット信号▲
▼を一時的にONにする（Ｌにする）という方式である。
しかしながら従来のリセット方式はマイクロコンピュー
タ内のクロックが正常に発生していることを前提として
いるので、何らかのハード的な故障でクロックφ1，φ2
等が停止してしまうとリセットはかからなくなり、出力
ポート１は直前の状態に保持されてしまう。
タ内のクロックが正常に発生していることを前提として
いるので、何らかのハード的な故障でクロックφ1，φ2
等が停止してしまうとリセットはかからなくなり、出力
ポート１は直前の状態に保持されてしまう。
この種のマイクロコンピュータは各種の制御に利用され
るため、出力ポート１が保持される状態によっては好ま
しくないこともある。本発明は、かかるクロック停止時
には出力ポートを望ましい状態に保持する回路をマイク
ロコンピュータの内部に組込んでおくことで、フェイル
セーフ機能を高めようとするものである。
るため、出力ポート１が保持される状態によっては好ま
しくないこともある。本発明は、かかるクロック停止時
には出力ポートを望ましい状態に保持する回路をマイク
ロコンピュータの内部に組込んでおくことで、フェイル
セーフ機能を高めようとするものである。
本発明は、クロック発生回路（４）の出力変化を監視し
クロックの停止を検出するクロック停止検出回路（10）
を備え、該クロック停止検出回路において、該クロック
発生回路の出力が停止したことが検出されたときに出力
ポート（１）を所定の状態に保持するようにしてなるこ
とを特徴とするものである。
クロックの停止を検出するクロック停止検出回路（10）
を備え、該クロック停止検出回路において、該クロック
発生回路の出力が停止したことが検出されたときに出力
ポート（１）を所定の状態に保持するようにしてなるこ
とを特徴とするものである。
クロック停止検出回路（10）はクロック発生回路（４）
の出力変化を監視し、クロックの停止をマイクロコンピ
ュータ内部でハード的に検出する。そして、クロックの
停止を検出したら出力ポート（１）をフェイルセーフ上
好ましい状態に保持する。これは予めそのようなハード
構成としておくことで実現できる。
の出力変化を監視し、クロックの停止をマイクロコンピ
ュータ内部でハード的に検出する。そして、クロックの
停止を検出したら出力ポート（１）をフェイルセーフ上
好ましい状態に保持する。これは予めそのようなハード
構成としておくことで実現できる。
第１図は本発明の一実施例を示す要部構成図で、第２図
の構成に点線枠内のクロック停止検出回路10を追加した
ものである。本例のクロック停止検出回路10は、システ
ムクロックφ2を分周するプリスケーラ11と、その出力
周波数Ｆを直流電圧Ｖに変換するF/V変換器12と、該直
流電圧Ｖを基準値Ｅと比較し、Ｖ＞Ｅの間は出力をＨに
保ち、Ｖ≦Ｅになると出力をＬに反転する比較器13と、
この比較器13の出力がＬになるとFET9を強制的にオフに
するアンドゲート14とからなる。
の構成に点線枠内のクロック停止検出回路10を追加した
ものである。本例のクロック停止検出回路10は、システ
ムクロックφ2を分周するプリスケーラ11と、その出力
周波数Ｆを直流電圧Ｖに変換するF/V変換器12と、該直
流電圧Ｖを基準値Ｅと比較し、Ｖ＞Ｅの間は出力をＨに
保ち、Ｖ≦Ｅになると出力をＬに反転する比較器13と、
この比較器13の出力がＬになるとFET9を強制的にオフに
するアンドゲート14とからなる。
このゲート14はクロックφ2が発生している間は常に開
いていてFF7の出力を通過させる。従って、内部データ
によって出力ポート１が変化したり、或いはWDTからの
リセット信号で出力ポート１をハイインピーダンスにす
ることができる。これに対しクロックφ2が停止すると
ゲート14の出力はＬとなるため、FET9はオフになって出
力ポート１はハイインピーダンスになる。この場合はハ
イインピーダンスが安全上好ましいと考えたケースであ
る。
いていてFF7の出力を通過させる。従って、内部データ
によって出力ポート１が変化したり、或いはWDTからの
リセット信号で出力ポート１をハイインピーダンスにす
ることができる。これに対しクロックφ2が停止すると
ゲート14の出力はＬとなるため、FET9はオフになって出
力ポート１はハイインピーダンスになる。この場合はハ
イインピーダンスが安全上好ましいと考えたケースであ
る。
このクロック停止検出回路10による出力ポート１の固定
は何ら動作クロックを必要としない。従って、WDT等に
よる外部からのリセットと異なり、ハード的なクロック
停止障害になっても確実に出力ポート１を制御上安全な
状態に保持できる。また、検出回路10は内蔵されている
ので、クロックを外部へ出し、その検出結果を内部へ入
れるという様な端子（ポート）を必要としない。
は何ら動作クロックを必要としない。従って、WDT等に
よる外部からのリセットと異なり、ハード的なクロック
停止障害になっても確実に出力ポート１を制御上安全な
状態に保持できる。また、検出回路10は内蔵されている
ので、クロックを外部へ出し、その検出結果を内部へ入
れるという様な端子（ポート）を必要としない。
以上述べたように本発明によれば、マイクロコンピュー
タがハード的に動作不能となる内部クロックの停止時
に、確実に出力ポートを安全上好ましい状態に保持でき
る利点がある。
タがハード的に動作不能となる内部クロックの停止時
に、確実に出力ポートを安全上好ましい状態に保持でき
る利点がある。
第１図は本発明の一実施例を示す要部構成図、 第２図は従来のマイクロコンピュータの部分構成図、 第３図は第２図の各部動作波形図である。
Claims (1)
- 【請求項１】クロック発生回路（４）の出力変化を監視
しクロックの停止を検出するクロック停止検出回路（1
0）を備え、該クロック停止検出回路において、該クロ
ック発生回路の出力が停止したことが検出されたときに
出力ポート（１）を所定の状態に保持するようにしてな
ることを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094842A JPH0792793B2 (ja) | 1987-04-17 | 1987-04-17 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094842A JPH0792793B2 (ja) | 1987-04-17 | 1987-04-17 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63261448A JPS63261448A (ja) | 1988-10-28 |
| JPH0792793B2 true JPH0792793B2 (ja) | 1995-10-09 |
Family
ID=14121291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094842A Expired - Lifetime JPH0792793B2 (ja) | 1987-04-17 | 1987-04-17 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792793B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4413388B2 (ja) * | 2000-07-14 | 2010-02-10 | 株式会社三共 | 遊技機 |
| EP1619573B1 (en) | 2003-04-25 | 2014-01-08 | NEC Corporation | Reset circuit and digital communication device |
| JP5045692B2 (ja) * | 2003-07-31 | 2012-10-10 | 富士通セミコンダクター株式会社 | 動作モード制御回路、及びマイクロコンピュータ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235673A (ja) * | 1986-04-04 | 1987-10-15 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
-
1987
- 1987-04-17 JP JP62094842A patent/JPH0792793B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63261448A (ja) | 1988-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5828243A (en) | Method for detecting clock failure and switching to backup clock | |
| JPS6345697A (ja) | 侵入者検出装置 | |
| US7149915B2 (en) | Microcomputer using a shared counter | |
| JP2593915B2 (ja) | ダブルマイコンシステム暴走防止回路 | |
| JPS63261448A (ja) | マイクロコンピユ−タ | |
| WO1997032282A1 (en) | A watchdog circuit employing minimum and maximum interval detectors | |
| JPH01288934A (ja) | ダブルマイコンシステムの暴走防止回路 | |
| JP3724034B2 (ja) | 生産設備用制御回路 | |
| JPH1069403A (ja) | マイクロプロセッサの初期化と監視のための方法及び回路 | |
| JPS6277653A (ja) | 誤動作防止回路 | |
| JP2698260B2 (ja) | ウオッチドッグタイマ装置 | |
| JPH11316615A (ja) | Ｍｃｕのパワ―ノイズ防止回路 | |
| JPH05218834A (ja) | リセット回路 | |
| JPH0426915Y2 (ja) | ||
| JP2000035903A (ja) | マイクロコンピュータの暴走監視装置 | |
| JPH04115634A (ja) | 電源ノイズ検出回路 | |
| KR20070012351A (ko) | 전자 회로 장치 및 이 전자 회로 장치를 사전결정된 상태에이르게 하는 방법 | |
| JPH05189078A (ja) | システムクロック選択回路 | |
| KR0155045B1 (ko) | 무인경비시스템의 워치독 타이머 구현 방법 | |
| JP2722348B2 (ja) | 発振回路 | |
| JP2899237B2 (ja) | Ｃｐｕ監視装置 | |
| JPS59117647A (ja) | マイクロコンピュータ誤動作防止方式 | |
| JPS586598A (ja) | 半導体制御回路装置 | |
| JPS63174144A (ja) | マイクロプロセツサのリセツト制御回路 | |
| JPH0573360A (ja) | ウオツチドツグ・タイマ |