JPS63261448A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS63261448A JPS63261448A JP62094842A JP9484287A JPS63261448A JP S63261448 A JPS63261448 A JP S63261448A JP 62094842 A JP62094842 A JP 62094842A JP 9484287 A JP9484287 A JP 9484287A JP S63261448 A JPS63261448 A JP S63261448A
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- JP
- Japan
- Prior art keywords
- clock
- output port
- microcomputer
- output
- circuit
- Prior art date
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- Granted
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- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マイクロコンピュータの内部に、クロックが停止したら
出力ポートを初期化する回路を内蔵することで、クロッ
ク停止時のフェイルセーフ設計を容易にする。
出力ポートを初期化する回路を内蔵することで、クロッ
ク停止時のフェイルセーフ設計を容易にする。
本発明はクロック停止時に出力ポートを初期化する回路
を内蔵したマイクロコンピュータに関する。
を内蔵したマイクロコンピュータに関する。
出力ポートを内蔵するマイクロコンピュータ（一般には
ワンチップのマイクロコンピュータ）では、外部からの
リセット信号がＯＮするとレジスタ類と同時に出力ポー
トの初期化を行う、第２図はこの種のマイクロコンピュ
ータの部分構成図で、１は１つの出力ポート、２はリセ
ット信号ＲＥＳＥＴの入力端子、３は発振回路、４はシ
ステムクロック発生回路、５〜７はＤタイプのフリップ
フロップ（ＦＦ） 、８は外付けされた振動子である。
ワンチップのマイクロコンピュータ）では、外部からの
リセット信号がＯＮするとレジスタ類と同時に出力ポー
トの初期化を行う、第２図はこの種のマイクロコンピュ
ータの部分構成図で、１は１つの出力ポート、２はリセ
ット信号ＲＥＳＥＴの入力端子、３は発振回路、４はシ
ステムクロック発生回路、５〜７はＤタイプのフリップ
フロップ（ＦＦ） 、８は外付けされた振動子である。
出力ポート１の状態はＦＥＴ９の状態による。
通常はＦＥＴ９をＯＦＦにしてハイインピーダンスとす
るのが一般的である。第３図はこの説明図である。シス
テムクロックφ１．φ２は発振回路３の出力を分周した
もので、φ１はＦＦ５において外部リセット信号ＲＥＳ
ＥＴのラッチに使用され、またφ２はＦＦ７においてＦ
Ｆ６の出力のラッチに使用される。ＦＦ６は内部データ
を出力命令によって出力ポート１に出すためのものであ
るが、そのセット端子ＳＥＴに内部リセット信号の反転
したものが入ると、Ｑ出力は強制的にＨレベルに固定さ
れる。従って、次のφ２のタイミングでＦＦ７のＱ出力
はＨになり、それを反転した信号でＦＥＴ９はオフにな
る。
るのが一般的である。第３図はこの説明図である。シス
テムクロックφ１．φ２は発振回路３の出力を分周した
もので、φ１はＦＦ５において外部リセット信号ＲＥＳ
ＥＴのラッチに使用され、またφ２はＦＦ７においてＦ
Ｆ６の出力のラッチに使用される。ＦＦ６は内部データ
を出力命令によって出力ポート１に出すためのものであ
るが、そのセット端子ＳＥＴに内部リセット信号の反転
したものが入ると、Ｑ出力は強制的にＨレベルに固定さ
れる。従って、次のφ２のタイミングでＦＦ７のＱ出力
はＨになり、それを反転した信号でＦＥＴ９はオフにな
る。
このようなリセット機能はマイクロコンピュータの誤動
作対策として重要である。この場合、外部でリセット信
号ＲＥＳＥＴを作成する回路には、例えばウォッチドッ
グタイマ（ＷＤＴ）がある。これはマイクロコンピュー
タの成る出力ポートから常時パルス信号を出力しておき
、マイクロコンピュータが例えばスタックデータの破壊
により無限ループに陥いると上記のパルス信号が消失す
るため、これを検出したＷＤＴがリセット信号ＲＥＳＥ
Ｔを一時的にＯＮにする（Ｌにする）という方式である
。
作対策として重要である。この場合、外部でリセット信
号ＲＥＳＥＴを作成する回路には、例えばウォッチドッ
グタイマ（ＷＤＴ）がある。これはマイクロコンピュー
タの成る出力ポートから常時パルス信号を出力しておき
、マイクロコンピュータが例えばスタックデータの破壊
により無限ループに陥いると上記のパルス信号が消失す
るため、これを検出したＷＤＴがリセット信号ＲＥＳＥ
Ｔを一時的にＯＮにする（Ｌにする）という方式である
。
しかしながら従来のリセット方式はマイクロコンピュー
タ内のクロックが正常に発生していることを前提として
いるので、何らかのハード的な故障でクロックφ１．φ
２等が停止してしまうとリセットはかからなくなり、出
力ポート１は直前の状態に保持されてしまう。
タ内のクロックが正常に発生していることを前提として
いるので、何らかのハード的な故障でクロックφ１．φ
２等が停止してしまうとリセットはかからなくなり、出
力ポート１は直前の状態に保持されてしまう。
この種のマイクロコンピュータは各種の制御に利用され
るため、出力ポート１が保持される状態によっては好ま
しくないこともある０本発明は、かかるクロック停止時
には出力ポートを望ましい状態に保持する回路をマイク
ロコンピュータの内部に組込んでおくことで、フェイル
セーフ機能を高めようとするものである。
るため、出力ポート１が保持される状態によっては好ま
しくないこともある０本発明は、かかるクロック停止時
には出力ポートを望ましい状態に保持する回路をマイク
ロコンピュータの内部に組込んでおくことで、フェイル
セーフ機能を高めようとするものである。
本発明は、クロック発生回路（４）の出力変化の有無か
らクロックの停止を検出する回路（１０）を内蔵し、そ
のクロック停止検出出力が生じたときハード的に出力ポ
ート（１）を所定の状態に保持するようにしてなること
を特徴とするものである。
らクロックの停止を検出する回路（１０）を内蔵し、そ
のクロック停止検出出力が生じたときハード的に出力ポ
ート（１）を所定の状態に保持するようにしてなること
を特徴とするものである。
クロック停止検出回路（１０）はクロック発生回路（４
）の出力変化を監視し、クロックの停止をマイクロコン
ピュータ内部でハード的に検出する。
）の出力変化を監視し、クロックの停止をマイクロコン
ピュータ内部でハード的に検出する。
そして、クロックの停止を検出したら出力ポート（１）
をフェイルセーフ上好ましい状態に保持する。これは予
めそのようなハード構成としてお（ことで実現できる。
をフェイルセーフ上好ましい状態に保持する。これは予
めそのようなハード構成としてお（ことで実現できる。
第１図は本発明の一実施例を示す要部構成図で、第２図
の構成に点線枠内のクロック停止検出回路１０を追加し
たものである０本例のクロック停止検出回路ｌＯは、シ
ステムクロンクφ２を分周するプリスケーラ１１と、そ
の出力周波数Ｆを直流電圧Ｖに変換するＦ／Ｖ変換器１
２と、該直流電圧Ｖを基準値Ｅと比較し、Ｖ＞Ｅの間は
出力をＨに保ち、Ｖ≦Ｅになると出力をＬに反転する比
較器１３と、この比較器１３の出力がＬになるとＦＥＴ
９を強制的にオフにするアンドゲート１４とからなる。
の構成に点線枠内のクロック停止検出回路１０を追加し
たものである０本例のクロック停止検出回路ｌＯは、シ
ステムクロンクφ２を分周するプリスケーラ１１と、そ
の出力周波数Ｆを直流電圧Ｖに変換するＦ／Ｖ変換器１
２と、該直流電圧Ｖを基準値Ｅと比較し、Ｖ＞Ｅの間は
出力をＨに保ち、Ｖ≦Ｅになると出力をＬに反転する比
較器１３と、この比較器１３の出力がＬになるとＦＥＴ
９を強制的にオフにするアンドゲート１４とからなる。
このゲート１４ばクロックφ２が発生している間は常に
開いていてＦＦ７の出力を通過させる。
開いていてＦＦ７の出力を通過させる。
従って、内部データによって出力ポート１が変化したり
、或いはＷＤＴからのリセット信号で出力ポートｌをハ
イインピーダンスにすることができる。これに対しクロ
ックφ２が停止するとゲート１４の出力はＬとなるため
、ＦＥＴ９はオフになって出力ポート１はハイインピー
ダンスになる。
、或いはＷＤＴからのリセット信号で出力ポートｌをハ
イインピーダンスにすることができる。これに対しクロ
ックφ２が停止するとゲート１４の出力はＬとなるため
、ＦＥＴ９はオフになって出力ポート１はハイインピー
ダンスになる。
この場合はハイインピーダンスが安全上好ましいと考え
たケースである。
たケースである。
このクロック停止検出回路１０による出力ポート１の固
定は何ら動作クロックを必要としない。
定は何ら動作クロックを必要としない。
従って、ＷＤＴ等による外部からのリセットと異なり、
ハード的なりロック停止障害になっても確実に出力ポー
ト１を制御上安全な状態に保持できる。また、検出回路
１０は内蔵されているので、クロックを外部へ出し、そ
の検出結果を内部へ入れるという様な端子（ボート）を
必要としない。
ハード的なりロック停止障害になっても確実に出力ポー
ト１を制御上安全な状態に保持できる。また、検出回路
１０は内蔵されているので、クロックを外部へ出し、そ
の検出結果を内部へ入れるという様な端子（ボート）を
必要としない。
〔発明の効果〕
以上述べたように本発明によれば、マイクロコンピュー
タがハード的に動作不能となる内部クロックの停止時に
、確実に出力ポートを安全上好ましい状態に保持できる
利点がある。
タがハード的に動作不能となる内部クロックの停止時に
、確実に出力ポートを安全上好ましい状態に保持できる
利点がある。
第１図は本発明の一実施例を示す要部構成図、第２図は
従来のマイクロコンピュータの部分構成図、 第３図は第２図の各部動作波形図である。
従来のマイクロコンピュータの部分構成図、 第３図は第２図の各部動作波形図である。
Claims (1)
- クロック発生回路（４）の出力変化の有無からクロック
の停止を検出する回路（１０）を内蔵し、そのクロック
停止検出出力が生じたときハード的に出力ポート（１）
を所定の状態に保持するようにしてなることを特徴とす
るマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094842A JPH0792793B2 (ja) | 1987-04-17 | 1987-04-17 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094842A JPH0792793B2 (ja) | 1987-04-17 | 1987-04-17 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63261448A true JPS63261448A (ja) | 1988-10-28 |
| JPH0792793B2 JPH0792793B2 (ja) | 1995-10-09 |
Family
ID=14121291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094842A Expired - Lifetime JPH0792793B2 (ja) | 1987-04-17 | 1987-04-17 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792793B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002028289A (ja) * | 2000-07-14 | 2002-01-29 | Sankyo Kk | 遊技機 |
| US7239187B2 (en) | 2003-04-25 | 2007-07-03 | Nec Corporation | Reset circuit and digital communication apparatus |
| JP2009104653A (ja) * | 2003-07-31 | 2009-05-14 | Fujitsu Microelectronics Ltd | 動作モード制御回路、及びマイクロコンピュータ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235673A (ja) * | 1986-04-04 | 1987-10-15 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
-
1987
- 1987-04-17 JP JP62094842A patent/JPH0792793B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235673A (ja) * | 1986-04-04 | 1987-10-15 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002028289A (ja) * | 2000-07-14 | 2002-01-29 | Sankyo Kk | 遊技機 |
| US7239187B2 (en) | 2003-04-25 | 2007-07-03 | Nec Corporation | Reset circuit and digital communication apparatus |
| JP2009104653A (ja) * | 2003-07-31 | 2009-05-14 | Fujitsu Microelectronics Ltd | 動作モード制御回路、及びマイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0792793B2 (ja) | 1995-10-09 |
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