JPH0792997B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0792997B2 JPH0792997B2 JP60143738A JP14373885A JPH0792997B2 JP H0792997 B2 JPH0792997 B2 JP H0792997B2 JP 60143738 A JP60143738 A JP 60143738A JP 14373885 A JP14373885 A JP 14373885A JP H0792997 B2 JPH0792997 B2 JP H0792997B2
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- Japan
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- address
- circuit
- shift register
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、画像処理用メモリとして有用なランダムアク
セス及びシリアルアクセス可能な半導体記憶装置に関す
る。
セス及びシリアルアクセス可能な半導体記憶装置に関す
る。
半導体記憶装置の大容量化に伴い、近年その使用目的の
幅も広がってきている。16Kビットの時代には大形コン
ピュータのフレームメモリとしての需要が大半を占めて
いたが、64Kビット,256Kビットと大容量化が進むに連れ
てミニコン、マイコンなどの小型コンピュータへの供給
が伸びている。そして1Mビット,4Mビットの時代を迎え
る現在、半導体記憶装置は画像処理用メモリとして使用
され始めている。例えばテレビの静止画用メモリが代表
的な例である。
幅も広がってきている。16Kビットの時代には大形コン
ピュータのフレームメモリとしての需要が大半を占めて
いたが、64Kビット,256Kビットと大容量化が進むに連れ
てミニコン、マイコンなどの小型コンピュータへの供給
が伸びている。そして1Mビット,4Mビットの時代を迎え
る現在、半導体記憶装置は画像処理用メモリとして使用
され始めている。例えばテレビの静止画用メモリが代表
的な例である。
しかしながら従来の例えばダイナミックRAM（dRAM）を
画像処理用メモリとして用いる場合、次のような問題が
あった。第１に、アクセス時間が短くても100nSであ
り、画像処理用としては未だ長いことである。ページ・
モードで動作させれば、アクセス時間は50nSと短くなる
が、その場合でも画像処理用メモリとして用いるための
第２の問題として、チップ外部にアドレスカウンタを必
要とする。これは連続したアドレスをチップ外部から入
力させるためである。即ち従来のdRAMを画像処理用とし
て用いるためには余分な外部機構を必要とし、その結果
としてアドレスを管理するCPUとメモリとの間の信号の
やりとりが複雑になる。
画像処理用メモリとして用いる場合、次のような問題が
あった。第１に、アクセス時間が短くても100nSであ
り、画像処理用としては未だ長いことである。ページ・
モードで動作させれば、アクセス時間は50nSと短くなる
が、その場合でも画像処理用メモリとして用いるための
第２の問題として、チップ外部にアドレスカウンタを必
要とする。これは連続したアドレスをチップ外部から入
力させるためである。即ち従来のdRAMを画像処理用とし
て用いるためには余分な外部機構を必要とし、その結果
としてアドレスを管理するCPUとメモリとの間の信号の
やりとりが複雑になる。
最近、シフトレジスタを内蔵させて通常のdRAMを画像処
理用メモリとして用いるようにしたデュアルポートメモ
リが提案されている。しかし、メモリセルの全ビットに
ついて連続的に読み出しまたは書込みを行なうシリアル
アクセス・モードを実現するためには、非常に多くのシ
フトレジスタが必要である。例えば、ロウ方向1024個、
カラム方向1024個のアドレスが存在する1MビットdRAMに
シフトレジスタを内蔵させてシリアルアクセスを可能と
するためには、カラム方向に1024段のシフトレジスタを
必要とする。このためこの方式では、チップ面積が大幅
に増大し、その結果として歩留り低下とコストの増大を
もたらす。
理用メモリとして用いるようにしたデュアルポートメモ
リが提案されている。しかし、メモリセルの全ビットに
ついて連続的に読み出しまたは書込みを行なうシリアル
アクセス・モードを実現するためには、非常に多くのシ
フトレジスタが必要である。例えば、ロウ方向1024個、
カラム方向1024個のアドレスが存在する1MビットdRAMに
シフトレジスタを内蔵させてシリアルアクセスを可能と
するためには、カラム方向に1024段のシフトレジスタを
必要とする。このためこの方式では、チップ面積が大幅
に増大し、その結果として歩留り低下とコストの増大を
もたらす。
本発明は上記した点に鑑みなされたもので、チップ面積
の増大を最小限に抑えてシリアルアクセス・モードとラ
ンダムアクセス・モードの切換えを可能とした半導体記
憶装置を提供することを目的とする。
の増大を最小限に抑えてシリアルアクセス・モードとラ
ンダムアクセス・モードの切換えを可能とした半導体記
憶装置を提供することを目的とする。
本発明は、ランダムアクセス可能な半導体記憶装置の基
板チップ内にシリアルアクセス・モード用の内部アドレ
スを発生させる回路を内蔵する。この内部アドレスを発
生させる回路は、アドレスカウンタとシフトレジスタを
組み合わせて構成される。例えば、複数アドレスビット
からなる内部アドレスの上位ビットをアドレスカウンタ
により選択し、下位ビットをシフトレジスタにより選択
するように構成される。
板チップ内にシリアルアクセス・モード用の内部アドレ
スを発生させる回路を内蔵する。この内部アドレスを発
生させる回路は、アドレスカウンタとシフトレジスタを
組み合わせて構成される。例えば、複数アドレスビット
からなる内部アドレスの上位ビットをアドレスカウンタ
により選択し、下位ビットをシフトレジスタにより選択
するように構成される。
本発明によれば、チップ内部に内部アドレスを発生させ
る回路を備えて、dRAMを高速のシリアルアクセス・モー
ドで動作させることができる。しかも本発明では、内部
アドレスを発生させる回路をシフトレジスタとアドレス
カウンタの組合わせにより構成しているため、シフトレ
ジスタのみを用いた場合のようにチップ面積の大幅な増
大を伴うことはない。従って例えばdRAMに画像処理用メ
モリの機能をもたせる場合に、それ程チップ面積を大き
くすることなく、高歩留り、低コストの製品を実現する
ことができる。
る回路を備えて、dRAMを高速のシリアルアクセス・モー
ドで動作させることができる。しかも本発明では、内部
アドレスを発生させる回路をシフトレジスタとアドレス
カウンタの組合わせにより構成しているため、シフトレ
ジスタのみを用いた場合のようにチップ面積の大幅な増
大を伴うことはない。従って例えばdRAMに画像処理用メ
モリの機能をもたせる場合に、それ程チップ面積を大き
くすることなく、高歩留り、低コストの製品を実現する
ことができる。
以下本発明の実施例を図面を用いて説明する。
第１図は一実施例のメモリの回路ブロックである。図に
おいて、１は半導体チップであり、これにコア回路２及
び周辺回路が集積形成されている。コア回路２は、一個
のMOSFETと一個のMOSキャパシタからなるメモリセルを
配列したランダムアクセス可能なメモリセルアレイ，ロ
ウ・デコーダ，カラム・デコーダ，センスアンプ,I/O回
路等を含む。周辺回路は、カラム・アドレスバッファ3,
ロウ・アドレスバッファ4,CAS系クロック発生器5,RAS系
クロック発生器6,ライト系クロック発生器7,データ入力
バッファ8,データ出力バッファ９の他にカラム・アドレ
スカウンタ10,ロウ・アドレスカウンタ11及び並列−直
列変換回路12を含む。並列−直列変換回路12は第２図に
示すようにデータラット回路121と、このデータラッチ
回路121のデータをシリアルに転送するためのシフトレ
ジスタ122とから構成される。カラム・アドレスカウン
タ10,ロウ・アドレスカウンタ11及び並列−直列変換回
路12の部分がシリアルアクセス・モード用として機能す
る部分である。
おいて、１は半導体チップであり、これにコア回路２及
び周辺回路が集積形成されている。コア回路２は、一個
のMOSFETと一個のMOSキャパシタからなるメモリセルを
配列したランダムアクセス可能なメモリセルアレイ，ロ
ウ・デコーダ，カラム・デコーダ，センスアンプ,I/O回
路等を含む。周辺回路は、カラム・アドレスバッファ3,
ロウ・アドレスバッファ4,CAS系クロック発生器5,RAS系
クロック発生器6,ライト系クロック発生器7,データ入力
バッファ8,データ出力バッファ９の他にカラム・アドレ
スカウンタ10,ロウ・アドレスカウンタ11及び並列−直
列変換回路12を含む。並列−直列変換回路12は第２図に
示すようにデータラット回路121と、このデータラッチ
回路121のデータをシリアルに転送するためのシフトレ
ジスタ122とから構成される。カラム・アドレスカウン
タ10,ロウ・アドレスカウンタ11及び並列−直列変換回
路12の部分がシリアルアクセス・モード用として機能す
る部分である。
即ち外部アドレスEXT.AO〜ANによりランダムアクセスが
行われ、外部端子からモード切換え制御信号▲
▼を入力してクロック発生器5,6を制御し、これによっ
てカラム・アドレスカウンタ10から内部アドレスINT.AO
〜AN-M，ロウ・アドレスカウンタ11から内部アドレスIN
T.AO〜AN，並列−直列変換回路12内のシフトレジスタか
ら内部アドレスAN-M+1〜ANを発生させて、シリアルアク
セス・モードの動作を行なうようになっている。このと
き必要なシフトレジスタの段数は2nである。
行われ、外部端子からモード切換え制御信号▲
▼を入力してクロック発生器5,6を制御し、これによっ
てカラム・アドレスカウンタ10から内部アドレスINT.AO
〜AN-M，ロウ・アドレスカウンタ11から内部アドレスIN
T.AO〜AN，並列−直列変換回路12内のシフトレジスタか
ら内部アドレスAN-M+1〜ANを発生させて、シリアルアク
セス・モードの動作を行なうようになっている。このと
き必要なシフトレジスタの段数は2nである。
このメモリの動作を次に詳しく説明する。
制御信号▲▼が例えば“H"レベルの時、ランダ
ムアクセス・モードとなる。即ち▲▼が“H"レ
ベルのとき、従来のdRAMと同様にロウ・アドレスストロ
ーブ信号（▲▼），カラム・アドレスストローブ
信号（▲▼），ライト・イネーブル信号（▲
▼）のタイミングによってRAS系クロック発生器6,CAS系
クロック発生器５及びライト系クロック発生器７が作動
して、読み出しサイクル，書込みサイクルなど各動作サ
イクル系が実行される。▲▼ビフォア▲▼
リフレッシュサイクルなどのオートリフレッシュ時に
は、▲▼に同期してRAS系クック発生器６が作動
してロウ・アドレスバッファとセンスアンプが作動す
る。このときロウ・アドレスカウンタ11から発生される
内部アドレスINT.AO〜ANが外部アドレスEXT.AO〜ANに代
わり、ロウ・アドレスバッファ４に取り込まれるため、
ロウ・アドレスバッファ４にロウ・アドレスカウンタ11
の出力と外部アドレスを切換えるためのマルチプレクサ
が設けてある。カラム・アドレスバッファ３にも同様の
マルチプレクサが設けられているが、ランダムアクセス
・モードの時はカラム・アドレスバッファ10は作動しな
い。また並列−直列変換回路12を構成するデータラッチ
回路とシフトレジスタのうち全回路若しくは一部の回路
は、４ビットのデータを連続的に読み出しまたは書込む
ニブル・モードや８ビット,16ビットのデータを連続的
にアクセスする場合にも動作し、その機能を果たす。例
えばシフトレジスタが８段で構成されている場合に、ニ
ブル・モード時にはそのうちの４ビットが作動するとい
う具合である。
ムアクセス・モードとなる。即ち▲▼が“H"レ
ベルのとき、従来のdRAMと同様にロウ・アドレスストロ
ーブ信号（▲▼），カラム・アドレスストローブ
信号（▲▼），ライト・イネーブル信号（▲
▼）のタイミングによってRAS系クロック発生器6,CAS系
クロック発生器５及びライト系クロック発生器７が作動
して、読み出しサイクル，書込みサイクルなど各動作サ
イクル系が実行される。▲▼ビフォア▲▼
リフレッシュサイクルなどのオートリフレッシュ時に
は、▲▼に同期してRAS系クック発生器６が作動
してロウ・アドレスバッファとセンスアンプが作動す
る。このときロウ・アドレスカウンタ11から発生される
内部アドレスINT.AO〜ANが外部アドレスEXT.AO〜ANに代
わり、ロウ・アドレスバッファ４に取り込まれるため、
ロウ・アドレスバッファ４にロウ・アドレスカウンタ11
の出力と外部アドレスを切換えるためのマルチプレクサ
が設けてある。カラム・アドレスバッファ３にも同様の
マルチプレクサが設けられているが、ランダムアクセス
・モードの時はカラム・アドレスバッファ10は作動しな
い。また並列−直列変換回路12を構成するデータラッチ
回路とシフトレジスタのうち全回路若しくは一部の回路
は、４ビットのデータを連続的に読み出しまたは書込む
ニブル・モードや８ビット,16ビットのデータを連続的
にアクセスする場合にも動作し、その機能を果たす。例
えばシフトレジスタが８段で構成されている場合に、ニ
ブル・モード時にはそのうちの４ビットが作動するとい
う具合である。
次に制御信号が▲▼が“L"レベルになると、こ
のメモリはシリアルアクセス・モードになる。即ち外部
アドレスによらず、カラム・アドレスカウンタ10及びロ
ウ・アドレスカウンタ11から出力される内部アドレスに
よって連続的にメモリセルが選択され、データラッチ回
路121を通してシフトレジスタ122によって順次選択され
た複数個のメモリセルが連続的にアクセスされる。この
シリアルアクセス・モードを詳しく説明する。
のメモリはシリアルアクセス・モードになる。即ち外部
アドレスによらず、カラム・アドレスカウンタ10及びロ
ウ・アドレスカウンタ11から出力される内部アドレスに
よって連続的にメモリセルが選択され、データラッチ回
路121を通してシフトレジスタ122によって順次選択され
た複数個のメモリセルが連続的にアクセスされる。この
シリアルアクセス・モードを詳しく説明する。
先ず制御信号▲▼が“L"レベルになると、クロ
ック発生器5,6によりカラム・アドレスカウンタ10,ロウ
・アドレスカウンタ11,シフトレジスタ122がリセットさ
れ、内部アドレスとしてそれぞれ最小カラム・アドレ
ス，最小ロウ・アドレスを出力する。出力された内部ア
ドレスは、カラム・アドレスバッファ3,ロウ・アドレス
バッファ４に取り込まれる。ロウ・アドレスバッファ４
の出力がロウ・デコーダに入力された後、少なくとも一
本以上のワード線が選ばれ、センスアンプが動作し、そ
の後カラム・アドレスバッファ３の出力がカラム・デコ
ーダに入力されると、少なくとも一本以上のビット線が
選ばれ、これが複数本のI/O線及びデータラッチ回路121
に接続される。例えば1MビットdRAMの場合、アドレスビ
ットとしてはロウ方向に10ビット（210＝1024）、カラ
ム方向に10ビット（210＝1024）のアドレスビットが存
在するため、シフトレジスタ122を４段にして２ビット
とすると、カラム・アドレスカウンタ10は８段の８ビッ
トにすればよい。シフトレジスタ122を８段にして３ビ
ットにすると、カラム・アドレスカウンタ10は７段の７
ビットにすればよい。
ック発生器5,6によりカラム・アドレスカウンタ10,ロウ
・アドレスカウンタ11,シフトレジスタ122がリセットさ
れ、内部アドレスとしてそれぞれ最小カラム・アドレ
ス，最小ロウ・アドレスを出力する。出力された内部ア
ドレスは、カラム・アドレスバッファ3,ロウ・アドレス
バッファ４に取り込まれる。ロウ・アドレスバッファ４
の出力がロウ・デコーダに入力された後、少なくとも一
本以上のワード線が選ばれ、センスアンプが動作し、そ
の後カラム・アドレスバッファ３の出力がカラム・デコ
ーダに入力されると、少なくとも一本以上のビット線が
選ばれ、これが複数本のI/O線及びデータラッチ回路121
に接続される。例えば1MビットdRAMの場合、アドレスビ
ットとしてはロウ方向に10ビット（210＝1024）、カラ
ム方向に10ビット（210＝1024）のアドレスビットが存
在するため、シフトレジスタ122を４段にして２ビット
とすると、カラム・アドレスカウンタ10は８段の８ビッ
トにすればよい。シフトレジスタ122を８段にして３ビ
ットにすると、カラム・アドレスカウンタ10は７段の７
ビットにすればよい。
第２図は、シリアルアクセス・モードでメモリセルがど
のような順番で選択されるかを示した例で、第３図はそ
のときの▲▼，▲▼及び▲▼の波
形を示したものである。即ち▲▼が“L"レベル
になり、次いで▲▼，▲▼が順次“L"レベ
ルになることにより、ワード線WL1が選択され、このワ
ード線WL1に沿った最初のメモリセル〜が入出力線I
/O1〜I/O4に接続される。I/O1〜I/O4はデータラッチ回
路121に接続されており、シフトレジスタ122にはカラム
・アドレスカウンタ10の出力がシフトパルスとして供給
される。そしてシフトレジスタ122の１段目の出力信号
によりメモリセルの読み出しまたは書込みが行われ
る。次に▲▼が“H"レベルになるとシフトレジス
タ122の２段目が予備充電され、▲▼が“L"レベ
ルになることによりその２段目が作動してその出力信号
によりメモリセルの読み出しまたは書込みが行われ
る。こうして▲▼が更に“H"レベル，“L"レベル
を繰返し、これによりシフトレジスタ122の内容が１段
ずつシフトしてメモリセルまでのアクセスが順次行わ
れる。即ち読み出し時にメモリセルアレイからデータラ
ッチ回路121に取込まれたデータは、シフトレジスタ122
によりシリアルに読み出されてデータ出力バッファ９に
取出され、また書込み時にはデータ入力バッファ８から
の入力データはシフトレジスタ122により順次データラ
ッチ回路121に取込まれる。
のような順番で選択されるかを示した例で、第３図はそ
のときの▲▼，▲▼及び▲▼の波
形を示したものである。即ち▲▼が“L"レベル
になり、次いで▲▼，▲▼が順次“L"レベ
ルになることにより、ワード線WL1が選択され、このワ
ード線WL1に沿った最初のメモリセル〜が入出力線I
/O1〜I/O4に接続される。I/O1〜I/O4はデータラッチ回
路121に接続されており、シフトレジスタ122にはカラム
・アドレスカウンタ10の出力がシフトパルスとして供給
される。そしてシフトレジスタ122の１段目の出力信号
によりメモリセルの読み出しまたは書込みが行われ
る。次に▲▼が“H"レベルになるとシフトレジス
タ122の２段目が予備充電され、▲▼が“L"レベ
ルになることによりその２段目が作動してその出力信号
によりメモリセルの読み出しまたは書込みが行われ
る。こうして▲▼が更に“H"レベル，“L"レベル
を繰返し、これによりシフトレジスタ122の内容が１段
ずつシフトしてメモリセルまでのアクセスが順次行わ
れる。即ち読み出し時にメモリセルアレイからデータラ
ッチ回路121に取込まれたデータは、シフトレジスタ122
によりシリアルに読み出されてデータ出力バッファ９に
取出され、また書込み時にはデータ入力バッファ８から
の入力データはシフトレジスタ122により順次データラ
ッチ回路121に取込まれる。
次にメモリセル〜を選択するために▲▼が
“H"レベルになると、カラム・アドレスバッファ３及び
カラム・デコーダが予備充電され、カラム・アドレスカ
ウンタ10の出力アドレスが１ビット進む。そして▲
▼が“L"レベルになることによりカラム・アドレスバ
ッファ及びカラム・デコーダが作動してワード線WL1上
のメモリセル群〜がI/O1〜I/O4にそれぞれ接続され
る。
“H"レベルになると、カラム・アドレスバッファ３及び
カラム・デコーダが予備充電され、カラム・アドレスカ
ウンタ10の出力アドレスが１ビット進む。そして▲
▼が“L"レベルになることによりカラム・アドレスバ
ッファ及びカラム・デコーダが作動してワード線WL1上
のメモリセル群〜がI/O1〜I/O4にそれぞれ接続され
る。
その後▲▼が第３図に示すように“H"レベル，
“L"レベルを繰返し、2n回目の▲▼の立下りによ
ってカラム・アドレスカウンタ10は最大カラム・アドレ
スを出力し、ワード線WL1に関しては最後のメモリセル
群2n−３〜2nがI/O1〜I/O4に接続され、読み出しまたは
書込みが行われる。
“L"レベルを繰返し、2n回目の▲▼の立下りによ
ってカラム・アドレスカウンタ10は最大カラム・アドレ
スを出力し、ワード線WL1に関しては最後のメモリセル
群2n−３〜2nがI/O1〜I/O4に接続され、読み出しまたは
書込みが行われる。
▲▼の2n回目の立上りによってカラム・アドレス
カウンタ10は最小カラム・アドレスにリセットされ、ロ
ウ・アドレスカウンタ11の出力アドレスが１ビット進
む。これに伴い、カラム・アドレスバッファ3,カラム・
デコーダだけでなく、ロウ・アドレスバッファ4,ロウ・
デコーダ，ビット線が予備充電される。そして▲
▼の2n＋１回目の立下りにより次のワード線WL2に沿っ
た最初のメモリセル群2n＋１〜2n＋４がI/O1〜I/O4に接
続されて、順次読出しまたは書込みが行われる。
カウンタ10は最小カラム・アドレスにリセットされ、ロ
ウ・アドレスカウンタ11の出力アドレスが１ビット進
む。これに伴い、カラム・アドレスバッファ3,カラム・
デコーダだけでなく、ロウ・アドレスバッファ4,ロウ・
デコーダ，ビット線が予備充電される。そして▲
▼の2n＋１回目の立下りにより次のワード線WL2に沿っ
た最初のメモリセル群2n＋１〜2n＋４がI/O1〜I/O4に接
続されて、順次読出しまたは書込みが行われる。
以下同様の動作を繰返し、ロウ・アドレスカウンタ11の
出力が最大ロウ・アドレスになるとロウ・アドレスカウ
ンタ11とカラム・アドレスカウンタ10がリセットされ
る。
出力が最大ロウ・アドレスになるとロウ・アドレスカウ
ンタ11とカラム・アドレスカウンタ10がリセットされ
る。
以上述べたようにこの実施例によれば、ランダムアクセ
ス・モードとシリアルアクセス・モードを容易に切換え
られるようにして適用範囲を拡大したメモリが実現す
る。しかもシリアルアクセス・モードのための内部アド
レスはアドレスカウンタとシフトレジスタの組合わせに
より発生させているため、シフトレジスタのみを用いた
場合のようにチップ面積が増大することはない。
ス・モードとシリアルアクセス・モードを容易に切換え
られるようにして適用範囲を拡大したメモリが実現す
る。しかもシリアルアクセス・モードのための内部アド
レスはアドレスカウンタとシフトレジスタの組合わせに
より発生させているため、シフトレジスタのみを用いた
場合のようにチップ面積が増大することはない。
なお本発明は上記実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。例えばロウ・アドレスカウンタがない場合でも、
カラム・アドレスカウンタとシフトレジスタを組合わせ
てシリアルアクセス・モードを実現することが可能であ
り、その場合も本発明は有効である。またdRAMに限ら
ず、スタティックRAMに本発明を適用することが可能で
ある。
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。例えばロウ・アドレスカウンタがない場合でも、
カラム・アドレスカウンタとシフトレジスタを組合わせ
てシリアルアクセス・モードを実現することが可能であ
り、その場合も本発明は有効である。またdRAMに限ら
ず、スタティックRAMに本発明を適用することが可能で
ある。
第１図は本発明の一実施例のメモリ構成を示す図、第２
図及び第３図はそのメモリのシリアルアクセス・モード
の動作を説明するための図である。 １……半導体チップ、２……コア回路、３……カラム・
アドレスバッファ、４……ロウ・アドレスバッファ、５
……CAS系クロック発生器、６……RAS系クロック発生
器、７……ライト系クロック発生器、８……データ入力
バッファ、９……データ出力バッファ、10……カラム・
アドレスカウンタ、11……ロウ・アドレスカウンタ、12
……並列−直列変換回路、121……データラッチ回路、1
22……シフトレジスタ、▲▼……モード切換え
制御信号。
図及び第３図はそのメモリのシリアルアクセス・モード
の動作を説明するための図である。 １……半導体チップ、２……コア回路、３……カラム・
アドレスバッファ、４……ロウ・アドレスバッファ、５
……CAS系クロック発生器、６……RAS系クロック発生
器、７……ライト系クロック発生器、８……データ入力
バッファ、９……データ出力バッファ、10……カラム・
アドレスカウンタ、11……ロウ・アドレスカウンタ、12
……並列−直列変換回路、121……データラッチ回路、1
22……シフトレジスタ、▲▼……モード切換え
制御信号。
Claims (4)
- 【請求項１】半導体チップに、ランダムアクセス可能な
メモリセルアレイを含むコア回路及び周辺回路を集積し
て形成される半導体記憶装置において、 シリアルアクセス・モード用の内部アドレスを発生させ
る回路を備え、前記内部アドレスを発生させる回路は、
アドレスカウンタとシフトレジスタの組み合わせにより
構成され、前記内部アドレスは複数アドレスビットから
なり、その上位アドレスビットは前記アドレスカウンタ
により選択され、下位アドレスビットは前記シフトレジ
スタにより選択されることを特徴とする半導体記憶装
置。 - 【請求項２】半導体チップに、ランダムアクセス可能な
メモリセルアレイを含むコア回路及び周辺回路を集積し
て形成される半導体記憶装置において、 シリアルアクセス・モード用の内部アドレスを発生させ
る回路と、この回路からの内部アドレスとランダムアク
セス・モード用の外部アドレスを切換える手段とを備
え、前記内部アドレスを発生させる回路は、アドレスカ
ウンタとシフトレジスタの組み合わせにより構成され、
前記内部アドレスは複数アドレスビットからなり、その
上位アドレスビットは前記アドレスカウンタにより選択
され、下位アドレスビットは前記シフトレジスタにより
選択されることを特徴とする半導体記憶装置。 - 【請求項３】前記メモリセルアレイは、一組のMOSFETと
一個のMOSキャパシタからなるメモリセルを用いたラン
ダムアクセス可能なメモリセルアレイである特許請求の
範囲第１項又は第２項記載の半導体記憶装置。 - 【請求項４】前記アドレスカウンタは、ロウ方向内部ア
ドレスを出力するロウ・アドレスカウンタとカラム方向
内部アドレスを出力するカラム・アドレスカウンタとか
ら構成した特許請求の範囲第１項又は第２項記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143738A JPH0792997B2 (ja) | 1985-06-29 | 1985-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143738A JPH0792997B2 (ja) | 1985-06-29 | 1985-06-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS626482A JPS626482A (ja) | 1987-01-13 |
| JPH0792997B2 true JPH0792997B2 (ja) | 1995-10-09 |
Family
ID=15345862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143738A Expired - Lifetime JPH0792997B2 (ja) | 1985-06-29 | 1985-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792997B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2629767B2 (ja) * | 1988-01-25 | 1997-07-16 | ソニー株式会社 | メモリ装置 |
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| JPH03125389A (ja) * | 1989-10-11 | 1991-05-28 | Kawasaki Steel Corp | Ｆｉｆｏメモリ |
| JP2703642B2 (ja) * | 1990-02-28 | 1998-01-26 | 三菱電機株式会社 | 半導体記憶装置 |
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| KR20020026642A (ko) * | 2000-10-02 | 2002-04-12 | 박종섭 | 비휘발성 메모리 내장용 엠씨유의 시리얼/패러럴프로그램장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922291A (ja) * | 1982-07-27 | 1984-02-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
-
1985
- 1985-06-29 JP JP60143738A patent/JPH0792997B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS626482A (ja) | 1987-01-13 |
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