JPH0793262B2 - 半導体結晶層の製造方法 - Google Patents
半導体結晶層の製造方法Info
- Publication number
- JPH0793262B2 JPH0793262B2 JP62098731A JP9873187A JPH0793262B2 JP H0793262 B2 JPH0793262 B2 JP H0793262B2 JP 62098731 A JP62098731 A JP 62098731A JP 9873187 A JP9873187 A JP 9873187A JP H0793262 B2 JPH0793262 B2 JP H0793262B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- opening
- semiconductor film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、絶縁膜上に半導体単結晶膜を製造する方法に
係わり、特にビームアニール法を利用した半導体結晶層
の製造方法に関する。
係わり、特にビームアニール法を利用した半導体結晶層
の製造方法に関する。
（従来の技術） 近年、レーザビームや電子ビーム等によるアニールで絶
縁膜上に半導体単結晶膜を形成する、所謂SOI（Silicon
on Insulator）技術の開発が盛んに行われている。ま
た、この技術を利用して素子を３次元的に形成する３次
元ICの開発も進められている。この３次元ICは、半導体
ウェハ表面に形成された素子（下層素子）上に層間絶縁
膜を形成したのち、SOI技術により単結晶半導体膜を形
成し、次いで該単結晶半導体膜に素子（上層素子）を形
成することにより作成される。
縁膜上に半導体単結晶膜を形成する、所謂SOI（Silicon
on Insulator）技術の開発が盛んに行われている。ま
た、この技術を利用して素子を３次元的に形成する３次
元ICの開発も進められている。この３次元ICは、半導体
ウェハ表面に形成された素子（下層素子）上に層間絶縁
膜を形成したのち、SOI技術により単結晶半導体膜を形
成し、次いで該単結晶半導体膜に素子（上層素子）を形
成することにより作成される。
ところで、上層素子形成用の単結晶半導体膜を形成する
には、その結晶方位を制御する技術が必要である。この
技術としては、結晶方位の制御が確実であり、単結晶化
面積を大きくできるラテラルシーディングエピタキシャ
ル成長法が広く使用されている。この成長法は、エネル
ギービームによって上層素子形成用の単結晶半導体膜を
形成する際に、層間絶縁膜の開口部より下部半導体単結
晶基板を種として横方向に結晶成長を行うものである。
には、その結晶方位を制御する技術が必要である。この
技術としては、結晶方位の制御が確実であり、単結晶化
面積を大きくできるラテラルシーディングエピタキシャ
ル成長法が広く使用されている。この成長法は、エネル
ギービームによって上層素子形成用の単結晶半導体膜を
形成する際に、層間絶縁膜の開口部より下部半導体単結
晶基板を種として横方向に結晶成長を行うものである。
ラテラルシーディングエピタキシャル法により単結晶半
導体膜を作成する場合、従来の試料構造では、エネルギ
ービームにより半導体膜を融解する際に、下層素子に熱
的ダメージを与えずに層間絶縁膜の開口部の半導体膜を
融解するのは困難である。この問題を解決するために、
ストライプ状開口部の分割化，開口部形状の点状化等に
よって開口部面積を減少させる方法が検討されてきた。
これにより、開口部面積を単結晶半導体膜形成に必要な
最小限の大きさに制限し、開口部半導体膜の融解の容易
化が可能となっている。しかし、下層素子への熱の流れ
をより小さくし、下層素子の熱的ダメージを十分に減少
させるには、層間絶縁層を１μｍ以上に厚くする必要が
あり、この場合、開口部の半導体膜の融解は困難であっ
た。
導体膜を作成する場合、従来の試料構造では、エネルギ
ービームにより半導体膜を融解する際に、下層素子に熱
的ダメージを与えずに層間絶縁膜の開口部の半導体膜を
融解するのは困難である。この問題を解決するために、
ストライプ状開口部の分割化，開口部形状の点状化等に
よって開口部面積を減少させる方法が検討されてきた。
これにより、開口部面積を単結晶半導体膜形成に必要な
最小限の大きさに制限し、開口部半導体膜の融解の容易
化が可能となっている。しかし、下層素子への熱の流れ
をより小さくし、下層素子の熱的ダメージを十分に減少
させるには、層間絶縁層を１μｍ以上に厚くする必要が
あり、この場合、開口部の半導体膜の融解は困難であっ
た。
この対策としては、第３図に示す如く開口部の層間絶縁
膜に傾斜を作る方法や、開口部及びその周辺部の多結晶
或いは非晶質半導体膜を他の部分よりも厚くする方法が
提案され、一応の効果を発揮している。しかしながら、
この種の方法では工程の増加，開口部占有面積の増大化
による素子領域の減少，更には多層構造にする際に必要
な開口部上の段差の平坦化が難しい等の問題があった。
なお、第３図中11は単結晶シリコン基板、12は層間絶縁
膜、13は開口部、15は多結晶若しくは非晶質のシリコン
膜、16は保護膜を示している。
膜に傾斜を作る方法や、開口部及びその周辺部の多結晶
或いは非晶質半導体膜を他の部分よりも厚くする方法が
提案され、一応の効果を発揮している。しかしながら、
この種の方法では工程の増加，開口部占有面積の増大化
による素子領域の減少，更には多層構造にする際に必要
な開口部上の段差の平坦化が難しい等の問題があった。
なお、第３図中11は単結晶シリコン基板、12は層間絶縁
膜、13は開口部、15は多結晶若しくは非晶質のシリコン
膜、16は保護膜を示している。
（発明が解決しようとする問題点） このように従来、エネルギービームによって下層素子に
熱的ダメージを与えずに上層素子形成用の単結晶半導体
膜を作成する際には、工程の増大，素子形成領域の減
少、更には多層構造を形成する際の開口部上の平坦化等
の問題があった。
熱的ダメージを与えずに上層素子形成用の単結晶半導体
膜を作成する際には、工程の増大，素子形成領域の減
少、更には多層構造を形成する際の開口部上の平坦化等
の問題があった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、下層素子に熱的ダメージを与えずに上
層素子形成用単結晶半導体膜を作成することができ、且
つその作成工程の簡略化，素子形成領域面積の増大化及
び開口部上の段差平坦化の容易化をはかることができ、
３次元ICの製造に好適する半導体結晶層の製造方法を提
供することにある。
とするところは、下層素子に熱的ダメージを与えずに上
層素子形成用単結晶半導体膜を作成することができ、且
つその作成工程の簡略化，素子形成領域面積の増大化及
び開口部上の段差平坦化の容易化をはかることができ、
３次元ICの製造に好適する半導体結晶層の製造方法を提
供することにある。
［発明の構成］ （問題点を解決するための手段） 本発明の骨子は半導体基板上に厚さ１μｍ以上の絶縁膜
を形成し、この絶縁膜の所定位置に単結晶半導体膜形成
に必要な最小限の大きさの開口部を形成し、上記絶縁膜
上及び開口部に露出した半導体基板上に多結晶若しくは
非晶質の半導体膜を堆積し、且つこの半導体膜を上記開
口部において凹型に形成し、エネルギービームを照射し
ながら走査することにより上記半導体膜を単結晶化する
方法である。
を形成し、この絶縁膜の所定位置に単結晶半導体膜形成
に必要な最小限の大きさの開口部を形成し、上記絶縁膜
上及び開口部に露出した半導体基板上に多結晶若しくは
非晶質の半導体膜を堆積し、且つこの半導体膜を上記開
口部において凹型に形成し、エネルギービームを照射し
ながら走査することにより上記半導体膜を単結晶化する
方法である。
（作用） 本発明によれば、開口部面積を半導体膜に単結晶化する
必要最小限の大きさに制限することによってエネルギー
ビームにより半導体膜を融解する際に、下層素子に熱的
ダメージを殆ど与えることなく、しかも開口部上に凹部
を形成することにより、開口部の半導体基板とエネルギ
ービーム加熱部との距離を従来法に比べて短くすること
ができ、層間絶縁膜を１μｍ以上に厚くしても、開口部
の半導体膜の溶解を容易に行なわれる。従って、エネル
ギービームの照射量を従来よりも少なくすることがで
き、下層素子に与える熱的ダメージを小さくすることが
可能となる。また、開口部の層間絶縁膜には傾斜部を設
ける必要がなく、従って作成工程が簡略化される。さら
に、単結晶化された半導体膜の凹凸は開口部上の小さな
窪みのみであるため、従来より用いられてきた難しい平
坦化工程が不要となる。
必要最小限の大きさに制限することによってエネルギー
ビームにより半導体膜を融解する際に、下層素子に熱的
ダメージを殆ど与えることなく、しかも開口部上に凹部
を形成することにより、開口部の半導体基板とエネルギ
ービーム加熱部との距離を従来法に比べて短くすること
ができ、層間絶縁膜を１μｍ以上に厚くしても、開口部
の半導体膜の溶解を容易に行なわれる。従って、エネル
ギービームの照射量を従来よりも少なくすることがで
き、下層素子に与える熱的ダメージを小さくすることが
可能となる。また、開口部の層間絶縁膜には傾斜部を設
ける必要がなく、従って作成工程が簡略化される。さら
に、単結晶化された半導体膜の凹凸は開口部上の小さな
窪みのみであるため、従来より用いられてきた難しい平
坦化工程が不要となる。
（実施例） 以下、本発明の詳細を、図示の実施例によって説明す
る。
る。
第１図は本発明の一実施例方法に係わる単結晶シリコン
膜の製造工程を示す断面図である。まず、第１図（ａ）
に示す如く、面方位（100）の単結晶シリコン基板（半
導体基板）11上にLPCVD法により厚さ２μｍのシリコン
酸化膜（層間絶縁膜）12を堆積し、このシリコン酸化膜
12の一部にRIE法により２μｍφの開口部13を形成す
る。続いて、全面に多結晶シリコン膜（半導体膜）14を
２μｍの厚さに堆積した。なお、シリコン基板11には所
定の素子（下層素子）が形成されているものとする。ま
た、開口部13は第２図（ａ）に示す如く点状に配列形成
したものであるが、同図（ｂ）に示す如くストライプ状
に形成してもよい。
膜の製造工程を示す断面図である。まず、第１図（ａ）
に示す如く、面方位（100）の単結晶シリコン基板（半
導体基板）11上にLPCVD法により厚さ２μｍのシリコン
酸化膜（層間絶縁膜）12を堆積し、このシリコン酸化膜
12の一部にRIE法により２μｍφの開口部13を形成す
る。続いて、全面に多結晶シリコン膜（半導体膜）14を
２μｍの厚さに堆積した。なお、シリコン基板11には所
定の素子（下層素子）が形成されているものとする。ま
た、開口部13は第２図（ａ）に示す如く点状に配列形成
したものであるが、同図（ｂ）に示す如くストライプ状
に形成してもよい。
次いで、化学ドライエッチング（CDE）法を用い、多結
晶シリコン膜14をシリコン酸化膜12の表面が露出するま
で全面エッチングした。このとき、開口部13内の多結晶
シリコン膜14は、第１図（ｂ）に示す如く、凹型形状と
なった。なお、上記CDEの際には、エッチングガスとし
てCF4とO2との混合ガスを用いた。
晶シリコン膜14をシリコン酸化膜12の表面が露出するま
で全面エッチングした。このとき、開口部13内の多結晶
シリコン膜14は、第１図（ｂ）に示す如く、凹型形状と
なった。なお、上記CDEの際には、エッチングガスとし
てCF4とO2との混合ガスを用いた。
次いで、第１図（ｃ）に示す如く、全面に再び多結晶シ
リコン膜15を0.8μｍの厚さに堆積した。このとき、多
結晶シリコン膜15の表面は、開口部13において１層目の
多結晶シリコン膜14の表面形状を反映した凹型形状とな
っていた。
リコン膜15を0.8μｍの厚さに堆積した。このとき、多
結晶シリコン膜15の表面は、開口部13において１層目の
多結晶シリコン膜14の表面形状を反映した凹型形状とな
っていた。
次いで、第１図（ｄ）に示す如く、全面に保護膜として
シリコン酸化膜16を0.5μｍの厚さに堆積したのち、基
板11を600℃に加熱すると共に疑似線状電子ビーム17を
照射して多結晶シリコン膜16の溶融再結晶化を行った。
ここで、疑似線状電子ビームとは、ビーム走査方向と直
交する方向に該ビームを高速偏向することにより、仮想
的に線状電子ビームとしたものである。また、ビーム照
射時の条件としては、加速電圧10kV、ビーム長0.8μm,
ビーム偏向周波数30MHz,ビーム変調周波数10kHz,ビーム
走査速度100mm/secとした。
シリコン酸化膜16を0.5μｍの厚さに堆積したのち、基
板11を600℃に加熱すると共に疑似線状電子ビーム17を
照射して多結晶シリコン膜16の溶融再結晶化を行った。
ここで、疑似線状電子ビームとは、ビーム走査方向と直
交する方向に該ビームを高速偏向することにより、仮想
的に線状電子ビームとしたものである。また、ビーム照
射時の条件としては、加速電圧10kV、ビーム長0.8μm,
ビーム偏向周波数30MHz,ビーム変調周波数10kHz,ビーム
走査速度100mm/secとした。
その結果、多結晶シリコン膜15は開口部13からの成長に
より良好な単結晶膜となった。また、シリコン基板11に
形成された下層素子には、ビームアニール時の熱的ダメ
ージによりその特性が劣化する等の不都合は生じなかっ
た。
より良好な単結晶膜となった。また、シリコン基板11に
形成された下層素子には、ビームアニール時の熱的ダメ
ージによりその特性が劣化する等の不都合は生じなかっ
た。
かくして本実施例方法によれば、絶縁膜12上に良質の単
結晶シリコン膜を形成することができ、従来方法に比べ
て格段の効果が得られる。即ち、従来方法において、層
間絶縁膜の開口部に傾斜を設けていないタイプでは、層
間絶縁膜の厚さが１μｍ以上では多結晶シリコン膜の単
結晶化は困難であった。これに対し本実施例方法では、
層間絶縁膜が２μｍの厚さであっても多結晶シリコン膜
の単結晶化が可能となった。しかも、従来見られた開口
部近傍のシリコン膜の剥離は全く起こらなかった。
結晶シリコン膜を形成することができ、従来方法に比べ
て格段の効果が得られる。即ち、従来方法において、層
間絶縁膜の開口部に傾斜を設けていないタイプでは、層
間絶縁膜の厚さが１μｍ以上では多結晶シリコン膜の単
結晶化は困難であった。これに対し本実施例方法では、
層間絶縁膜が２μｍの厚さであっても多結晶シリコン膜
の単結晶化が可能となった。しかも、従来見られた開口
部近傍のシリコン膜の剥離は全く起こらなかった。
また、本発明者等の実験によれば、層間絶縁膜の厚さが
４μｍであっても同様の効果が得られるのが確認され
た。開口部径についても、0.8μｍφに縮小しても同様
の効果が得られた。さらに、開口部をストライプ状にし
ても同様の効果が得られた。
４μｍであっても同様の効果が得られるのが確認され
た。開口部径についても、0.8μｍφに縮小しても同様
の効果が得られた。さらに、開口部をストライプ状にし
ても同様の効果が得られた。
なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記エネルギービームとしては、疑似
線状電子ビームの代わりに、スポット状或いは線状の電
子ビームを用いることができ、さらにレーザビーム或い
はストリップヒータを用いることも可能である。また、
単結晶化する半導体膜は、多結晶シリコンに限るもので
はなく、非晶質シリコンであってもよい。さらに、シリ
コンの代わりに、Ge,GaAs,GaP,InP等を用いることも可
能である。
はない。例えば、前記エネルギービームとしては、疑似
線状電子ビームの代わりに、スポット状或いは線状の電
子ビームを用いることができ、さらにレーザビーム或い
はストリップヒータを用いることも可能である。また、
単結晶化する半導体膜は、多結晶シリコンに限るもので
はなく、非晶質シリコンであってもよい。さらに、シリ
コンの代わりに、Ge,GaAs,GaP,InP等を用いることも可
能である。
また、開口部における半導体膜の凹型形状、該凹型形状
の作成手段は、仕様に応じて適宜変更可能である。ま
た、層間絶縁膜としては、シリコン酸化膜に限らず、Si
N,SiC,Al2O3,ZrO2等を用いることができる。同様に保護
膜としては、上記の絶縁膜は勿論のこと、W,Ti,Al等の
金属膜を用いることも可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
の作成手段は、仕様に応じて適宜変更可能である。ま
た、層間絶縁膜としては、シリコン酸化膜に限らず、Si
N,SiC,Al2O3,ZrO2等を用いることができる。同様に保護
膜としては、上記の絶縁膜は勿論のこと、W,Ti,Al等の
金属膜を用いることも可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
［発明の効果］ 以上詳述したように本発明によれば、下層素子に熱的ダ
メージを与えることなく絶縁膜上に単結晶半導体膜を形
成することができ、且つ素子形成領域の増大化及び平坦
化工程の容易化をはかることができる。従って、３次元
ICの製造等に適用して大なる効果が得られる。
メージを与えることなく絶縁膜上に単結晶半導体膜を形
成することができ、且つ素子形成領域の増大化及び平坦
化工程の容易化をはかることができる。従って、３次元
ICの製造等に適用して大なる効果が得られる。
第１図は本発明の一実施例方法に係わる単結晶シリコン
の膜の製造工程を示す断面図、第２図は開口部形状を示
す模式図、第３図は従来方法を説明するための断面図で
ある。 11……単結晶シリコン基板（半導体基板）、12……シリ
コン酸化膜（層間絶縁膜）、13……開口部、14,15……
多結晶シリコン膜（半導体膜）、16……保護膜、17……
電子ビーム（エネルギービーム）。
の膜の製造工程を示す断面図、第２図は開口部形状を示
す模式図、第３図は従来方法を説明するための断面図で
ある。 11……単結晶シリコン基板（半導体基板）、12……シリ
コン酸化膜（層間絶縁膜）、13……開口部、14,15……
多結晶シリコン膜（半導体膜）、16……保護膜、17……
電子ビーム（エネルギービーム）。
Claims (3)
- 【請求項１】半導体基板上に厚さ１μｍ以上の絶縁膜を
形成する工程と、この絶縁膜の所定位置に単結晶半導体
膜形成に必要な最小限の大きさの開口部を形成する工程
と、上記絶縁膜上及び開口部に露出した半導体基板上に
多結晶若しくは非晶質の第１層目の半導体膜を堆積した
後、前記開口部内に凹型に残して化学ドライエッチング
法により第１層目の半導体膜を全面エッチングする工程
と、次に再度多結晶若しくは非晶質の第２層目の半導体
膜を堆積して上記開口部上に半導体基板とエネルギービ
ーム加熱部との距離が短い凹部を形成する工程と、エネ
ルギービームを照射しながら走査することにより上記半
導体膜を単結晶化することを特徴とする半導体結晶層の
製造方法。 - 【請求項２】前記開口部を、点状に列をなして形成する
ことを特徴とする特許請求の範囲第１項記載の半導体結
晶層の製造方法。 - 【請求項３】前記半導体膜を単結晶化する前に、前記半
導体膜上に、絶縁膜或は金属膜を形成することを特徴と
する特許請求の範囲第１項記載の半導体結晶層の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098731A JPH0793262B2 (ja) | 1987-04-23 | 1987-04-23 | 半導体結晶層の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098731A JPH0793262B2 (ja) | 1987-04-23 | 1987-04-23 | 半導体結晶層の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63265419A JPS63265419A (ja) | 1988-11-01 |
| JPH0793262B2 true JPH0793262B2 (ja) | 1995-10-09 |
Family
ID=14227661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62098731A Expired - Lifetime JPH0793262B2 (ja) | 1987-04-23 | 1987-04-23 | 半導体結晶層の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793262B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS571225A (en) * | 1980-06-03 | 1982-01-06 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS60234312A (ja) * | 1984-05-08 | 1985-11-21 | Nec Corp | Ｓｏｉ膜形成方法 |
-
1987
- 1987-04-23 JP JP62098731A patent/JPH0793262B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63265419A (ja) | 1988-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5371381A (en) | Process for producing single crystal semiconductor layer and semiconductor device produced by said process | |
| KR900000561B1 (ko) | 반도체 집적회로의 제법 및 그를 이용하여 제조된 장치 | |
| US4323417A (en) | Method of producing monocrystal on insulator | |
| US5683935A (en) | Method of growing semiconductor crystal | |
| JPH0732124B2 (ja) | 半導体装置の製造方法 | |
| JPS62206816A (ja) | 半導体結晶層の製造方法 | |
| JPH0793262B2 (ja) | 半導体結晶層の製造方法 | |
| JPS58192381A (ja) | Ｍｏｓ電界効果トランジスタの製造方法 | |
| JPS60161396A (ja) | シリコン薄膜の製造方法 | |
| JPS6159820A (ja) | 半導体装置の製造方法 | |
| JPS58180019A (ja) | 半導体基体およびその製造方法 | |
| JPS5856457A (ja) | 半導体装置の製造方法 | |
| JPH0136972B2 (ja) | ||
| JPH06140324A (ja) | 半導体薄膜の結晶化方法 | |
| JPS61117821A (ja) | 半導体装置の製造方法 | |
| JPH024559B2 (ja) | ||
| JPS6236382B2 (ja) | ||
| JPS61212012A (ja) | Ｓｏｉ構造形成方法 | |
| JPS63315587A (ja) | 単結晶薄膜形成方法 | |
| JPH0775223B2 (ja) | 半導体単結晶層の製造方法 | |
| JPH0334847B2 (ja) | ||
| JPH01120807A (ja) | 半導体結晶層の製造方法 | |
| JPS5919311A (ja) | 半導体装置の製造方法 | |
| JPH0235450B2 (ja) | ||
| JPH0149003B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |