JPH0793372B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0793372B2 JPH0793372B2 JP60281027A JP28102785A JPH0793372B2 JP H0793372 B2 JPH0793372 B2 JP H0793372B2 JP 60281027 A JP60281027 A JP 60281027A JP 28102785 A JP28102785 A JP 28102785A JP H0793372 B2 JPH0793372 B2 JP H0793372B2
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- JP
- Japan
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- island
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- capacitor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、１トランジスタ/1キャパシタのメモリモル構
造を持つ半導体記憶装置に関する。
造を持つ半導体記憶装置に関する。
〔発明の技術的背景とその問題点〕 従来、半導体基板に形成される記憶装置として、一個の
MOSトランジスタと一個のMOSキャパシタによりメモリセ
ルを構成するMOS型ダイナミックRAM（dRAM）が知られて
いる。このdRAMでは、情報の記憶はMOSキャパシタに電
荷が蓄積されているか否かにより行われ、情報の読み出
しはMOSキャパシタの電荷をMOSトランジスタを介してビ
ット線に放出してその電位変化を検出することにより行
われる。近年の半導体技術の進歩、特に微細加工技術の
進歩により、dRAMの大容量化は急速に進んでいる。
MOSトランジスタと一個のMOSキャパシタによりメモリセ
ルを構成するMOS型ダイナミックRAM（dRAM）が知られて
いる。このdRAMでは、情報の記憶はMOSキャパシタに電
荷が蓄積されているか否かにより行われ、情報の読み出
しはMOSキャパシタの電荷をMOSトランジスタを介してビ
ット線に放出してその電位変化を検出することにより行
われる。近年の半導体技術の進歩、特に微細加工技術の
進歩により、dRAMの大容量化は急速に進んでいる。
dRAMを更に大容量化する上で最も大きい問題は、メモリ
セル面積を小さくしてしかもMOSキャパシタの容量を如
何に大きく保つかという点にある。dRAMの情報読み出し
の際の電位変化の大きさはMOSキャパシタの蓄積電荷量
で決まり、動作余裕、α線入射等のノイズに対する余裕
を考えると、最小限必要な電荷量が決まる。そして蓄積
電荷量はMOSキャパシタの容量と印加電圧で決まり、印
加電圧は電源電圧で決まるので、MOSキャパシタ容量を
ある値以上確保することが必要となる。
セル面積を小さくしてしかもMOSキャパシタの容量を如
何に大きく保つかという点にある。dRAMの情報読み出し
の際の電位変化の大きさはMOSキャパシタの蓄積電荷量
で決まり、動作余裕、α線入射等のノイズに対する余裕
を考えると、最小限必要な電荷量が決まる。そして蓄積
電荷量はMOSキャパシタの容量と印加電圧で決まり、印
加電圧は電源電圧で決まるので、MOSキャパシタ容量を
ある値以上確保することが必要となる。
MOSキャパシタの容量を大きくするためには、用いるゲ
ート絶縁膜の膜厚を小さくするか、誘電率を大きくする
か、または面積を大きくすることが必要である。しか
し、絶縁膜厚を小さくすることは信頼性上限界がある。
誘電率を大きくすることは例えば、酸化膜（SiO2膜）に
代わって窒化膜（Si3N4膜）を用いること等が考えられ
るが、これも主として信頼性上問題があり実用的でな
い。そうすると必要な容量を確保するためには、MOSキ
ャパシタの面積を一定値以上確保することが必要にな
り、これがメモリセルの面積を小さくしてdRAMの高密度
化，大容量化を達成する上で大きな障害になっている。
ート絶縁膜の膜厚を小さくするか、誘電率を大きくする
か、または面積を大きくすることが必要である。しか
し、絶縁膜厚を小さくすることは信頼性上限界がある。
誘電率を大きくすることは例えば、酸化膜（SiO2膜）に
代わって窒化膜（Si3N4膜）を用いること等が考えられ
るが、これも主として信頼性上問題があり実用的でな
い。そうすると必要な容量を確保するためには、MOSキ
ャパシタの面積を一定値以上確保することが必要にな
り、これがメモリセルの面積を小さくしてdRAMの高密度
化，大容量化を達成する上で大きな障害になっている。
メモリセルの占有面積を大きくすることなくMOSキャパ
シタの容量を大きくする方法として、半導体基板内に格
子縞状の溝を設け、この溝により囲まれた領域を一つの
メモリセル領域とし、溝の底部を分離領域として、溝の
側面にMOSキャパシタを形成するものが提案されている
（特開昭59−72161号公報）。その構造を第６図に示
す。61はＰ型Si基板であり、これに格子縞状の溝62が形
成されて、この溝の側壁にキャパシタ絶縁膜63を介して
キャパシタ電極64が溝62に埋め込まれ、溝で囲まれた島
領域を囲むようにMOSキャパシタが構成されている。溝6
2の底部には素子分離用のp+型層65が形成されている。M
OSトランジスタは、溝62で囲まれた領域の基板平坦部に
ゲート絶縁膜66を介してゲート電極67を形成して構成さ
れている。68はドレインとなるn+型層、69はSiO2膜であ
り、70はビット線となる金属配線である。
シタの容量を大きくする方法として、半導体基板内に格
子縞状の溝を設け、この溝により囲まれた領域を一つの
メモリセル領域とし、溝の底部を分離領域として、溝の
側面にMOSキャパシタを形成するものが提案されている
（特開昭59−72161号公報）。その構造を第６図に示
す。61はＰ型Si基板であり、これに格子縞状の溝62が形
成されて、この溝の側壁にキャパシタ絶縁膜63を介して
キャパシタ電極64が溝62に埋め込まれ、溝で囲まれた島
領域を囲むようにMOSキャパシタが構成されている。溝6
2の底部には素子分離用のp+型層65が形成されている。M
OSトランジスタは、溝62で囲まれた領域の基板平坦部に
ゲート絶縁膜66を介してゲート電極67を形成して構成さ
れている。68はドレインとなるn+型層、69はSiO2膜であ
り、70はビット線となる金属配線である。
この構成では全ての溝の側面をMOSキャパシタとして利
用しているため、大きい容量を容易に得ることができる
という利点を有する。反面、溝で囲まれた島領域が一つ
のメモリセル領域に対応し、かつこの島領域内で中央部
にコンタクト孔を設け、その周囲にMOSトランジスタの
ゲート電極を形成するため、MOSトランジスタの占有面
積が大きいものとなり、結局メモリセル全体としての占
有面積を充分に小さくすることができない、という欠点
があった。
用しているため、大きい容量を容易に得ることができる
という利点を有する。反面、溝で囲まれた島領域が一つ
のメモリセル領域に対応し、かつこの島領域内で中央部
にコンタクト孔を設け、その周囲にMOSトランジスタの
ゲート電極を形成するため、MOSトランジスタの占有面
積が大きいものとなり、結局メモリセル全体としての占
有面積を充分に小さくすることができない、という欠点
があった。
又、１つの島領域に１つのメモリセルしか形成できない
ため、集積度が上がらないという問題点があった。
ため、集積度が上がらないという問題点があった。
本発明は上記の点に鑑みなされたもので、メモリセル占
有面積を小さくしてしかも充分なキャパシタ容量を実現
した半導体記憶装置を提供することを目的とする。
有面積を小さくしてしかも充分なキャパシタ容量を実現
した半導体記憶装置を提供することを目的とする。
本発明では、基板上に格子縞状の溝により分離された複
数の島状半導体層が配列形成され、各島状半導体層にそ
れぞれ１トランジスタ/1キャパシタ構成のメモリセルが
形成される。この場合、MOSキャパシタは溝の途中まで
キャパシタ電極が埋め込まれた状態で溝側壁を利用して
形成され、MOSトランジスタはこのキャパシタ電極上に
ゲート電極が埋め込まれた状態でやはり溝側壁を利用し
て形成される。従って溝で囲まれた島状半導体層の上面
にはMOSトランジスタのドレイン領域のみが設けられ
る。
数の島状半導体層が配列形成され、各島状半導体層にそ
れぞれ１トランジスタ/1キャパシタ構成のメモリセルが
形成される。この場合、MOSキャパシタは溝の途中まで
キャパシタ電極が埋め込まれた状態で溝側壁を利用して
形成され、MOSトランジスタはこのキャパシタ電極上に
ゲート電極が埋め込まれた状態でやはり溝側壁を利用し
て形成される。従って溝で囲まれた島状半導体層の上面
にはMOSトランジスタのドレイン領域のみが設けられ
る。
又、島状半導体層の対向する側壁部には絶縁膜が埋設さ
れ、これ以外の溝に前記キャパシタ電極とゲート電極が
埋め込まれる。従って2cell/island構成が達成される。
れ、これ以外の溝に前記キャパシタ電極とゲート電極が
埋め込まれる。従って2cell/island構成が達成される。
本発明によれば、MOSキャパシタのみならずMOSトランジ
スタも溝側壁を利用して形成されるため、メモリセル占
有面積を従来に比べて小さいものとすることができ、し
かもキャパシタ容量は島状半導体層を取り囲む側面を利
用することで充分大きい値を確保することができる。従
って高集積化dRAMを実現することができる。
スタも溝側壁を利用して形成されるため、メモリセル占
有面積を従来に比べて小さいものとすることができ、し
かもキャパシタ容量は島状半導体層を取り囲む側面を利
用することで充分大きい値を確保することができる。従
って高集積化dRAMを実現することができる。
又、2cell/island構成が可能となるため高集積度が可能
となる。
となる。
また本発明によれば、キャパシタ電極およびトランジス
タのゲート電極が共に格子縞状溝に埋め込まれるため、
これらの電極が形成された後の基板表面を平坦なものと
することができ、その後の金属配線工程で微細パターン
の形成が容易になるこのことはdRAMの一層の高集積化と
信頼性向上に寄与する。
タのゲート電極が共に格子縞状溝に埋め込まれるため、
これらの電極が形成された後の基板表面を平坦なものと
することができ、その後の金属配線工程で微細パターン
の形成が容易になるこのことはdRAMの一層の高集積化と
信頼性向上に寄与する。
以下本発明の実施例を説明する。
第１図は一実施例のdRAM構成を示すもので、平面図を示
し、第２図（ａ）〜（ｉ）はＡ−Ａ′位置の製造工程断
面図である。
し、第２図（ａ）〜（ｉ）はＡ−Ａ′位置の製造工程断
面図である。
即ち、p+型si基板11上にp-Si層12が設けられ、そのフィ
ールド領域にp+Si基板11に達する溝が堀られてSi島がア
レイ状に形成されている。そして、Si島は、一方向につ
いて溝がSiO2膜15が埋込まれ、残る溝の下部にキャパシ
タ電極19が埋設され、溝上部にはゲート電極22が設けら
れている。ゲート電極22は各セル連続して設けられ、ワ
ード線を構成している。またSi島上部にはドレイン23が
設けられ、ビット線であるAl25がワード線と直交して配
設されている。
ールド領域にp+Si基板11に達する溝が堀られてSi島がア
レイ状に形成されている。そして、Si島は、一方向につ
いて溝がSiO2膜15が埋込まれ、残る溝の下部にキャパシ
タ電極19が埋設され、溝上部にはゲート電極22が設けら
れている。ゲート電極22は各セル連続して設けられ、ワ
ード線を構成している。またSi島上部にはドレイン23が
設けられ、ビット線であるAl25がワード線と直交して配
設されている。
従って、SiO2膜15を挟んでSi島には側壁を利用して２つ
のdRAMセルが配される事になる。
のdRAMセルが配される事になる。
製造に際しては、高不純物濃度のp+型Si基板11に低不純
物濃度のp-型Si層12をエピタキシャル成長させ、島状半
導体領域を形成する部分にシリコン酸化膜13を形成し、
これをフォトレジスト14をマスクにパターニングする
（第２図ａ）。
物濃度のp-型Si層12をエピタキシャル成長させ、島状半
導体領域を形成する部分にシリコン酸化膜13を形成し、
これをフォトレジスト14をマスクにパターニングする
（第２図ａ）。
次にこれらをマスクにp-型Si層12を反応性イオンエッチ
ング（RIE）でエッチングし、格子縞状の溝をSi基板11
に達して形成する。そして、この溝にCVD SiO2膜15を平
坦に埋込む（第２図ｂ）。
ング（RIE）でエッチングし、格子縞状の溝をSi基板11
に達して形成する。そして、この溝にCVD SiO2膜15を平
坦に埋込む（第２図ｂ）。
次に、複数のSi島を横切ってフォトレジストマスク16を
ストライプ状に設け、これをマスクにして、CVD SiO2膜
15をRIEでエッチングする。（第２図ｃ）。これによ
り、ワード線配設方向に、Si島間の溝がCVD SiO2膜で埋
められる。
ストライプ状に設け、これをマスクにして、CVD SiO2膜
15をRIEでエッチングする。（第２図ｃ）。これによ
り、ワード線配設方向に、Si島間の溝がCVD SiO2膜で埋
められる。
この後、PSG膜（図示せず）を全面にCVD被着し、熱処理
を施すことにより酸化膜15を除去した部分のSi島側壁に
リンを拡散してn-型層17を形成し、PSG膜を除去してキ
ャパシタ絶縁膜18として100Å程度の熱酸化膜を形成す
る（第２図ｄ）。
を施すことにより酸化膜15を除去した部分のSi島側壁に
リンを拡散してn-型層17を形成し、PSG膜を除去してキ
ャパシタ絶縁膜18として100Å程度の熱酸化膜を形成す
る（第２図ｄ）。
次いで、第１層多結晶シリコン膜19を全面に堆積する。
この時、多結晶シリコン膜19の表面は図示のように平坦
化する（第２図ｅ）。そして、多結晶シリコン膜19を全
面エッチングして溝の底部に残し、キャパシタ電極とす
る。このキャパシタ電極19は溝の途中まで埋込まれた状
態で形成される。
この時、多結晶シリコン膜19の表面は図示のように平坦
化する（第２図ｅ）。そして、多結晶シリコン膜19を全
面エッチングして溝の底部に残し、キャパシタ電極とす
る。このキャパシタ電極19は溝の途中まで埋込まれた状
態で形成される。
この後、キャパシタ絶縁膜18を除去し、BSG膜（図示し
ない）等によって側壁及び上面にトランジスタのチャネ
ル領域となるp-型層20を形成する（第２図ｆ）。このと
き、p-型層20の形成時の拡散によってキャパシタの基板
側電極となるn-型層16が後退する。これを補償するため
には予めこの後退分を引込んでキャパシタ電極の厚みを
少し厚く選んでおいて、p-型層20の形成後にキャパシタ
電極19表面を僅かにエッチングする事が望ましい。
ない）等によって側壁及び上面にトランジスタのチャネ
ル領域となるp-型層20を形成する（第２図ｆ）。このと
き、p-型層20の形成時の拡散によってキャパシタの基板
側電極となるn-型層16が後退する。これを補償するため
には予めこの後退分を引込んでキャパシタ電極の厚みを
少し厚く選んでおいて、p-型層20の形成後にキャパシタ
電極19表面を僅かにエッチングする事が望ましい。
この後、ゲート絶縁膜21として例えば200Å厚程度の熱
酸化膜を各p-型層の表面に形成し、次いでMOSトランジ
スタのゲート電極として用いる第２層多結晶シリコン膜
22をCVDで堆積する（第２図ｇ）。この第２層多結晶シ
リコン膜22は、図から明らかなように第１層多結晶シリ
コン膜の場合のように表面は平坦化しない。そして、こ
の多結晶シリコン膜22をRIEなどの異方性エッチングに
より全面エッチングしてSi島の側壁部及び埋込んだ酸化
膜15の側壁部に自己整合して残してゲート電極23を形成
する。こうして縦方向につながるゲート電極23はワード
線を構成する。この後、例えばヒ素のイオン注入を行な
って各Si島表面にMOSトランジスタのドレインとなるn+
多層23を形成する（第２図ｈ）。
酸化膜を各p-型層の表面に形成し、次いでMOSトランジ
スタのゲート電極として用いる第２層多結晶シリコン膜
22をCVDで堆積する（第２図ｇ）。この第２層多結晶シ
リコン膜22は、図から明らかなように第１層多結晶シリ
コン膜の場合のように表面は平坦化しない。そして、こ
の多結晶シリコン膜22をRIEなどの異方性エッチングに
より全面エッチングしてSi島の側壁部及び埋込んだ酸化
膜15の側壁部に自己整合して残してゲート電極23を形成
する。こうして縦方向につながるゲート電極23はワード
線を構成する。この後、例えばヒ素のイオン注入を行な
って各Si島表面にMOSトランジスタのドレインとなるn+
多層23を形成する（第２図ｈ）。
最後に、全面にCVD酸化膜24を形成し、これに横方向の
メモリセルのドレインを接続し、ビット線となるAl配線
25を形成する（第２図ｉ）。
メモリセルのドレインを接続し、ビット線となるAl配線
25を形成する（第２図ｉ）。
かくして、ゲート電極はSi島の側壁部に配置されること
となり、１つのSi島に２つのメモリセルが配され、キャ
パシタ容量が大きく高密度のdRAMセルが提供される。
となり、１つのSi島に２つのメモリセルが配され、キャ
パシタ容量が大きく高密度のdRAMセルが提供される。
第３図は、ワード線の取り出しを示す、第１図のＢ−
Ｂ′断面を表わしている。
Ｂ′断面を表わしている。
第１図の（Ｉ）で示した線は、周辺回路領域とメモリセ
ルアレイ領域との境界を示している。この例では、ワー
ド線は90゜ねじられて周辺のp-型平担なSi層12上に導出
されている。これは次の様にして形成する事が出来る。
即ち、第２図（ｇ）の上程で、第２層多結晶シリコン膜
22を被着した後、レジストマスク（図示せず）を用いて
第１図で（II）として示した領域部の段差に被着された
第２層多結晶シリコン膜22をウェットエッチングで除去
する。次に新たなレジストマスク31で導出部の第２層多
結晶シリコン膜22（III）を覆い（第３図ａ）それから
第２図（ｈ）で説明したRIEによる第２層多結晶シリコ
ン膜22の全面エッチングを行なう。これにより、第３図
（ｂ）に示す如くワード線は90゜ねじられて周辺部に延
在される。希望によりこの延在部上でAlとのコンタクト
を取っても良い。
ルアレイ領域との境界を示している。この例では、ワー
ド線は90゜ねじられて周辺のp-型平担なSi層12上に導出
されている。これは次の様にして形成する事が出来る。
即ち、第２図（ｇ）の上程で、第２層多結晶シリコン膜
22を被着した後、レジストマスク（図示せず）を用いて
第１図で（II）として示した領域部の段差に被着された
第２層多結晶シリコン膜22をウェットエッチングで除去
する。次に新たなレジストマスク31で導出部の第２層多
結晶シリコン膜22（III）を覆い（第３図ａ）それから
第２図（ｈ）で説明したRIEによる第２層多結晶シリコ
ン膜22の全面エッチングを行なう。これにより、第３図
（ｂ）に示す如くワード線は90゜ねじられて周辺部に延
在される。希望によりこの延在部上でAlとのコンタクト
を取っても良い。
上記導出例では、第１図の（II）の部分の第２層多結晶
シリコン膜22をフォトレジストマスクを用いて除去し
た。しかし、この様な選択除去に代えて次の方法も可能
である。
シリコン膜22をフォトレジストマスクを用いて除去し
た。しかし、この様な選択除去に代えて次の方法も可能
である。
即ち、第２図（ａ）の工程に先立って、第１図の周辺回
路とメモリセルアレイ領域との境界部のp-型Si層にSi基
板11に達するＶ溝をテーパーエッチングにより形成して
おく。これにより、境界Ｉのp-型Si層12段差部に例えば
45゜の傾きを持たせる。このようにすると、第３図
（ａ）の工程で第２層多結晶シリコン膜22にレジストパ
ターン31を載せて、RIEで全面エッチングする時、隣り
合うワード線間は自動的に分離される。
路とメモリセルアレイ領域との境界部のp-型Si層にSi基
板11に達するＶ溝をテーパーエッチングにより形成して
おく。これにより、境界Ｉのp-型Si層12段差部に例えば
45゜の傾きを持たせる。このようにすると、第３図
（ａ）の工程で第２層多結晶シリコン膜22にレジストパ
ターン31を載せて、RIEで全面エッチングする時、隣り
合うワード線間は自動的に分離される。
以上の実施例では、Si島を45゜回転させた矩形の平面パ
ターンとした。しかし、第４図（ａ）に示す如く、回転
前の形としてもよいし、（ｂ）のように円形としてもよ
く、又、（ｃ）に示す如く小判状の長円パターンとして
も良い。
ターンとした。しかし、第４図（ａ）に示す如く、回転
前の形としてもよいし、（ｂ）のように円形としてもよ
く、又、（ｃ）に示す如く小判状の長円パターンとして
も良い。
これらの形は、先に本発明者により提案された1cell/is
land形態のメモリセル（特願昭60−80619号）に適用す
る事が可能である。
land形態のメモリセル（特願昭60−80619号）に適用す
る事が可能である。
第５図は、この様な例に第４図（ｂ）の円形パターンを
適用した例を示しており、（ａ）は平面図、（ｂ），
（ｃ）は夫々Ａ−Ａ′,B−Ｂ′断面を示している。酸化
膜15及びこれをパターニングするレジストマスク16を設
けないだけで、後は第２図（ａ）〜（ｉ）と同一工程で
形成される。
適用した例を示しており、（ａ）は平面図、（ｂ），
（ｃ）は夫々Ａ−Ａ′,B−Ｂ′断面を示している。酸化
膜15及びこれをパターニングするレジストマスク16を設
けないだけで、後は第２図（ａ）〜（ｉ）と同一工程で
形成される。
即ち、Si島は、全周がアキャパシタ電極とゲート電極の
積層構造で囲まれ、1cell/island構成となっており、第
２図（ｇ）の工程で第２層多結晶シリコン膜22を、ワー
ド線形成方向のSi島間の溝幅の1/2より厚く成長させる
事により、連続したワード線と為している。
積層構造で囲まれ、1cell/island構成となっており、第
２図（ｇ）の工程で第２層多結晶シリコン膜22を、ワー
ド線形成方向のSi島間の溝幅の1/2より厚く成長させる
事により、連続したワード線と為している。
さて、以上の説明では、センスアンプとつながれる一対
のビット線（BL1,BL′１），（BL2,BL′２）は夫々１つ
おきにSi島と接続したフォールデッド・ビットライン構
成としたが、オープン・ビットライン構成として良い。
また、素子間のアイソレーションはp+型基板11により行
なったが、このようなエピタキシャル成長ウエハを用い
ず、p-型Si基板を用いて、素子間の溝底部にフィールド
絶縁膜を一定厚さに埋設したり、その下部にp+層を形成
する方法を採用する事も出来る。
のビット線（BL1,BL′１），（BL2,BL′２）は夫々１つ
おきにSi島と接続したフォールデッド・ビットライン構
成としたが、オープン・ビットライン構成として良い。
また、素子間のアイソレーションはp+型基板11により行
なったが、このようなエピタキシャル成長ウエハを用い
ず、p-型Si基板を用いて、素子間の溝底部にフィールド
絶縁膜を一定厚さに埋設したり、その下部にp+層を形成
する方法を採用する事も出来る。
第１図は本発明の実施例の平面図、第２図はその工程断
面図、第３図は導出部の断面図、第４図はSi島の例を示
す平面図、第５図は他の例を示す図、第６図は従来例を
示す断面図である。
面図、第３図は導出部の断面図、第４図はSi島の例を示
す平面図、第５図は他の例を示す図、第６図は従来例を
示す断面図である。
Claims (1)
- 【請求項１】半導体基板のフィールド領域に溝を設け、
この溝に囲まれ形成された一導電型島状半導体領域と、
この島状半導体領域の第１の対向する側壁部分の溝に埋
設された絶縁膜と、前記半導体島状領域の第２の対向す
る側壁部分の溝に順次埋込まれたキャパシタ電極及びゲ
ート電極と、前記島状半導体領域上面に設けられた逆導
電型領域とを備え、前記各島状半導体領域は、前記絶縁
膜によって分離された２つのメモリセルが形成されるこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60281027A JPH0793372B2 (ja) | 1985-12-16 | 1985-12-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60281027A JPH0793372B2 (ja) | 1985-12-16 | 1985-12-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62140456A JPS62140456A (ja) | 1987-06-24 |
| JPH0793372B2 true JPH0793372B2 (ja) | 1995-10-09 |
Family
ID=17633265
Family Applications (1)
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-
1985
- 1985-12-16 JP JP60281027A patent/JPH0793372B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |