JPH0648719B2

JPH0648719B2 - 半導体記憶装置

Info

Publication number: JPH0648719B2
Application number: JP59007122A
Authority: JP
Inventors: 佳史川本; 恭雄和田; 象二郎菅城; 喜夫本間; 伸好小林; 芳男酒井; 修湊; 正和青木; 雄二谷田; 克明高木; 真志堀口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-01-20
Filing date: 1984-01-20
Publication date: 1994-06-22
Anticipated expiration: 2009-06-22
Also published as: JPS60152056A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体記憶装置に係り、特に大規模な半導体メ
モリに好適なメモリセルの構造に関するものである。

〔発明の背景〕

大規模半導体メモリにおいては、大規模化のためメモリ
セルとしては最も素子数の少ない１個のトランジスタと
１個のキャパシターからなる１トランジスタ型メモリセ
ルが用いられている。実際の半導体メモリではメモリセ
ルを多数配置してメモリアレーを構成するが、大別して
開放ビット線構成と折り返しビット線構成の２つの方式
がある。

第１図に折り返しビット線方式のメモリアレーの一部の
平面図の一例を示す。また、第１図のＡ−Ａ′断面を第
２図に示す。通常、２００ｎｍ以上の厚いフィールド酸
化膜２０１に囲まれた活性領域１０１の一部がキャパシ
タを構成するため、polySi202から成るプレート１０２
で覆われている。スイッチトランジスタを形成する部分
と、シリコン基板上のドレイン２０３へビット線１０３
のＡｌ電極２０４を接続するコンタクト穴１０４の部分
のpoly Si 202は選択的に除去されており、この部分に
ワード線１０５として、例えばＷなどの高融点金属が配
線され、スイッチトランジスタのゲート２０５を形成し
ている。ここで半導体基板２０６とpoly Si202の間はキ
ャパシタを構成するため２０ｎｍ程度のＳｉＯ₂あるい
は２００ｎｍ程度のＳｉＯ₂とＳｉ₃Ｎ₄からなる多層絶
縁膜２０７があり、またゲート２０５と半導体基板２０
６の間には２０ｎｍのゲートＳｉＯ₂２０３がある。ま
たpoly Si202上には厚さ約２００ｎｍのＳｉＯ₂２０８
があり、Ａｌ電極２０４の下にはＰＳＧ（リン硅酸ガラ
ス）２０９があり、それぞれプレート１０２とワード線
１０５、ワード線１０５とビット線１０３を電気的に分
離している。

第１図、第２図からわかるように従来のメモリセルで
は、メモリ情報を蓄積するキャパシタおよびスイッチト
ランジスタは半導体基板表面に平面的に配置されてい
る。すなわち、キャパシタの絶縁膜およびスイッチトラ
ンジスタのゲート絶縁膜は半導体基板の平面上に形成さ
れている。そのため、１メモリセル当りの占める面積を
縮少するためには、それらの面積を縮少しなければなら
ない。しかし、その縮少には限界があり、要因の一つは
キャパシターの容量値としてある値以上必要なことであ
る。その値は、パッケージ等に含まれる放射性原子から
放出されるα粒子により半導体基板内に電荷が発生させ
られることによるメモリ動作の誤動作を防止するため、
またメモリを正常動作させるのに必要な信号量等から算
出されるが、最小でも５０ｆＦ前後の容量値が必要とさ
れる。したがって、例えば１５ｎｍのＳｉＯ₂膜を絶縁
膜とするキャパシタでは、その面積が約２５μｍ²以上
必要となり、メモリセル面積は、それにスイッチトラン
ジスタ面積、素子分離領域などを加えたものとなる。ま
た、キャパシタの絶縁膜厚を薄くすることにより、同じ
容量値を得るための面積は小さくできるが、キャパシタ
の絶縁耐圧の低下が問題となる。

また、キャパシタの平面々積を大きくしないで大きい容
量値を得るため、Ｓｉ基板の表面に溝を形成し、その溝
側面をもキャパシタに利用する方法（たとえばＨ．Suna
mi他、IEEE Electron Device Letters,Vol.EDL4,No4.ペ
ージ９０〜９１，１９８３年４月発行を参照）も提案さ
れている。しかし、その場合、隣接するキャパシタ間の
素子分離領域の半導体基板表面近傍ではチャンネルスト
ッパーとして半導体基板と同電導型の不純物が導入さ
れ、不純物濃度が高くなっているが、半導体表面から深
い所では、不純物濃度が低くなっており、隣接するキャ
パシタ間でリーク電流が大きくなる。このリーク電流を
メモリの正常動作を確保するまで小さくするには、キャ
パシタを構成する溝と溝の距離をある値以上にする必要
がある。例えば半導体基板をｐ型１０Ω・cmＳｉ基板と
すると、その距離は２〜３μｍ以上が必要となり、キャ
パシタをこれ以上近ずけてメモリセルを配置するのは難
しいという欠点がある。

つぎに、スイッチトランジスタについては、例えば電源
電圧を現在通常用いられている５Ｖとすると、チャンネ
ル幅やチャンネル長が短かくなるにしたがい、それらの
寸法に対するトランジスタのしきい電圧の変動が大きく
なる狭チャンネル効果や短チャネル効果が生じ、さら
に、ドレイン近傍で発生するホットキャリアによるトラ
ンジスタ特性の劣化のため、チャネル長やチャネル幅は
約１μｍ以下にするのが困難であり、ソース、ドレイン
やコンタクト穴、素子分離領域を考えると６〜９μｍ²
以下にすることが困難である。

以上、従来のメモリセル構造について述べたように、従
来の構造ではキャパシタやスイッチトランジスタの絶縁
膜が半導体表面に平面的に配置されていることにより、
メモリセルの占有面積の縮少に大きな障害となってい
た。

上記の例では折り返しビット線構成の場合について述べ
たが、開放ビット線構成の場合も事情は同じである。

〔発明の目的〕

本発明の目的は、上記従来の問題を解決し、たとえば１
メガビット以上のダイナミックメモリなどの大規模メモ
リを実現することができる、半導体基板上の平面々積が
小さいメモリセルの構造を提供することである。

〔発明の概要〕

上記のように、従来の１トランジスタ型メモリセルはス
イッチトランジスタとキャパシタが半導体基板表面に平
面的に配置されており、それらの素子の占める面積が電
気的特性の制約によりある値以下にすることが不可能で
ある。本発明はそれらの素子を半導体基板表面に垂直に
設け、さらに半導体基板表面に形成した柱状突起にトラ
ンジスタとキャパシタを集積し、１本の上記柱状突起に
１ビットのメモリセルを形成したものである。また、Ｓ
ｉ溝を形成し、その溝を多結晶ＳｉやＳｉＯ₂などで埋
め込んで素子分離を行ない、埋め込んだ多結晶Ｓｉなど
の導電材料を、キャパシタのプレート電極として用い
る。したがって、メモリアレー部の素子分離の深さが深
いため従来のＳｉ溝を形成したメモリセルのような隣接
するキャパシター間のリーク電流を小さくすることがで
きる。さらには、スイッチトランジスタの分離領域は平
面的に見るとキャパシタ分離領域と重なっており、分離
領域の平面面積も蓄るしく減少される。

〔発明の実施例〕

以下、本発明の実施例を詳細に説明する。

実施例１．本実施例のメモリセルの製造過程における断面構造を第
３図に、また得られたメモリセルの平面構造を第４図に
示す。

まずＰ型１０Ω・cmのＳｉ基板３０１上に熱酸化法によ
り厚さ２０ｎｍのＳｉＯ₂膜３０２、その上にＣＶＤ法
（化学蒸着法）により厚さ１２０ｎｍのＳｉ₃Ｎ₄膜３０
３、さらにその上にＣＶＤ法により厚さ１μｍのＳｉＯ
₂膜３０４を形成する。その後、通常のホトエッケング
法により、突起パターン４０１のホトレジストパターン
をＳｉＯ₂３０４上に設け、ＣＨＦ₃ガスを用いて、上記
ホトレジストをマスクとしてＳｉＯ₂３０４，Ｓｉ₃Ｎ₄
３０３，ＳｉＯ₂３０２をドライエッチングした。その
後、さらにＳｉＯ₂３０４をマスクにしてＳｉ基板３０
１を５μｍの深さまで、ＣＣｌ₄＋Ｏ₂ガスを用いてドラ
イエッチングし、Ｓｉの柱状突起３００を形成した。
（第３図(a)）Ｓｉエッチングの際、ＳｉＯ₂３０４をマスクにしたの
は、通常のホトレジストでは、５μｍの深さまでドライ
エッチング中に、ホトレジストもエッチングされ消失す
る場合があるためである。したがって、Ｓｉのドライエ
ッチングのガスとしてＯ₂ガスを多く含まないガスたと
えばＮＦ₃，ＳＦ₆などを用い、さらには、レジスト材料
としてドライエッチ耐性の高いものを用いればＳｉＯ₂
３０４は必ずしも必要ではない。

つぎに通常のホトエッチングにより、メモリセル部をホ
トレジストで被覆し、メモリの周辺回路部のＳｉＯ₂３
０４，Ｓｉ₃Ｎ₄３０３，ＳｉＯ₂３０２を除去した。

ＳｉＯ₂３０４をウエットエッチングして除去し、さら
に、上記ドライエッチングの際にＳｉ３０１の表面や側
面が受けた損傷を除くためウエットエッチングでＳｉ３
０１を約0.1μｍエッチングした。その後再び熱酸化法
により２０ｎｍのＳｉＯ₂３０５をＳｉ３０１の表面に
形成し、さらにその上にＣＶＤ法により５０ｎｍのＳｉ
₃Ｎ₄３０６を形成した。（第３図(b)）そののち、通常
のホトエッチング法により、メモリの周辺回路の能動領
域にホトレジストパターンを形成し、CF₄ガスを用いＳ
ｉ₃Ｎ₄３０６を異方性エッチングで５０ｎｍ分エッチン
グした。（第３図(c)）このとき、メモリセル部のＳｉ
の突起の側面および上面はＳｉ₃Ｎ₄３０６，３０７で覆
われ、溝の底の50ｎｍのＳｉ₃Ｎ₄３０６は除去された。
その後、メモリセル部の溝の底、および、周辺回路のア
イソレーション部にBF₂イオンを２５ＫｅＶで５×１０
¹²cm^-2のドーズ量イオン打ち込みして、寄生チャネルの
チャネルストッパーを形成した。このときイオン打ち込
みはＳｉ基板表面から垂直に行なった。また、BF₂イオ
ンをＢイオンの代わりに用いたのはメモリセル部のＳｉ
の突起上の約１００〜１２０ｎｍのＳｉ₃Ｎ₄３０７をイ
オン打ち込みのストッパとしたためである。つぎに周辺
回路部のホトレジストを除去し、１０５０℃のウエット
酸素中で0.5μｍ熱酸化し、メモリセル部の溝の底およ
び周辺回路のアイソレーション部にＳｉＯ₂３０８を形
成し、１６０℃の熱リン酸でＳｉ₃Ｎ₄３０７，３０６を
除去し、さらにＳｉ₃Ｎ₄膜の下のＳｉＯ₂３０２，３０
４をウエットエッチングした。（第３図(d)）しかる
後、キャパシタの絶縁膜としてＳｉＯ₂とＳｉ₃Ｎ₄の重
ね膜３０９を形成した。本実施側では、この膜は１０mm
の熱酸化によるＳｉＯ₂と、10ｎｍのＣＶＤ法によるＳ
ｉ₃Ｎ₄膜とを用いたが、キャパシタの容量と、絶縁耐圧
を勘案し、他の膜厚に設定しても良い。また、材料とし
ては、上記の熱酸化膜、ＣＶＤ法によるＳｉ₃Ｎ₄以外に
もTa₂O₅などの金属酸化膜や、熱窒化膜、ＣＶＤ法によ
るＳｉＯ₂膜など各種の絶縁膜など、またそれらの適当
な組み合せによる多層構造の膜を用いることもできる。
上記絶縁膜３０９を形成した後、多結晶Ｓｉ３１０を２
μｍの厚さまでＣＶＤ法で堆積した。本実施例では、メ
モリセル部の溝の最大幅は２μｍであったので、１μｍ
以上の多結晶Ｓｉ３１０を堆積することにより溝内を埋
めることができる。したがって、２μｍ堆積したことに
より、ほぼ表面は平坦となった。つぎに、SF₆ガスを用
い、ドライエッチングで多結晶Ｓｉ３１０を３μｍの厚
さだけ異方性エッチングした。これによりメモリセル部
の溝に多結晶Ｓｉ３１０を第３図(e)のように残すこと
ができ、多結晶Ｓｉ３１０の表面は、Ｓｉの突起の上面
から約１μｍ（第３図(e)の矢印に示す）下になる。こ
の寸法が、ほぼスイッチトランジスタのゲート長さにな
る。本実施例では多結晶Ｓｉのドライエッチングで、ス
イッチトランジスタのゲート長に当る長さを決定する方
法を用いたが、多結晶Ｓｉをドライエッチで平坦化（Ｓ
ｉ突起の上面と多結晶Ｓｉ表面の高さをほぼ等しくす
る）した後、熱酸化とその酸化膜のウエットエッチング
をくり返すことにより、多結晶Ｓｉの表面を下にさげ、
ゲート長を決定することもできる。しかる後、多結晶Ｓ
ｉ３１０に、ＰＯＣｌ₃ガスをソースガスとして、熱拡
散法によりリンを拡散し、導電性を持たせキャパシタの
プレート電極とした。つぎに、多結晶Ｓｉ上に熱酸化法
により、0.2μｍのＳｉＯ₂３１１を形成した（第３図
(e)）。その後、メモリセル部の突起表面で、多結晶Ｓ
ｉ３１０およびＳｉＯ₂３１１で被覆されていない部分
のＳｉＯ₂とＳｉ₃Ｎ₄の重ね膜および周辺回路部の上記
重ね膜を除去し、周辺回路のゲート絶縁膜およびスイッ
チトランジスタのゲート絶縁膜として、２０ｎｍのＳｉ
Ｏ₂３１２の熱酸化法により形成し、トランジスタのし
きい電圧制御のためボロンをイオン打ち込みしたのち、
その上にゲート電極として３００ｎｍのｐｏｌｙＳｉ
３１３をＣＶＤ法により被着し、前記の熱拡散法と同様
にリンを拡散して導電性を持たせた。その後通常のホト
エッチングにより、多結晶Ｓｉ上にホトレジストパター
ンを形成し、多結晶ＳｉをSF₆ガスで異方性ドライエッ
チングして多結晶Ｓｉメモリセル部のワード線４０２を
形成した。（第３図(f)）ここでワード線のパターンは
第４図の斜線で示したパターンであるが、多結晶Ｓｉを
異方性エッチングするため第３図(f)に示すようにＳｉ
の突起の側面に多結晶Ｓｉ３１４が残り、ワード線をメ
モリセル内で連続的に接続することができる。なお本実
施例ではワード線の材料としては多結晶Ｓｉを用いた
が、それ以外にMo₂Ｓｉ，Ta₂Ｓｉなどのシリサイド膜あ
るいはそれらの重ね膜、さらにはＷ、Moなどの高融点金
属を用いることもできる。つぎに、スイッチトランジス
タのドレインおよび周辺回路のトランジスタのソース、
ドレインとして、Asを８０ＫｅＶで５×１０¹⁵cm^-2イオ
ン打ち込みしてｎ型高濃度層３１５を形成し、その後、
ＣＶＤ法でＰＳＧ膜（リン硅酸ガラス）３１６を１μｍ
の厚さ形成し、CHF₃ガスによる異方性エッチを行ない第
３図(g)に示すようにメモリセル部の表面を平坦化す
る。その後、パッシベーション膜として0.5μｍのＰＳ
Ｇ膜３１７を形成し、コンタクト穴パターン４０３によ
りコンタクトの形成、さらにビット線４０４としてＡｌ
３１８のパターンの形成を行ない、半導体メモリを製造
した。なお第３図に示したのは第４図のＡ−Ａ′断面で
ある。本実施例は第４図からもわかるように折り返しビ
ット構成のメモリセルである。

本実施例では、最小パターン寸法１μｍのパターンルー
ルを用いて設計したものであるが、１メモリセルの平面
々積は約15μｍ²以下と従来の数10μｍ²に比べ非常に小
さくなっている。

なお、開放ビット構成にすると、その平面図を第５図に
示すが、１メモリセルの面積はさらに小さくでき、約10
μｍ²以下にすることができる。第５図で５０１が突起
パターン、５０２がワード線５０３がコンタクト穴、５
０４がビット線である。

実施例２．上記の実施例１では、メモリセルのスイッチトランジス
タのゲートが、Ｓｉ突起の周辺全部になっていた。その
ため、ワード線と基板の寄生容量がやや大きくなってし
まう恐れがある。それを改善するため、Ｓｉの突起周辺
の一部をゲートにしたのが本実施例である。第６図にそ
の平面図を示し、第７図に第６図のＡ−Ａ′断面構造を
示す。第６図において６０１が突起パターン、６０２が
ワード線、６０３がコンタクト穴、６０４がビット線で
ある。本実施例は折り返しビット構成を示しているが、
実施例１と同様開放ビット構成にすることもできる。第
７図を用い製造方法を以下に説明する。第３図(e)まで
の製造工程は実施例１と同じである。その後、スイッチ
トランジスタのゲートＳｉＯ₂７０１を形成した後、ト
ランジスタのしきい電圧制御のためのボロンをイオン打
ち込みし、その後、周辺回路部はホトレジストをマスク
にし、メモリセル部だけドレインとなるｎ形高濃度不純
物層７０３としてAsをイオン打ち込みし、さらにメモリ
セル部の第７図(a)に示すように斜め方向からボロンを
イオン打ち込みました。これは、突起周辺の寄生チャネ
ルの発生を防止するためである。その後、ホトレジスト
を除去し、poly Si７０２を３００ｎｍＣＶＤ法で被着
し、通常のホトエッチング法によりpoly Siを加工して
スイッチトランジスタのゲートを形成した。ただし、こ
のpoly Siの加工では、CF₄ガスを用いて等方性プラズマ
エッチを行なった。そのため突起周辺でマスクのない所
のpoly Siは除去された。しかる後、周辺回路のトラン
ジスタのソース、ドレインにｎ型高濃度不純物Asをイオ
ン打ち込みして第１の実施例と同じ工程に従い第７図
(b)に示す半導体メモリを製造した。本半導体素子は第
１の実施例に比べワード線の寄生容量を減らすことがで
きた。

なお、本実施例ではメモリセル部のスイッチトランジス
タのゲート長をプレートの多結晶Ｓｉの突起上面からの
エッチング量（第３図(e)の矢印）で規定するため、ゲ
ート電極７０２を形成する前に、スイッチトランジスタ
のドレインとしてｎ型高濃度不純物層７０３を形成した
が、スイッチトランジスタのドレイン耐圧を向上させる
ため、ｎ型不純物のイオン打ち込み量を少なくし、低濃
度の不純物層とし、ドレインへの高濃度イオン打ち込み
は、ゲート電極７０２を形成した後に行なっても良い。
また上記低濃度イオン打ち込みは、突起パターン６０１
と、ワード線パターン６０２を高精度にマスク合せする
ことにより、省略することもできる。

実施例３．実施例１では、スイッチトランジスタは、ドレイン拡散
深さが１μｍ非常に深い接合を持つトランジスタと考え
ることができる。したがって、ドレインに印加される電
圧が大きくなるとドレインからソースに流れる電流が過
大になり、ゲート電圧では電流値を制御できなくなる、
いわゆるパンチスルー現象が生じ易い。そこで、本実施
例は、上記パンチスルーを生じ難くすることを特徴とす
るものである。

この製造途中の素子の断面構造を第８図に示す。

第３図(g)に至るまでの製造方法は実施例１と同じであ
る。その後、パッシベーション膜として約0.5μｍＰＳ
Ｇ膜３１７を形成し、通常のホトエッチングにより、コ
ンタクト穴８０１を開口すした。しかる後、この開口部
８０１を通し、ｐ型不純物のボロンを高エネルギーでシ
リコンの突起部にイオン打ち込みし、基板３０１の不純
物濃度より高いＰ型不純物領域８０２を形成した。その
後実施例１と同じ方法でＡｌ配線を行ない半導体メモリ
を製造した。本実施例により製造した半導体メモリで
は、実施例１に比べ、スイッチトランジスタのドレイン
耐圧を0.5〜１Ｖ向上させることができた。

実施例４．以上に述べてきた実施例では、スイッチトランジスタの
ドレイン側はｎ型の高濃度不純物層３１５であるが、ソ
ース側は、キャパシタの絶縁膜３０９とシリコン基板の
突起３００の境界に形成される反転層である。したがっ
て、プレート上の絶縁膜３１１の膜厚が厚くなると、メ
モリの書きこみの際のキャパシタへの電荷の転送および
読み出し時のキャパシタからビット線への電荷の移送の
効率が悪くなる。これを良くするため、スイッチトラン
ジスタのソース、ドレイン両方をｎ型の高濃度不純物層
とする方法がある。本実施例は、そのような構造を実現
した一実施例であり、第９図により詳細に説明する。

まず、Ｐ型シリコン基板９０１のメモリセル部に、熱拡
散法により、表面にアンチモンを拡散し、第９図(a)に
示すようにｎ型の高濃度不純物層９０２を形成した。こ
のとき周辺回路領域は熱酸化膜でアンチモンが拡散され
ないように覆っておいた。しかる後、シリコン基板上の
上記熱酸化膜を除去し、シリコンの気相結晶成長法によ
り、第９図(b)に示すように膜厚が約1.5μｍの単結晶シ
リコン９０３を成長させた。そののち実施例１と同じ製
造方法により、第９図(c)に示す半導体メモリを製造し
た。本実施例では、スイッチトランジスタのドレインは
Asをｎ型不純物とし、またソース側はアンチモンをｎ型
不純物とした高濃度不純物層３１５，９０２となってお
り、ソースの不純物層９０２は、キャパシタの反転層と
電気的に充分に連続している。したがって、実施例１に
比べ、キャパシタへの電荷の転送および読み出しの効率
が上がり、メモリ信号のＳ／Ｎ比（信号と雑音の大きさ
の比）の向上が図られた。

なお、本実施例を含め、実施例１から実施例３まで、す
べての実施例では、プレート電圧を電源電圧の正の電位
に保持し、キャパシタ絶縁膜とシリコン基板の境界の反
転層に電荷を保持する方式、すなわちＶｃｃプレート方
式（Ｖｃｃ：メモリを動作させる電源電圧）である。こ
の方式に対し、プレートの電位をＶｓｓ（Ｖｓｓ：接地
電位）に保持する方式、いわゆるＶｓｓプレート方式が
ある。この方式を用いるためには、通常キャパシタの絶
縁膜下のシリコン基板をｎ型不純物層とする。本実施例
で、第９図(a)でアンチモンを拡散した後、メモリセル
部に約５μｍの深さにリンを拡散し、その後、第９図
(b)のように単結晶シリコンを気相成長させ、本実施例
と同じ製造方法により半導体メモリを製造することによ
り、Ｖｓｓプレート方式を用いることもできる。

実施例５．本実施例では、シリコンの気相成長を用いないで、スイ
ッチトランジスタのソース、ドレインをｎ型高濃度不純
物層とした例を第１０図により説明する。まず第１０図
(a)までは第３図(e)までの製造方法と同じである。ただ
し、多結晶シリコン３１０の酸化膜１０は約0.5μｍと
した。しかる後、ＳｉＯ₂とＳｉ₃Ｎ₄の重ね膜をウエッ
トエッチングして除去し、その後ＳｉＯ₂１０を除去し
た。このようにすることにより、重ね膜３０９には、シ
リコンの突起周辺で第１０図(b)に示すように多結晶シ
リコン３１０から出張った部分１４が形成された。しか
かる後、１０００℃のウエット酸素雰囲気で約0.2μｍ
シリコンの突起の上部および多結晶シリコンを酸化し、
第１０図(c)に示すように酸化膜１１を形成した。この
とき上記した重ね膜の出張り部分１４はほとんど酸化さ
れない。この後、重ね膜を除去すると第１０図(d)に示
すようにＳｉの突起に開口部１２が形成され、この開口
部から熱拡散法によりリンをＳｉ突起に拡散し、第１０
図(d)に示すように、ｎ型の高濃度不純物層１３を形成
した。しかる後、ＳｉＯ₂１１を除去し、シリコンの突
起部には20ｎｍのＳｉＯ₂１５、多結晶シリコン３１０
上には、１００ｎｍのＳｉＯ₂１４を低温のウエット酸
化による不純物濃度に依存する酸化を行なって形成し
た。しかる後、実施例１と同じ方法により、第１０図
(e)に示すように半導体メモリを製造した。

このようにして製造したメモリにおいても実施例４と同
様、Ｓ／Ｎ比の向上が認められた。またシリコン単結晶
の気相成長を用いないのでメモリの製造コストが低減で
きた。

実施例６．実施例１から５まででは、スイッチトランジスタはタテ
方向にゲート絶縁膜が形成されていた。本実施例では、
ゲート絶縁膜が突起の上部にヨコに形成した例を示す。
すなわちゲート絶縁膜がシリコンのドライエッチングさ
れた表面に形成されたものでなく、絶縁膜の安定性が向
上できる。第１１図に、本実施例で製造したメモリのメ
モリセル部の平面図を示す。突起パターンが２０、ワー
ド線パターンが２１、ビット線パターンが２２である。
なお本実施例では、スイッチトランジスタのドレインと
ビット線の接続を行なうためのコンタクト穴は自己整合
で形成する方法を用いたため、メモリセル部にはコンタ
クトパターンはない。

以下、第１１図に示したＡ′−Ａ断面を示すて、第１２
図を用いて説明する。第１２図(a)までの製造方法は、
実施例１の第３図(e)までの製造方法とほぼ同じであ
る。ただし、poly Si31 2μｍの厚さを堆積した後のpol
y Siのエッチングは約２μｍの厚さ分だけとし、第１２
図(a)に示すように表面をほぼ平坦とした。ここで、３
２はＰ型シリコン基板、３３はＳｉＯ₂、３４はＳｉＯ₂
とＳｉ₃Ｎ₄の重ね膜、３５はpolySiを酸化したＳｉＯ₂
で本実施例では0.5μｍの厚さとした。第１２図(a)の構
造とした後、シリコンの突起３６の上面に露出している
重ね膜３４を除去し、スイッチトランジスタおよび周辺
回路のゲート絶縁膜として20ｎｍのＳｉＯ₂３７を熱酸
化して形成し、トランジスタのしきい電圧制御のためボ
ロンをイオン打ち込みしたのち、その上にゲート電極と
して300ｎｍのpoly Si38をＣＶＤ法で形成し、これにリ
ンを熱拡散して導電性を持たせた。その後、さらにＣＶ
Ｄ法で300ｎｍのＳｉＯ₂３９をpoly Si38上に形成し、
通常のホトエッチングにより、ＳｉＯ₂39上にホトレジ
ストからなるゲートのパターンを形成し、ＳｉＯ₂39、p
oly Si38を連続的にエッチングして、ゲートパターン４
０を形成した。その後第１２図(b)に示すようにAsを８
０ＫｌＶでドーズ量５×１０¹⁵cm^-2イオン打ち込みし、
ソース、ドレインのｎ型高濃度不純物層４１を形成し
た。しかる後、0.4μｍの厚さでＳｉＯ₂42をＣＶＤ法に
より表面に形成し、それをCHF₃ガスを用いたドライエッ
チングで異方性エッチングすることにより、第１２図
(c)に示すように、ゲートのpoly Si38の側壁に上記Ｓｉ
Ｏ₂42を４２を残した。なお、この異方性エッチングを
行なう前に、通常のホトエッチングにより周辺回路部に
はコンタクト穴のパターンを形成しておいた。しかる
後、通常のホトエッチングにより、スイッチトランジス
タのゲート電極と周辺回路を接続するため、ゲート電極
３８上のＳｉＯ₂39にコンタクト穴を開けた。このよう
にして、メモリセルの内部ではコンタクト穴４３を自己
整合で形成した。しかる後、ビット線となるＡｌ４４の
配線を行なって半導体メモリを製造した。

本実施例では、スイッチトランジスタを、平面的に形成
するため、メモリセルの面積は実施例１に比べると増加
するが、従来の数１０μｍ²に比べると約２０μｍ²程度
に小さくすることができた。また、スイッチトランジス
タのゲート絶縁膜をドライエッチングしていないシリコ
ン表面に形成したことにより、ゲート耐圧の歩留を実施
例１に比べ５〜１０％向上させることができた。

実施例７．前記した実施例では、キャパシタを分離するためのＳｉ
Ｏ₂308は熱酸化法により形成したものであり、このＳｉ
の酸化によるＳｉＯ₂の体積膨張のための結晶欠陥の発
生を防止するため1050℃以上で酸化する必要があった。
このため、チャンネルストッパーとしてイオン打ち込み
したボロンが拡散してしまうので、ドーズ量を多くする
必要があった。本実施例では上記のような高温の熱処理
を行なうことなく、メモリセル部での素子分離のＳｉＯ
₂を形成を行なった例を説明する。

まずＰ型Ｓｉ基板５１表面に熱酸化法により１μｍのＳ
ｉＯ₂52を形成し、これの上に通常のホトエッチングに
より突起パターンをホトレジストで形成し、これをマス
クに上記ＳｉＯ₂52をエッチングした。しかる後、突起
パターン状に加工されたＳｉＯ₂52をマスクにＳｉ基板
５１を約６μｍの深さにエッチングし、第１３図(a)の
構造とした。しかる後、チャンネルストッパとしてボロ
ンをＳｉ基板の溝の底にイオン打ち込みし、ＳｉＯ₂52
を除去した後、９００℃のドライ酸素雰囲気でシリコン
基板表面を酸化し、30ｎｍのＳｉＯ₂53を形成した。さ
らにその上に、ＣＶＤ法により５００ｎｍのＳｉＯ₂54
を形成した後、ホトレジストをＳｉＯ₂上に塗布した。
このとき突起の上では薄く、突起の下では厚く塗布され
る。したがって、ホトレジストを突起の上での厚さ分を
エッチングすると、第１３図(b)に示すように溝の部分
にホトレジスト５５が残って形成された。この後、この
ホトレジスト５５をマスクにＳｉＯ₂54,53をウエットエ
ッチングし、溝の底にＳｉＯ₂56,57を残存させた。この
後、実施例１と同じ方法で半導体メモリを製造した。

本実施例では、第１３図(b)のようにホトレジストを残
す必要があるため、突起間の溝の寸法は1.5μｍとし
た。

なお本実施例では、溝の底を厚く酸化する工程がないの
で、結晶欠陥が全く発生しなかった。

以上、本発明の実施例では突起パターンの平面が正方
形、長方形であったが、他の多角形でもよく、また第１
４図に示すように、メモリセルのキャパシタの容量を増
加させるため波形のパターンでもよい。また、メモリセ
ルを高密度に集積するため、第１５図に示す丸形でもよ
い。このように本発明は、突起のパターンを限定するも
のではなく、目的に応じ、種々の形を用いることができ
る。

さらに、実施例でも述べてきたように、メモリ構成とし
ては開放ビット構成でも、折り返しビット構成でもよ
く、またプレート電位としてVccプレート方式でもVssプ
レート方式でもいずれでも良い。また、スイッチトラン
ジスタのソース、ドレインの一方だけがｎ型高濃度不純
物層からなっていてもあるいは両方そうであってもよ
い。また製造方法を限定するものでなく、実施例を相互
に組み合せることもできる。本発明はＳｉ上に形成され
た突起の上面、側面いずれかに１メモリセルのスイッチ
トランジスタのゲートおよびキャパシタの絶縁膜が形成
された半導体記憶装置である。

〔発明の効果〕

上記説明から明らかなように、本発明によればメモリセ
ルのキャパシタと、スイッチトランジスタは１個の柱状
突起に集積されるので、平面々積が小さいにもかかわら
ずメモリ動作に必要なキャパシタの容量と、トランジス
タのコンダクタンスが得られる。すなわち、１メモリセ
ル当りの占める平面々積を極めて小さくする効果大であ
る。また、Ｓｉに形成した溝はほとんどがキャパシタの
プレート材料で埋め込まれるため、平坦性を低下させる
ことがない。また縦形トランジスタで問題となる寄生チ
ャネルの防止も、１つは全周辺をゲートとすること、ま
た、メモリセル部ではセルの規則性のため一方向のみを
チャネルとして用い、他の向は傾め方向からのイオン打
ち込みができるということで寄生チャネル防止ができ
る。さらに、本発明では、素子分離としては、キャパシ
タの分離だけが必要でトランジスタは、突起のキャパシ
ター上部に形成することができるので、スイッチトラン
ジスタの分離を考慮する必要がなく、メモリセル面積の
縮少に有利である。さらに、従来Ｓｉ溝を形成した場
合、溝の深い所での隣接キャパシター間のリークが問題
となっていたが、本発明では深い所でキャパシタ分離す
るため、そのリーク電流は非常に小さくなるという効果
がある。

【図面の簡単な説明】

第１図および第２図は従来のメモリセルの一例を示す平
面図および断面図、第３図乃至第１５図は本発明の実施
例を示す図である。３００：Ｓｉの柱状突起、３０１：Ｓｉ基板、３０８：
ＳｉＯ₂、３０９：ＳｉＯ₂,Si₃N₄の重ね膜、３１０：po
lySi、３１１：ＳｉＯ₂、３１２，７０１：ＳｉＯ₂、３
１３，３１４，７０２：polySi、３１５：ｎ型不純物
層、３１６，３１７：ＰＳＧ、３１８：Ａｌ、４０１：
突起パターン、４０２：ワード線、４０３：コンタクト
穴、４０４：ビット線

───────────────────────────────────────────────────── フロントページの続き (72)発明者本間喜夫東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者小林伸好東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者酒井芳男東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者湊修東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者青木正和東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者谷田雄二東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者高木克明東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者堀口真志東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献実開昭56−36164（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】半導体基板上に設けられ、１個のキャパシ
タと１個のトランジスタとからなるメモリセルを有する
半導体記憶装置において、該半導体基板上に形成され、
半導体からなる複数の柱状突起と、該柱状突起の側壁周
囲全面に形成されたキャパシタ絶縁膜と、該キャパシタ
絶縁膜上に形成されたキャパシタ電極と、該キャパシタ
絶縁膜が形成された領域の上部であって、該柱状突起の
表面に形成されたゲート絶縁膜と、該ゲート絶縁膜上に
形成されたゲート電極と、該柱状突起の上面に形成され
た高濃度不純物層と、該高濃度不純物層上に形成された
ビット線とを有し、１つの該柱状突起に１つのメモリセ
ルを備えたことを特徴とする半導体記憶装置。
【請求項２】上記半導体記憶装置は、開放ビット構成で
あることを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。
【請求項３】上記半導体記憶装置は、折り返しビット構
成であることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。
【請求項４】上記半導体基板はｐ形であり、上記高濃度
不純物層はｎ形であることを特徴とする特許請求の範囲
第１項乃至第３項の何れかに記載の半導体記憶装置。
【請求項５】上記高濃度不純物層の下部には該半導体基
板の不純物濃度よりも高いｐ形不純物領域を有すること
を特徴とする特許請求の範囲第４項記載の半導体記憶装
置。
【請求項６】上記キャパシタ絶縁膜とゲート絶縁膜との
境界領域であって、上記柱状突起の内部に高濃度のｎ形
不純物層を有することを特徴とする特許請求の範囲第４
項又は第５項記載の半導体記憶装置。