JPH0793373B2 - メモリーセルの製造方法 - Google Patents
メモリーセルの製造方法Info
- Publication number
- JPH0793373B2 JPH0793373B2 JP61280211A JP28021186A JPH0793373B2 JP H0793373 B2 JPH0793373 B2 JP H0793373B2 JP 61280211 A JP61280211 A JP 61280211A JP 28021186 A JP28021186 A JP 28021186A JP H0793373 B2 JPH0793373 B2 JP H0793373B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- resist
- memory cell
- diffusion layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、トレンチ型キャパシタをもつメモリーセルの
製造方法に関するものである。
製造方法に関するものである。
従来の技術 たとえば、４メガビットダイナミックRAMのような高集
積度のメモリー素子においては、α線等の放射線の入射
によってメモリーに蓄積された電荷が消失するためにお
こる誤動作（ソフトエラー）の防止対策として、メモリ
ーセルのキャパシタの容量を大きくする必要がある。し
かし、チップ表面にキャパシタを形成して用いる、いわ
ゆる、プレーナー型メモリーセルでは、チップ面積が大
きくなり、集積度を上げる点で問題がある。そこで、近
時、半導体基板の表面に溝を堀り、その溝内にメモリー
セルのキャパシタを形成する、いわゆる、トレンチ型キ
ャパシタの形成技術が注目されている。トレンチ型キャ
パシタの形成技術では、同キャパシタの一方の電極とし
て、トレンチ内壁部に不純物拡散層を形成するための不
純物導入工程が重要である。
積度のメモリー素子においては、α線等の放射線の入射
によってメモリーに蓄積された電荷が消失するためにお
こる誤動作（ソフトエラー）の防止対策として、メモリ
ーセルのキャパシタの容量を大きくする必要がある。し
かし、チップ表面にキャパシタを形成して用いる、いわ
ゆる、プレーナー型メモリーセルでは、チップ面積が大
きくなり、集積度を上げる点で問題がある。そこで、近
時、半導体基板の表面に溝を堀り、その溝内にメモリー
セルのキャパシタを形成する、いわゆる、トレンチ型キ
ャパシタの形成技術が注目されている。トレンチ型キャ
パシタの形成技術では、同キャパシタの一方の電極とし
て、トレンチ内壁部に不純物拡散層を形成するための不
純物導入工程が重要である。
第２図a,bは、イオン注入法によって、トレンチ内壁に
不純物拡散層を形成するときの従来例を説明するための
工程順断面図である。これによって従来技術を概説する
と、まず、第２図ａのように、半導体基板１にドライエ
ッチング工程によりトレンチ２を形成する。次に、不純
物として、P,As,B等を選定し、同不純物のイオンビーム
５を、トレンチ側壁に対して、所定の角度（ｘ）傾けた
状態で、半導体基板１を回転させて注入する。
不純物拡散層を形成するときの従来例を説明するための
工程順断面図である。これによって従来技術を概説する
と、まず、第２図ａのように、半導体基板１にドライエ
ッチング工程によりトレンチ２を形成する。次に、不純
物として、P,As,B等を選定し、同不純物のイオンビーム
５を、トレンチ側壁に対して、所定の角度（ｘ）傾けた
状態で、半導体基板１を回転させて注入する。
発明が解決しようとする問題点 従来のイオン注入法においては、プロセス的には簡単で
あるが、第２図ｂに示すように、イオンビーム５がトレ
ンチ側壁で弾性散乱され、散乱ビーム６によって、不純
物がトレンチ底部に集中し、それによって、不純物拡散
層４がトレンチ底部で膨大化するという問題がある。
あるが、第２図ｂに示すように、イオンビーム５がトレ
ンチ側壁で弾性散乱され、散乱ビーム６によって、不純
物がトレンチ底部に集中し、それによって、不純物拡散
層４がトレンチ底部で膨大化するという問題がある。
問題点を解決するための手段 この問題を解決するために本発明は、半導体基板にトレ
ンチを形成した後に、レジストを塗布し、トレンチを埋
め、次に、選択的にレジストのエッチングを行い、トレ
ンチ底部のみに同レジストを残存し、その後、イオンビ
ーム５を、同トレンチの側壁に対して所定の角度（ｘ）
傾けた状態で打ち込む工程をそなえたものである。
ンチを形成した後に、レジストを塗布し、トレンチを埋
め、次に、選択的にレジストのエッチングを行い、トレ
ンチ底部のみに同レジストを残存し、その後、イオンビ
ーム５を、同トレンチの側壁に対して所定の角度（ｘ）
傾けた状態で打ち込む工程をそなえたものである。
作用 トレンチ底部のみにレジストを形成しておくことによっ
て、そのレジストはイオンビームが、側壁で散乱を起こ
し、トレンチ底部に多量に注入されることを防止するマ
スクの役目を果す。また、レジスト３塗布によりトレン
チを埋め込んだ後に、エッチングで選択的にレジストを
除去することにより、トレンチ底部に残すレジストの膜
厚を制御することができ、トレンチ底部への注入量も制
御することができる。このことによって、トレンチへの
均一な不純物拡散層を形成することができる。
て、そのレジストはイオンビームが、側壁で散乱を起こ
し、トレンチ底部に多量に注入されることを防止するマ
スクの役目を果す。また、レジスト３塗布によりトレン
チを埋め込んだ後に、エッチングで選択的にレジストを
除去することにより、トレンチ底部に残すレジストの膜
厚を制御することができ、トレンチ底部への注入量も制
御することができる。このことによって、トレンチへの
均一な不純物拡散層を形成することができる。
実施例 本発明のトレンチ型メモリーセルの製造方法を第１図ａ
〜ｄの実施例工程順断面図により説明する。まず、第１
図ａのように、単結晶シリコン基板１に、1.0×1.0μm2
で、深さ４μｍ程度のトレンチ２をドライエッチング法
により形成する。次に、第１図ｂのように、レジスト３
を、スピンコート法により、回転数6000〜8000rpmで全
面に塗布し、トレンチ２を埋め込んだ後に、ドライエッ
チングによりレジスト３を選択的にエッチングし、第１
図ｃのように、トレンチ底部に膜厚約1500Åのレジスト
を残す。その後、第１図ｄのように、Asイオンをトレン
チ２の側壁に対して約10゜傾けた状態で、加速エネルギ
ー80Kev程度、ドーズ量１×1015cm-2程度で、90゜ずつ
４回回転させる方法で注入を行う。その後、トレンチ底
部のレジスト３を除去し、1000℃,20分間アニールを行
い、不純物拡散層４を形成する。この時の拡散層４の深
さは、側壁部で1000Å〜2000Å、底部で1500Å程度とな
り、４メガビットDRAMのメモリーセル用キャパシタを形
成したとき、隣接トレンチ間のリークもなく、ソフトエ
ラー的にも良好な結果を得ることができる。
〜ｄの実施例工程順断面図により説明する。まず、第１
図ａのように、単結晶シリコン基板１に、1.0×1.0μm2
で、深さ４μｍ程度のトレンチ２をドライエッチング法
により形成する。次に、第１図ｂのように、レジスト３
を、スピンコート法により、回転数6000〜8000rpmで全
面に塗布し、トレンチ２を埋め込んだ後に、ドライエッ
チングによりレジスト３を選択的にエッチングし、第１
図ｃのように、トレンチ底部に膜厚約1500Åのレジスト
を残す。その後、第１図ｄのように、Asイオンをトレン
チ２の側壁に対して約10゜傾けた状態で、加速エネルギ
ー80Kev程度、ドーズ量１×1015cm-2程度で、90゜ずつ
４回回転させる方法で注入を行う。その後、トレンチ底
部のレジスト３を除去し、1000℃,20分間アニールを行
い、不純物拡散層４を形成する。この時の拡散層４の深
さは、側壁部で1000Å〜2000Å、底部で1500Å程度とな
り、４メガビットDRAMのメモリーセル用キャパシタを形
成したとき、隣接トレンチ間のリークもなく、ソフトエ
ラー的にも良好な結果を得ることができる。
発明の効果 以上のように、本発明によれば、埋め込まれたレジスト
を選択的にエッチングすることによって、トレンチ底部
に制御性よくレジスト膜を形成し、そのレジスト膜でト
レンチ底部をマスクされた状態でイオン注入法により不
純物注入を行うことによって、再現性よく、一様な拡散
層をトレンチに形成することができる。このことによ
り、高集積化に適したトレンチ型キャパシタを提供でき
る。
を選択的にエッチングすることによって、トレンチ底部
に制御性よくレジスト膜を形成し、そのレジスト膜でト
レンチ底部をマスクされた状態でイオン注入法により不
純物注入を行うことによって、再現性よく、一様な拡散
層をトレンチに形成することができる。このことによ
り、高集積化に適したトレンチ型キャパシタを提供でき
る。
第１図ａ〜ｄは本発明によるトレンチ型メモリーセルの
製造方法の工程順断面図、第２図a,bは従来のイオン注
入法によるトレンチへの不純物ドーピング法の工程順断
面図である。 １……半導体基板、２……トレンチ、３……レジスト、
４……不純物拡散層、５……イオンビーム。
製造方法の工程順断面図、第２図a,bは従来のイオン注
入法によるトレンチへの不純物ドーピング法の工程順断
面図である。 １……半導体基板、２……トレンチ、３……レジスト、
４……不純物拡散層、５……イオンビーム。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/108 Ｈ０１Ｌ 21/265 Ｒ
Claims (1)
- 【請求項１】半導体基板に形成したトレンチに、レジス
トを塗布して埋め込んだ後に、同レジストを、選択的に
エッチングすることによって、前記トレンチの底部のみ
に残存し、イオンビームを前記トレンチ側壁に打ち込む
工程をそなえたことを特徴とするメモリーセルの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280211A JPH0793373B2 (ja) | 1986-11-25 | 1986-11-25 | メモリーセルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280211A JPH0793373B2 (ja) | 1986-11-25 | 1986-11-25 | メモリーセルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63245955A JPS63245955A (ja) | 1988-10-13 |
| JPH0793373B2 true JPH0793373B2 (ja) | 1995-10-09 |
Family
ID=17621860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61280211A Expired - Lifetime JPH0793373B2 (ja) | 1986-11-25 | 1986-11-25 | メモリーセルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793373B2 (ja) |
-
1986
- 1986-11-25 JP JP61280211A patent/JPH0793373B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63245955A (ja) | 1988-10-13 |
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