JPH0793383B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0793383B2 JPH0793383B2 JP60254748A JP25474885A JPH0793383B2 JP H0793383 B2 JPH0793383 B2 JP H0793383B2 JP 60254748 A JP60254748 A JP 60254748A JP 25474885 A JP25474885 A JP 25474885A JP H0793383 B2 JPH0793383 B2 JP H0793383B2
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- JP
- Japan
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- region
- semiconductor device
- latch
- bipolar transistor
- collector
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0191—Manufacturing their doped wells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置にかかわり、特に高速で低消費電力
の論理LSIの集積度向上に好適な半導体装置に関する。
の論理LSIの集積度向上に好適な半導体装置に関する。
従来の装置は例ば特開昭48−39175号に記載のようにバ
イポーラ・トランジスタのベースとMOS・FETのソースま
たはドレインを共通化し複合化することによつて装置の
占有面積を低減している。しかし、このような複合構造
では、バイポーラ・トランジスタとMOS・FETとでPNPNデ
バイスが寄生素子として作られ動作条件によつては、こ
のPNPN素子が導通し、いわゆるラツチ・アツプ現象が生
じ実用上問題があつた。
イポーラ・トランジスタのベースとMOS・FETのソースま
たはドレインを共通化し複合化することによつて装置の
占有面積を低減している。しかし、このような複合構造
では、バイポーラ・トランジスタとMOS・FETとでPNPNデ
バイスが寄生素子として作られ動作条件によつては、こ
のPNPN素子が導通し、いわゆるラツチ・アツプ現象が生
じ実用上問題があつた。
本発明の目的は、上述したラツチ・アツプを防止した半
導体装置を提供することにある。
導体装置を提供することにある。
従来のバイポーラ・トランジスタとMOS・FETとを用いた
回路の一例を第１図に、その装置の断面構造図を第２図
に示した。これらの図にもとづきラツチ・アツプ現象の
発生と本発明によるラツチ・アツプ防止の方法を説明す
る。
回路の一例を第１図に、その装置の断面構造図を第２図
に示した。これらの図にもとづきラツチ・アツプ現象の
発生と本発明によるラツチ・アツプ防止の方法を説明す
る。
第１図の回路においてラツチ・アツプの発生する部分
は、トランジスタ110とFET105の領域であることが明ら
かになつた。すなわち、ある条件のもとでトランジスタ
110とFET105のソース領域227との間に形成されたPNPN素
子（227,225,226,229,がそれぞれ対応する）が導通した
ときを考える。このPNPN素子は一度導通すると自己保持
機能によつて導通をつづけ、そのときの電流は外部抵抗
121によつて制限されるまで増加する。この状態ではFET
105のソース領域227はトランジスタ110のコレクタ222に
対し常に順方向に電圧が加えられており、このPNPN素子
の導通を止めるには電源電圧を極端に下げるなどのほか
にはよい方法がなくなる。この現象がラツチ・アツプと
呼ばれる現象である。
は、トランジスタ110とFET105の領域であることが明ら
かになつた。すなわち、ある条件のもとでトランジスタ
110とFET105のソース領域227との間に形成されたPNPN素
子（227,225,226,229,がそれぞれ対応する）が導通した
ときを考える。このPNPN素子は一度導通すると自己保持
機能によつて導通をつづけ、そのときの電流は外部抵抗
121によつて制限されるまで増加する。この状態ではFET
105のソース領域227はトランジスタ110のコレクタ222に
対し常に順方向に電圧が加えられており、このPNPN素子
の導通を止めるには電源電圧を極端に下げるなどのほか
にはよい方法がなくなる。この現象がラツチ・アツプと
呼ばれる現象である。
本発明は上述のようにラツチ・アツプがFET105のソース
領域の電位がトランジスタ110のコレクタ領域の電位よ
り高くなることによつていることに着目し、このソース
領域の電位がコレクタ領域の電位より高くなることを抑
制もしくは防止する方法を見出したことにもとづいてい
る。このためには抵抗121の低減，あらかじめFETのソー
ス領域にトランジスタのコレクタ領域の電位より低い電
位を与えておく。抵抗121によつて降下した電位をFET10
5のソース領域に与えるなどの方法が考え出された。第
１の方法である抵抗121の抵抗値低減はいろいろ試みら
れているが数Ωから数10Ωにとどまつており大幅な改善
は期待できない。第２の方法であるソース領域への低い
電位の供給はラツチ・アツプを発生の難くする点で効果
が大きく、またその実施にともなう装置の占有面積の増
加がない長所がある。しかし、ラツチ・アツプが生じて
しまうとこれを止めるよい方法がない欠点がある。第３
の方法である抵抗121によつて降下した電圧をFET105の
ソース領域に供給する方法では、ラツチ・アツプの発生
はみられないことが見出された。
領域の電位がトランジスタ110のコレクタ領域の電位よ
り高くなることによつていることに着目し、このソース
領域の電位がコレクタ領域の電位より高くなることを抑
制もしくは防止する方法を見出したことにもとづいてい
る。このためには抵抗121の低減，あらかじめFETのソー
ス領域にトランジスタのコレクタ領域の電位より低い電
位を与えておく。抵抗121によつて降下した電位をFET10
5のソース領域に与えるなどの方法が考え出された。第
１の方法である抵抗121の抵抗値低減はいろいろ試みら
れているが数Ωから数10Ωにとどまつており大幅な改善
は期待できない。第２の方法であるソース領域への低い
電位の供給はラツチ・アツプを発生の難くする点で効果
が大きく、またその実施にともなう装置の占有面積の増
加がない長所がある。しかし、ラツチ・アツプが生じて
しまうとこれを止めるよい方法がない欠点がある。第３
の方法である抵抗121によつて降下した電圧をFET105の
ソース領域に供給する方法では、ラツチ・アツプの発生
はみられないことが見出された。
本願で開示される代表的発明は、バイポーラトランジス
タ（622,625,626,629）とMOSFET（601,627,628）との複
合回路を具備し、上記バイポーラトランジスタのコレク
タ領域（622,625）とベース領域（626）とエミツタ領域
（629）と、上記MOSFETのソース領域（627）とドレイン
領域（628）とが半導体基板内に形成されるとともに、
上記ベース領域（626）と上記ドレイン領域（628）とが
共通領域によって形成され、上記コレクタ領域（622）
が第１ノード（653）を介して動作電位に接続された半
導体装置において、 上記ソース領域は上記コレクタ領域を介して上記第１ノ
ード及び上記動作電位に接続されたことを特徴とする
（第６図参照）。
タ（622,625,626,629）とMOSFET（601,627,628）との複
合回路を具備し、上記バイポーラトランジスタのコレク
タ領域（622,625）とベース領域（626）とエミツタ領域
（629）と、上記MOSFETのソース領域（627）とドレイン
領域（628）とが半導体基板内に形成されるとともに、
上記ベース領域（626）と上記ドレイン領域（628）とが
共通領域によって形成され、上記コレクタ領域（622）
が第１ノード（653）を介して動作電位に接続された半
導体装置において、 上記ソース領域は上記コレクタ領域を介して上記第１ノ
ード及び上記動作電位に接続されたことを特徴とする
（第６図参照）。
かかる代表的な発明によれば、コレクト領域のコレクタ
抵抗での電圧降下によって、バイポーラトランジスタの
コレクタ領域の電位が低下しても、MOSFETのソース領域
（627）の電位はこの低下した電位と略等しくなり、ラ
ツチ・アツプ発生を防止できるとともに、MOSFETのドレ
イン領域（628）とバイポーラトランジスタのベース領
域（626）とは共通領域によって形成されているので、
集積密度を向上することができる。
抵抗での電圧降下によって、バイポーラトランジスタの
コレクタ領域の電位が低下しても、MOSFETのソース領域
（627）の電位はこの低下した電位と略等しくなり、ラ
ツチ・アツプ発生を防止できるとともに、MOSFETのドレ
イン領域（628）とバイポーラトランジスタのベース領
域（626）とは共通領域によって形成されているので、
集積密度を向上することができる。
本発明はその他の特徴と目的は、以下の実施例から明ら
かとなろう。
かとなろう。
以下、本発明の実施例にもとづき説明する。
第３図はラツチ・アツプ防止の一実施例の半導体装置の
断面構造図である。この装置ではＰ型MOS・FETのソース
領域327への給電端子353とバイポーラ・トランジスタの
コレクタ領域322への給電端子309とを分離し、あらかじ
め測定した半導体装置のラツチ・アツプ発生条件にもと
づき端子353にはラツチ・アツプの発生しないような電
位をMOS・FETのソース領域端子353に供給する構造を示
している。この構造を用いると通常の動作条件では端子
353の電位が端子309の電位より0.5V以上低ければラツチ
・アツプは全く発生しなかつた。しかし、端子309の電
位をさらに低くし、PN接合に降服現象が発生するとラツ
チ・アツプが発生し、一度ラツチ・アツプが発生すると
正常動作への復帰の難しい欠点を有していることもわか
った。
断面構造図である。この装置ではＰ型MOS・FETのソース
領域327への給電端子353とバイポーラ・トランジスタの
コレクタ領域322への給電端子309とを分離し、あらかじ
め測定した半導体装置のラツチ・アツプ発生条件にもと
づき端子353にはラツチ・アツプの発生しないような電
位をMOS・FETのソース領域端子353に供給する構造を示
している。この構造を用いると通常の動作条件では端子
353の電位が端子309の電位より0.5V以上低ければラツチ
・アツプは全く発生しなかつた。しかし、端子309の電
位をさらに低くし、PN接合に降服現象が発生するとラツ
チ・アツプが発生し、一度ラツチ・アツプが発生すると
正常動作への復帰の難しい欠点を有していることもわか
った。
第４図は上述の第３図の構造の欠点を軽減した半導体装
置の断面構造図を示す。第４図ではトランジスタのコレ
クタ領域425への給電端子409に対しFETのソース領域427
をコレクタ領域422に対し従来に対し反対側に設けてい
る。このようにすると、トランジスタのコレクタ低抗に
よる電圧降下の影響は低減されFETのソース領域の電位
にはトランジスタのコレクタ領域422より高くなり難く
なり、ラツチ・アツプはほとんど生じなくなつた。しか
し、この第４図の構造では、トランジスタとFETとが分
離されて形成されているため、集積密度が低いと言う欠
点が有る。この構造におけるラツチ・アツプ発生電圧を
従来構造のそれとの比較において第５図に示した。第５
図のａはトラジスタ単体、d,cは第２図，第４図の電圧
−電流特性である。この結果から第４図の構造を用いる
とトランジスタの降服電圧以下の条件では全くラツチ・
アツプは生じなかつた。また、強制的にラツチ・アツプ
に近い現象を高い電圧を印加して発生させても動作規格
電圧の最大値6Vにするとこのラツチ・アツプに類似に現
象も消滅することがわかつた。
置の断面構造図を示す。第４図ではトランジスタのコレ
クタ領域425への給電端子409に対しFETのソース領域427
をコレクタ領域422に対し従来に対し反対側に設けてい
る。このようにすると、トランジスタのコレクタ低抗に
よる電圧降下の影響は低減されFETのソース領域の電位
にはトランジスタのコレクタ領域422より高くなり難く
なり、ラツチ・アツプはほとんど生じなくなつた。しか
し、この第４図の構造では、トランジスタとFETとが分
離されて形成されているため、集積密度が低いと言う欠
点が有る。この構造におけるラツチ・アツプ発生電圧を
従来構造のそれとの比較において第５図に示した。第５
図のａはトラジスタ単体、d,cは第２図，第４図の電圧
−電流特性である。この結果から第４図の構造を用いる
とトランジスタの降服電圧以下の条件では全くラツチ・
アツプは生じなかつた。また、強制的にラツチ・アツプ
に近い現象を高い電圧を印加して発生させても動作規格
電圧の最大値6Vにするとこのラツチ・アツプに類似に現
象も消滅することがわかつた。
第６図は上述の第３図，第４図の構造のラツチ・アツプ
発生をさらに抑制する装置の断面構造図である。第６図
ではトランジスタのコレクタ622への給電端子653をFET
のソース領域627への給電端子609から遠く離すととも
に、端子609の給電用にコレクタ領域622に新たに623領
域を設け電源端子653からコレクタ領域622までに降下し
た電圧をFETのソース領域627に供給することに特徴があ
る。このようにすると、FETのソース領域の電位は常に
コレクタ領域622より低電位となりラツチ・アツプは全
く生じない。製作された第６図の断面構造をもつ半導体
装置では全くラツチ・アツプは発生せず、PN接合の降服
電圧以上の電圧を印加して過大電流が流れたときも規格
電圧まで印加電圧が低下すると電流は流れなくなること
が明らかとなつた。第５図中ｂにて電圧−電流特性を示
した。
発生をさらに抑制する装置の断面構造図である。第６図
ではトランジスタのコレクタ622への給電端子653をFET
のソース領域627への給電端子609から遠く離すととも
に、端子609の給電用にコレクタ領域622に新たに623領
域を設け電源端子653からコレクタ領域622までに降下し
た電圧をFETのソース領域627に供給することに特徴があ
る。このようにすると、FETのソース領域の電位は常に
コレクタ領域622より低電位となりラツチ・アツプは全
く生じない。製作された第６図の断面構造をもつ半導体
装置では全くラツチ・アツプは発生せず、PN接合の降服
電圧以上の電圧を印加して過大電流が流れたときも規格
電圧まで印加電圧が低下すると電流は流れなくなること
が明らかとなつた。第５図中ｂにて電圧−電流特性を示
した。
また、この実施例においては、MOSFETのドレイン領域62
8とバイポーラトランジスタのベース領域626とは共通領
域によって形成されているので、集積密度を向上するこ
とができる。
8とバイポーラトランジスタのベース領域626とは共通領
域によって形成されているので、集積密度を向上するこ
とができる。
以上の実施例では半導体装置の製造方向については省略
したが、従来構造の第２図と第３図，第４図，第６図と
を比較対応することによつて理解できる。
したが、従来構造の第２図と第３図，第４図，第６図と
を比較対応することによつて理解できる。
本発明によれば、バイポーラ・トランジスタのベース領
域とMOS・FETのソースもしくはドレイン領域とを共用し
た複合デバイスの欠点であるラツチ・アツプは防止で
き、装置の占有面積は第１図に示した回路において約20
％減少した。またこれにともないFETの寄生容量が低減
され、回路の遅延時間は従来の複合化しない構造にくら
べて約10％高速化された。また、第６図の構造の装置で
はバイポーラ・トランジスタに過電流が流れコレクタ低
抗により電位が低下し、ベースの電位より下がるとMOS
・FETに逆方向電流が流れてベースの電位をひき下げる
ので、この過電流によるバイポーラ・トランジスタの飽
和現象を防ぐ効果も見出された。
域とMOS・FETのソースもしくはドレイン領域とを共用し
た複合デバイスの欠点であるラツチ・アツプは防止で
き、装置の占有面積は第１図に示した回路において約20
％減少した。またこれにともないFETの寄生容量が低減
され、回路の遅延時間は従来の複合化しない構造にくら
べて約10％高速化された。また、第６図の構造の装置で
はバイポーラ・トランジスタに過電流が流れコレクタ低
抗により電位が低下し、ベースの電位より下がるとMOS
・FETに逆方向電流が流れてベースの電位をひき下げる
ので、この過電流によるバイポーラ・トランジスタの飽
和現象を防ぐ効果も見出された。
第１図はバイポーラ・トランジスタとMOS・FETを用いた
代表的な回路を示す図、第２図は第１図の回路の一部を
従来の方法により複合化した半導体装置の断面構造図、
第３図，第４図，第６図は本発明になる半導体装置の断
面図、第５図はそれぞれの構造をもつ半導体装置の電流
電圧特性図である。 101,102,103,104はそれぞれ入力，出力および正，負電
源電圧供給端子、105,106,107,108はMOS・FET、110,111
はバイポーラ・トランジスタ、低抗121は出力端子109か
らバイポーラ・トランジスタのコレクタまでの低抗であ
る。 また221はＰ型基板、222はＮ型埋込み層224は厚い酸化
膜，表面保護鑑およびゲート酸化膜、225はエピタキシ
ヤル層、226はベース、229はエミツタ、227,228はMOS・
FETのソース，ドレイン、223はコレクタ領域222の引出
し用高濃度領域、201はゲート電極端子、203,202,215は
それぞれの領域への電圧供給端子である。 第３図，第４図，第６図における数字の下２桁は第２図
における数字の下２桁の部位に対応している。
代表的な回路を示す図、第２図は第１図の回路の一部を
従来の方法により複合化した半導体装置の断面構造図、
第３図，第４図，第６図は本発明になる半導体装置の断
面図、第５図はそれぞれの構造をもつ半導体装置の電流
電圧特性図である。 101,102,103,104はそれぞれ入力，出力および正，負電
源電圧供給端子、105,106,107,108はMOS・FET、110,111
はバイポーラ・トランジスタ、低抗121は出力端子109か
らバイポーラ・トランジスタのコレクタまでの低抗であ
る。 また221はＰ型基板、222はＮ型埋込み層224は厚い酸化
膜，表面保護鑑およびゲート酸化膜、225はエピタキシ
ヤル層、226はベース、229はエミツタ、227,228はMOS・
FETのソース，ドレイン、223はコレクタ領域222の引出
し用高濃度領域、201はゲート電極端子、203,202,215は
それぞれの領域への電圧供給端子である。 第３図，第４図，第６図における数字の下２桁は第２図
における数字の下２桁の部位に対応している。
Claims (4)
- 【請求項１】バイポーラトランジスタとMOSFETとの複合
回路を具備し、上記パイポーラトランジスタのコレクタ
領域とベース領域とエミッタ領域と、上記MOSFETのソー
ス領域とドレイン領域とが半導体基板内に形成されると
ともに、上記ベース領域と上記ドレイン領域とが共通領
域によって形成され、上記コレクタ領域が第１ノードを
介して動作電位に接続された半導体装置において、 上記ソース領域は上記コレクタ領域を介して上記第１ノ
ード及び上記動作電位に接続されたことを特徴とする半
導体装置。 - 【請求項２】上記バイポーラトランジスタは、NPN型で
あることを特徴とする特許請求の範囲第１項に記載の半
導体装置。 - 【請求項３】上記MOSFETはＰチャネル型であることを特
徴とする特許請求の範囲第２項記載の半導体装置。 - 【請求項４】上記MOSFETの上記ソース領域は第１の電極
を介して上記バイポーラトランジスタの上記コレクタ領
域に接続されることを特徴とする特許請求の範囲第１項
乃至第３項の何れかに記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254748A JPH0793383B2 (ja) | 1985-11-15 | 1985-11-15 | 半導体装置 |
| KR1019860009107A KR930004815B1 (ko) | 1985-11-15 | 1986-10-30 | 래치 엎을 방지한 Bi-CMOS 반도체 장치 |
| US06/929,910 US4825274A (en) | 1985-11-15 | 1986-11-13 | Bi-CMOS semiconductor device immune to latch-up |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254748A JPH0793383B2 (ja) | 1985-11-15 | 1985-11-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62115765A JPS62115765A (ja) | 1987-05-27 |
| JPH0793383B2 true JPH0793383B2 (ja) | 1995-10-09 |
Family
ID=17269324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60254748A Expired - Lifetime JPH0793383B2 (ja) | 1985-11-15 | 1985-11-15 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4825274A (ja) |
| JP (1) | JPH0793383B2 (ja) |
| KR (1) | KR930004815B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3855922T2 (de) * | 1987-02-26 | 1998-01-02 | Toshiba Kawasaki Kk | An-Steuertechnik für Thyristor mit isolierter Steuerelektrode |
| JP2746883B2 (ja) * | 1987-09-11 | 1998-05-06 | キヤノン株式会社 | 光電変換装置 |
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