JPH0654797B2 - Ｃｍｏｓ半導体装置 - Google Patents

Ｃｍｏｓ半導体装置

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JPH0654797B2
JPH0654797B2 JP61183476A JP18347686A JPH0654797B2 JP H0654797 B2 JPH0654797 B2 JP H0654797B2 JP 61183476 A JP61183476 A JP 61183476A JP 18347686 A JP18347686 A JP 18347686A JP H0654797 B2 JPH0654797 B2 JP H0654797B2
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    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、ＣＭＯＳ半導体装置に関し、ラッチアップ
耐量を改善したものである。
［発明の技術的背景とその問題点］ ＣＭＯＳ半導体装置は、その構造上、内部にｐｎｐとｎ
ｐｎのトランジスタが寄生的に生じており、これらのト
ランジスタの相互作用によりラッチアップを引き起し易
い。
いま、このラッチアップの発生機構を第１１図および第
１２図のＣＭＯＳ半導体装置（以下これを第１の従来例
という）を用いて説明する（ＵＳＰ４、２０９、７１
３、または電子通信学会論文誌，’７８／２ ｖｏｌ
Ｊ６１−ＣＮＯ２）。
第１１図中、１はｎ形のＳｉ半導体基板で、半導体基板
１の主面にｐ形ウェル２が形成されている。
ｐ形ウェル２内には、ｎ＋ソース領域３、ｎ＋ドレイン
領域４、および図示省略のゲート絶縁膜上にゲート電極
５が形成されて、ｎチャンネルＭＯＳＦＥＴ（以下ｎＭ
ＯＳのように云う）７が形成されている。６はｐ＋ウェ
ルコンタクト領域で、このｐ＋ウェルコンタクト領域６
は、ｎＭＯＳ７の基板・ソース間を共通接続するために
形成されている。なおｎＭＯＳ７はｐ形ウェル２の領域
が基板領域となる。
一方、半導体基板１のｎ形基板領域（以下ｎ形基板領域
という場合も半導体基板と同一符号１を用いる）には、
ｐ＋ソース領域８、ｐ＋ドレイン領域９、および図示省
略のゲート絶縁膜上にゲート電極１１が形成されてｐＭ
ＯＳ１３が形成されている。１２はｎ＋基板コンタクト
領域で、このｎ＋基板コンタクト領域１２は、ｐＭＯＳ
１３の基板・ソース間を共通接続するために形成されて
いる。
ｎＭＯＳ７とｐＭＯＳ１３とは、ゲート電極５、１１同
士が接続されてこれが入力端子１４とされ、またドレイ
ン領域４、９同士が接続されてこれが出力端子１５とさ
れ、さらにｐＭＯＳ１３のソース領域８に電源電圧Ｖｄ
ｄの電源端子１６が接続され、ｎＭＯＳ７のソース領域
３が電位Ｖｓｓの低電位端子１７に接続されてＣＭＯＳ
インバータが構成されている。
ＣＭＯＳ半導体装置は、上記のように半導体基板１の内
部に、ｐ＋形のソース領域８、ドレイン領域９、ｎ形の
基板領域１、ｐ形のウェル領域、およびｎ＋形のソース
領域３、ドレイン領域４が順次に接して作り込まれてい
る。このためこれらの領域により、第１１図中に示すよ
うにｐｎｐ形のトランジスタＱ１、Ｑ３、およびｎｐｎ
形のトランジスタＱ２、Ｑ４が寄生的に生じ、さらにこ
れらのトランジスタＱ１〜Ｑ４の結合によりｐｎｐｎサ
イリスタ構造が構成されている。
第１２図は、上記の寄生トランジスタＱ１〜Ｑ４の接続
関係を等価回路で示したものである。Ｒｎ１はトランジ
スタＱ１のベース抵抗、Ｒｎ３はトランジスタＱ３のベ
ース抵抗、ＲｐはトランジスタＱ４のベース抵抗であ
る。
そしていま、出力端子１５に電源電圧Ｖｄｄ以上の
（＋）サージ電圧が入った場合を考える。
このときトランジスタＱ１ベース・エミッタ間にベース
電流Ｉｂ１が流れ、その電流増幅率をＨｆｅ１とすると
コレクタ電流Ｉｃ１＝Ｉｂ１・Ｈｆｅ１が、トランジス
タＱ４のベース抵抗Ｒｐを通って低電位端子Ｖｓｓに流
れる。
ベース抵抗Ｒｐでの電圧降下がトランジスタＱ４のベー
ス閾値電圧Ｖｂｔｈ４以上（Ｉｃ１・Ｒｐ０．６Ｖ）
になると、トランジスタＱ４にベース電流Ｉｂ４が流れ
込み、当該トランジスタＱ４は、その電流増幅率をＨｆ
ｅ４とするとトランジスタＱ３のベース抵抗Ｒｎ３を通
じて電源端子１６からコレクタ電流Ｉｃ４＝Ｉｂ４・Ｈ
ｆｅ４を引込む。
これにより抵抗Ｒｎ３にＩｃ４・Ｒｎ３の電圧降下が生
じ、これがトランジスタＱ３のベース閾値電圧Ｖｂｔｈ
３（０．６Ｖ）を超えると、トランジスタＱ３のベー
スにも電流Ｉｂ３が流れて、これがオン状態となる。
トランジスタＱ３の電流増幅率をＨｆｅ３とすると、そ
のコレクタ電流Ｉｃ３＝Ｉｂ３・Ｈｆｅ３がトランジス
タＱ４とそのベース抵抗Ｒｐに流れ込む。
ｐｎｐ形のトランジスタＱ３と、ｎｐｎ形のトランジス
タＱ４とでｐｎｐｎサイリスタ構造が構成されているの
で、上記のようにこの両トランジスタＱ３、Ｑ４がとも
にオン状態となると、電源を一旦切らない限り元の状態
に復帰しないというラッチアップの現象を引き起すので
ある。
上記のラッチアップの発生は、出力端子１５に電源電圧
Ｖｄｄ以上の（＋）サージ電圧が入った場合であるが、
出力端子１５に低電位Ｖｓｓ以下の（−）サージ電圧が
入った場合にも、以下のようにラッチアップの現象が発
生する。
即ち、このときはｎｐｎ形のトランジスタＱ２にベース
電流Ｉｂ２が流れ、このコレクタ電流Ｉｃ２がトランジ
スタＱ３のベース抵抗Ｒｎ３を通じて流れ込む。このベ
ース抵抗Ｒｎ３の電圧降下Ｉｃ２・Ｒｎ３がトランジス
タＱ３のベース閾値電圧Ｖｂｔｈ３を超えると、トラン
ジスタＱ３がオン状態となり、そのコレクタ電流Ｉｃ３
がトランジスタＱ４のベース抵抗Ｒｐに流れ込む。
Ｉｃ３・ＲｐＶｂｔｈ４になるとトランジスタＱ４も
オン状態となり、前記と同様にサイリスタ動作を起して
ラッチアップの現象が発生する。
そして以上のようなラッチアップの現象が発生すると、
ＣＭＯＳ半導体装置の正常動作は勿論望めないが、電源
端子１６および低電位端子１７間に過大な電流が流れ、
これによる電力損失が許容値を超えると素子破壊に結び
つく。
また、上述のラッチアップの発生は、出力端子１５側か
ら（＋）または（−）のサージが入った場合について説
明した。
入力端子１４側についてみると、第１１図では図示省略
されているがＣＭＯＳ半導体装置は、ゲート絶縁膜を絶
縁破壊から保護する目的で拡散層抵抗や、拡散層ダイオ
ードによる電圧クランプ回路を設けることが普通になっ
ている。これらの抵抗またはダイオードを構成する拡散
層は、半導体基板の基板領域との間にｐｎ接合を有して
おり、これがｐｎｐまたはｎｐｎの寄生トランジスタを
形成する。
このためＣＭＯＳ半導体装置は、入力端子１４側に
（＋）または（−）の過大サージ電圧が入った場合にも
ラッチアップの現象を引き起すことが知られている。
以上のことから、ＣＭＯＳ半導体装置におけるラッチア
ップの現象は、そのトリガとなる過大サージが、殆んど
の場合、入力端子、または出力端子から半導体チップ内
に入ることにより発生する。
このためＣＭＯＳ半導体装置におけるラッチアップの対
策は、その多くが入、出力回路周辺を主体として行なわ
れている。
従来採られているこのようなラッチアップ対策例として
は、ほぼ次のようなものがある。
（イ）外来雑音の防止。これは入力端子、または出力端
子に抵抗やコンデンサ等を接続して外来雑音電流の入力
を制限しようとするものである。
（ロ）ターン・オン防止。前記第１の従来例で云えば、
２個の寄生トランジスタＱ３、Ｑ４に基づくサイリスタ
構造がターン・オンする条件は、Ｈｆｅ３・Ｈｆｅ４
１である。このためＨｆｅ３・Ｈｆｅ４＜１となるよう
にＣＭＯＳデバイスを設計してサイリスタ構造がターン
・オンするのを防止しようとするものである。
（ハ）電流制限。これは寄生トランジスタに基づくサイ
リスタ構造がターン、オンしてもその電流値がターン・
オン状態を維持するのに必要な保持電流とならないよう
に電流制限しようとするものである。
（ニ）寄生トランジスタのベース抵抗を小さくする。前
記第１の従来例で云えば、例えばトランジスタＱ３、Ｑ
４の各ベース抵抗Ｒｎ３、Ｒｐを小さくする。ベース抵
抗が小さければ電圧降下が小さくなってトランジスタＱ
３、Ｑ４がターン・オンしにくくなる。
上記の諸対策のうち、（イ）、（ハ）はＣＭＯＳインバ
ータの出力電流や動作スピードを制限することになるの
で、（ロ）、（ニ）の対策が多用されている。
次にこのようなラッチアップ対策の施された第２の従来
例を第１３図および第１４図を用いて説明する。
この従来例は、ｐＭＯＳ１３の形成領域と、ｎＭＯＳ７
の形成されているｐ形ウェル２間の間隔ｄが２００μｍ
程度以上に大きく設定されてベース幅が広げられ、ｐｎ
ｐ形の寄生トランジスタＱ１、Ｑ３の電流増幅率Ｈｆｅ
が小さくされている。またこれとともに、ｐＭＯＳ１３
およびｎＭＯＳ７間におけるｎ形の基板領域１上に別途
にｎ＋基板コンタクト領域１８が設けられ、さらにｐ形
ウェル２内にもｎＭＯＳ７を取囲むように別途にｐ＋ウ
ェルコンタクト領域１９が形成されて、各寄生トランジ
スタＱ１、Ｑ３、Ｑ４のベース抵抗Ｒｎ１、Ｒｎ３、Ｒ
ｐの値が小さくされている。
そして、出力端子１５に電源電圧Ｖｄｄ以上の（＋）サ
ージ電圧が入った場合、ｐＭＯＳ１３のドレイン領域９
からｎ形基板領域１中に少数キャリヤであるホール（正
孔）が注入される。
ホールはドレイン領域９とｐ形ウェル２間の間隔ｄが２
００μｍ以上に大きく設定されているので、その殆んど
がｎ形基板領域１中の電子と再結合し、その極く一部だ
けがトランジスタＱ１のコレクタ電流Ｉｃ１としてｐ形
ウェル２中に流れ込み、トランジスタＱ４のベース抵抗
Ｒｐを通って低電位端子１７に抜け出る。
ベース抵抗Ｒｐの値は、前記のようにｐ＋ウェルコンタ
クト領域１９の形成により低くなっているので、その電
圧降下Ｉｃ１・Ｒｐは小さく、トランジスタＱ４はオン
状態に至るまでにより大きな電流の流れ込みに耐える。
コレクタ電流Ｉｃ１が増えて電圧降下Ｉｃ１・Ｒｐが増
大し、トランジスタＱ１がオン状態に転じたとしても、
そのコレクタ電流Ｉｃ１はｎ＋基板コンタクト領域１８
の経路から供給される。このためｐＭＯＳ１３のソース
領域８に隣接したｎ＋基板コンタクト領域１２側から流
入するコレクタ電流Ｉｃ１は極めて少なくなる。
トランジスタＱ３のベース抵抗Ｒｎ３は、ｎ＋基板コン
タクト領域１８の経路により低く設定されているので、
これにコレクタ電流Ｉｃ１が流れてもトランジスタＱ３
はオンしにくくなる。
このようにして第２の従来例は、トランジスタＱ３、Ｑ
４等で構成されるサイリスタ構造がターン・オンしにく
くなってラッチアップの耐量が改善されている。
しかしながら第２の従来例にあっては、ｐＭＯＳ１３の
形成領域と、ｐ形ウェル２間の間隔ｄが２００μｍ程度
以上に設定する必要があるため、チップ面積が大きくな
ってコスト高を招く等の問題点があった。
次いで第１５図および第１６図には、ラッチアップ対策
の施された第３の従来例を示す。
この従来例では、前記第２の従来例の構成に加えて、ｐ
ＭＯＳ１３の形成領域と、ｎ＋基板コンタクト領域１８
との間のｎ形基板領域１の部分に、ｐ形のホール抽出領
域２１が形成されている。
ホール抽出領域２１は、Ｖｓｓの低電位点に接続されて
いる。したがってｐ形のホール抽出領域２１は、第１６
図の等価回路に示すように、ｐｎｐ形のトランジスタＱ
１のコレクタとして機能する。
そして出力端子１５に電源電圧Ｖｄｄ以上の（＋）サー
ジが入ったとき、ｐＭＯＳ１３のドレイン領域９からｎ
形基板領域１に注入されたホールは、ホール抽出領域２
１からＶｓｓの低電位点に抜け出る。これによりｐ形ウ
ェル２中に流れ込むトランジスタＱ１のコレクタ電流Ｉ
ｃ１が極く低い値に抑えられる。
このように第３の従来例では、前記第２の従来例のよう
にｐＭＯＳ１３の形成領域とｐ形ウェル２の間隔を大き
くとることに代えてホール抽出領域２１を設けることに
より、ラッチアップの耐量改善を図り、且つチップ面積
の増大を抑えるようにしている。
しかしながら上記第３の従来例にあっては、半導体基板
１の主面にホール抽出領域２１を作り込み、またこのホ
ール抽出領域２１等に接続される低電位Ｖｓｓの配線
層、およびｎ＋基板コンタクト領域１８に接続される電
源電圧Ｖｄｄの配線層等が半導体基板１の表面部に引き
回されるので、実際にはレイアウトがかなり複雑にな
り、またチップ面積を小さくすることが難しいという問
題点があった。
また近時、ＭＯＳのデバイス構造としてショットキ、ソ
ース、ドレイン構造を用いたものも提案されている。こ
の構造のものは、原理的に少数キャリヤの注入が起きな
いのでラッチアップに強くなるが、オフセット電圧が発
生したり、ソース抵抗の増加によって相互コンダクタン
スｇｍが落ちる等の問題点がある。
［発明の目的］ この発明は、上記事情に基づいてなされたもので、比較
的簡単な構造でラッチアップ耐量が改善できてチップ面
積を小さくすることのできるＣＭＯＳ半導体装置を提供
することを目的とする。
［発明の概要］ この発明は上記目的を達成するために、同一の半導体基
板にｎチャンネルＭＯＳＦＥＴおよびｐチャンネルＭＯ
ＳＦＥＴを形成したＣＭＯＳ半導体装置において、ｎチ
ャンネルＭＯＳＦＥＴおよびｐチャンネルＭＯＳＦＥＴ
の間の領域で且つｐチャンネルＭＯＳＦＥＴの形成され
たｎ形領域に、前記ｎチャンネルＭＯＳＦＥＴが形成さ
れているｐ形領域あるいはｐチャンネルＭＯＳＦＥＴが
形成されているｎ形領域と同一電位に接続された少数キ
ャリヤ抽出用のショットキ接合を形成することにより、
比較的構造の簡単なショットキ接合でラッチアップの耐
量を改善し、チップ面積を小さくできるようにしたもの
である。
［発明の実施例］ 以下この発明を図面に基づいて説明する。第１図および
第２図は、この発明の第１実施例を示す図である。
第１図はＣＭＯＳ半導体装置の縦断面図、第２図は同上
ＣＭＯＳ半導体装置内に生じる寄生トランジスタの接続
関係を示す等価回路図である。
なお第１図、第２図、および後述の各実施例を示す第３
図〜第１０図において、前記第１１図〜第１６図に示す
部材および部位等を同一ないし均等のものは、前記と同
一符号を以って示し重複した説明を省略する。
まず構成を説明すると、ｎ＋基板コンタクト領域１８上
に、このｎ＋基板コンタクト領域１８よりも大きな平面
積を有する金属電極２２が設けられ、ｎ＋基板コンタク
領域１８の周囲部に金属電極２２とｎ形基板領域１との
接合により、ショットキ接合２３が形成されている。
ｎ形Ｓｉに対してショットキ接合を形成する金属材質と
してはＡｌを用いることができるので、金属電極２２は
Ａｌ配線層がそのまま用いられて、ショットキ接合２３
はＡｌ−ｎＳｉ接合により形成されている。
金属電極２２には、電源電圧Ｖｄｄが加えられている。
なお金属電極２２と、高不純物濃度領域であるｎ＋基板
コンタクト領域１８との接合部はオーミックコンタクト
となっている。
ショットキ接合は、格別の工程を必要とせずに通常のＣ
ＭＯＳ製造工程の中で製造することができる。即ち、コ
ンタクト孔の開孔工程の際に、半導体基板１の主面上に
形成された図示省略のＳｉＯ２膜に、ｎ＋基板コンタク
ト領域１８を含むオーバーサイズのコンタクト孔を開孔
しておき、次いで通常の配線層形成工程であるＡｌ膜の
堆積およびパターニングを行なえばよい。
次に作用を説明する。
金属電極２２には電源電圧Ｖｄｄが加えられ、ｎ形基板
領域１には、ｎ＋基板コンタクト領域１８を介して同様
に電源電圧Ｖｄｄが加えられているので、ショットキ接
合２３には、正、逆何れの方向のバイアス電圧も印加さ
れない状態にある。
ここでショットキ接合の一般的な特性を述べると、その
接合に、正、逆何れのバイアス電圧も加わってないと
き、ｎ形半導体側には正イオン化したｎ形不純物原子が
正の空間電荷として分布し、一方、金属電極側には電子
が負の表面電荷として分布する。このため接合部には半
導体側から金属電極側に向う電界が生じ、電子の移動が
阻止されて平衡状態にある。
またショットキ接合のバリヤハイトφｍｓは、半導体同
士のｐｎ接合と比べると低い。
第１０図の（Ａ）、（Ｂ）は、上記のようなショットキ
接合にそれぞれ逆バイアス電圧、順バイアス電圧が加わ
ったときのエネルギーレベルの変化を示す図である。
第１０図（Ａ）のように逆バイアス電圧が加わったとき
は、バリヤハイトがこの逆バイアス電圧に対応した分だ
け高くなり、ｎ形半導体から金属電極への電子の移動は
困難となり、ｎ形半導体中のホール（少数キャリヤ）が
金属電極側へ流出する。
一方、第１０図（Ｂ）のように順バイアス電圧が加わっ
たときは、ｎ形半導体側から金属電極側をみたバリヤハ
イトが低下し、ｎ形半導体中の電子が金属電極側へ流れ
る。なお金属電極中にはホールはないので金属電極から
ｎ形半導体中へのホールの注入はない。
そしてＣＭＯＳ半導体装置の出力端子１５に電源電圧Ｖ
ｄｄ以上の（＋）サージ電圧が入ったとき、ｐＭＯＳ１
３のドレイン領域９からｎ形基板領域１にホール（少数
キャリヤ）が注入される。
ホールはｎ形基板領域１を拡散してショットキ接合２３
の領域に近づくと、バリヤハイトが低く且つ金属電極２
２側に電子が負の表面電荷として分布するそのショット
キ接合２３に吸込まれる。
したがってｐ形ウェル２中に流れ込むトランジスタＱ１
のコレクタ電流Ｉｃ１が抑制される。このようにこの実
施例では、前記第３の従来例（第１５図）におけるホー
ル抽出領域とほぼ同様の作用をショットキ接合２３が果
している。
しかし、この実施例ではショットキ接合２３とｎ＋基板
コンタクト領域１８とは共通の金属電極２２で電源電圧
Ｖｄｄに接続されているので、前記第３の従来例のよう
に、ホール抽出領域が低電位Ｖｓｓに接続され、ｎ＋基
板コンタクト領域１８は電源電圧Ｖｄｄに接続されてい
るのと比べると、この実施例のものは、レイアウトおよ
び配線がはるかに単純化される。
なお第３の従来例におけるホール抽出領域を、この実施
例のようにｎ＋基板コンタクト領域１８と共通に電源電
圧Ｖｄｄに接続すると、出力端子１５に低電位Ｖｓｓ以
下の（−）サージ電圧が入った場合、ｎ＋基板コンタク
ト領域１８周辺の電圧降下に伴い、ｐ形であるホール抽
出領域がホール注入源として作用し、かえってラッチア
ップの危険性が増してしまうという支障がある。
これに対しショットキ接合２３は、本質的に多数キャリ
ヤ素子であるので、次にも述べるようにｎ形半導体基板
領域１へのホール注入は生じない。
次に出力端子１５に低電位Ｖｓｓ以下の（−）サージ電
圧が入ったときは、ｎｐｎ形のトランジスタＱ２がオン
状態になる。しかしトランジスタＱ２のコレクタ電流Ｉ
ｃ２は、ｎ＋基板コンタクト領域１８から供給される。
このためｐＭＯＳ１３のソース領域８に隣接したｎ＋基
板コンタクト領域１２側から流入するコレクタ電流Ｉｃ
２は極めて少なくなり、ｐＭＯＳ１３のソース領域８近
傍の電圧降下が小さくなるのでｐｎｐ形のトランジスタ
Ｑ３がオンしにくくなって、ラッチアップ現象の発生が
抑えられる。
そしてさらに大きな（−）サージ電圧が加わった場合、
トランジスタＱ２のコレクタ電流Ｉｃ２も大きくなり、
ｎ＋基板コンタクト領域１８周辺の電圧降下が大きくな
ってショットキ接合２３が順バイアスされる。しかし前
記のようにショットキ接合を流れる電流は、多数キャリ
ヤである電子電流だけであるので、これが順バイアスさ
れるとｎ＋基板コンタクト領域１８が広がったのと同等
の効果が生じ、ｎ＋基板コンタクト領域１８およびショ
ットキ接合２３の両者からより大きなコレクタ電流Ｉｃ
２が供給される。したがってラッチアップの耐量が向上
する。
上記のようにショットキ接合２３は、少数キャリヤであ
るホールの抽出作用を有し、一方では寄生トランジスタ
Ｑ２、Ｑ４のコレクタ電流供給源としても作用して
（＋）、（−）の両サージに対してラッチアップ耐量の
改善が図られる。
次いで第３図には、この発明の第２実施例を示す。
この実施例は、半導体基板１の主面に溝が掘られ、溝に
金属２４が充てんされてショットキ接合２３が形成され
ている。溝は公知のＲＩＥ(Reactive Ion Etching)法に
よって容易に掘ることができる。
溝に充てんした金属２４によってショットキ接合を形成
すると、チップ面積を増やさずにショットキ接合２３の
接合面積を大きくとることができる。
したがってこの実施例によれば過大サージ電圧等によっ
てｎ形基板領域１に注入されたホールの吸込み作用が増
してラッチアップの耐量がより一層向上する。
第４図の（Ａ）、（Ｂ）には、この発明の第３実施例を
示す。
第４図（Ａ）の場合は、ショットキ接合２３をｎ＋基板
コンタクト領域１８の片側の部分に形成したものであ
る。また第４図（Ｂ）の場合は、ｎ＋基板コンタクト領
域１８を複数個設け、これら複数個のｎ＋基板コンタク
ト領域１８にまたがるように共通の金属電極２２を設け
て、複数個のｎ＋基板コンタクト領域１８の間にショッ
トキ接合２３を形成したものである。
ショットキ接合２３によるｎ形基板領域１中のホールの
吸込み等の作用は、前記第１実施例のものとほぼ同様で
ある。
第５図には、この発明の第４実施例を示す。
この実施例は、ショットキ接合２３をｎ＋基板コンタク
ト領域１８から離して形成し、金属電極２２に低電位Ｖ
ｓｓを加えたものである。
ショットキ接合２３は、（Ｖｄｄ−Ｖｓｓ）の電圧で逆
バイアスされるので、空乏層２３ａがｎ形基板領域１中
に伸びる。このためｎ形基板領域１からのホールの抽出
効果が増してラッチアップの耐量が一層向上する。
第６図には、この発明の第５実施例を示す。
この実施例は、金属電極２２を、ｐ＋ウェルコンタクト
領域１９に接触するようにｐ形ウェル２とｎ形基板領域
１の双方にまたがって設け、ｐ形ウェル２に隣接した部
位にショットキ接合２３を形成したものである。
作用を述べるとｐ形ウェル２およびｎ形基板領域１間の
ｐｎ接合、およびショットキ接合２３の双方が、（Ｖｄ
ｄ−Ｖｓｓ）の電圧で逆バイアスされるので、当該ｐｎ
接合からショットキ接合２３の部分にかけて空乏層２３
ａが広がる。
出力端子１５に入った（＋）サージ電圧によってｎ形基
板領域１中に注入されたホールは、空乏層２３ａに流れ
込み、金属電極２２に引き込まれる。
また出力端子１５に（−）サージ電圧が入ってトランジ
スタＱ２がオンしたとき、そのコレクタ電流Ｉｃ２は、
ｎ＋基板コンタクト領域１８から供給されるが、そのコ
レクタ電流Ｉｃ２が増えるにつれてショットキ接合２３
は順バイアスされる。このためショットキ接合２３から
もコレクタ電流Ｉｃ２が供給されるようになる。したが
ってラッチアップの耐量が一層増大する。
なお第５実施例によれば、ｐ＋ウェルコンタクト領域１
９に接続するＶｓｓ電位の配線層をｎ形基板領域１中に
及ぶようにそのパターンを変えるだけでショットキ接合
２３が形成されるので、配線層の形成が簡単になるとい
う利点がある。
第７図の（Ａ）、（Ｂ）、（Ｃ）には、この発明の第６
実施例を示す。
第７図（Ａ）は、ｎ形基板領域１上にｐ＋ガードリング
２５を設け、このガードリング２５中にショットキ接合
２３を形成してその耐圧向上を図ったものである。
第７図（Ｂ）は、金属電極２２に低電位Ｖｓｓを加える
ショットキ接合において、溝中に金属２４を充てんして
ショットキ接合２３を形成し、チップ面積を増やさずに
ショットキ接合２３の接合面積を大きくとるようにした
ものである。
また第７図（Ｃ）は、トレンチアイソレーション（溝充
てん分離）の変形に相当するもので、ｐ形ウェル２側面
のｎ形基板領域１との境界部に溝を掘り、これに金属２
４を充てんし、前記第５実施例（第６図）に加えてｐ形
ウェル２の側面部にもショットキ接合２３が形成される
ようにしたものである。
前記第５実施例のものと比べると、ショットキ接合２３
の接合面積が増大するので、ラッチアップの耐量がさら
に向上する。
第８図の（Ａ）、（Ｂ）には、この発明の第７実施例を
示す。
この実施例は、ｐ形のＳｉ半導体基板３１の主面にｎ形
ウェル３２を形成し、ｐ形基板領域３１にｎＭＯＳ７を
形成し、ｎ形ウェル３２中にｐＭＯＳ１３を形成したい
わゆるｎウェルＣＭＯＳにこの発明を適用したものであ
る。
第８図（Ａ）は、前記第３実施例（第４図（Ａ））とほ
ぼ同構造のショットキ接合２３をｎ形ウェル３２の表面
部に形成したものである。
また第８図（Ｂ）は、前記第６実施例（第７図（Ｃ））
と同様のトレンチアイソレーションの変形に相当する構
造によりｎ形ウェル３２の側面部にもショットキ接合２
３を形成したものである。
ショットキ接合２３によるｎ形ウェル３２中に注入され
たホールの吸込み等の作用は、前記各実施例のものとほ
ぼ同様である。
第９図には、この発明の第８実施例を示す。
この実施例は、エピタキシャル基板３３によるｐ形ウェ
ル３４、およびｎ形ウェル３２中にそれぞれｎＭＯＳ
７、およびｐＭＯＳ１３を形成したいわゆる両ウェル構
造のＣＭＯＳに、この発明を適用しものである。
ショットキ接合２３は、前記第７実施例（第８図
（Ｂ））とほぼ同様にトレンチアイソレーションの変形
に相当する構造によりｎ形ウェル３２の側面部に形成さ
れている。
上述の第６実施例（第７図（Ｃ））、第７実施例（第８
図（Ｂ））、および第８実施例（第９図）等のトレンチ
アイソレーションの変形に相当する構造によりショット
キ接合２３を形成したものは、最近のメガビット級Ｄ−
ＲＡＭ等に採用されているトレンチアイソレーションと
のマッチングがよく工程も比較的簡単になる。
即ち、従来のトレンチアイソレーションは溝の内部に絶
縁材が埋込まれているが、絶縁材は注入された少数キャ
リヤの拡散を阻止する働きはあるが、積極的にこれを抽
出する作用はない。
これに対し、前記の各実施例では、溝に金属を充てんし
て少数キャリヤを積極的に抽出するので、アイソレーシ
ョンとラッチアップの抑制との両作用を同時に達成でき
るという利点を有している。
なお上述の各実施例は、主としてＣＭＯＳ半導体装置の
出力端子側から過大サージ電圧が入る場合の対策および
作用等について説明したが、入力端子側から過大サージ
電圧が入った場合、およびオープンドレイン方式の出力
端子から過大サージ電圧等が入った場合にも、同様にラ
ッチアップを抑制し得るものであり、また特にこのよう
な入力端子およびオープンドレインの出力端子に対して
ラッチアップの抑制を目的とする場合には、上記各実施
例の構成を基本としてこれに一部変形を加えることでそ
の目的をよりよく達成することができる。
［発明の効果］ 以上説明したように、この発明によれば同一の半導体基
板にｎチャンネルＭＯＳＦＥＴおよびｐチャンネルＭＯ
ＳＦＥＴを形成したＣＭＯＳ半導体装置において、ｎチ
ャンネルＭＯＳＦＥＴおよびｐチャンネルＭＯＳＦＥＴ
の間の領域で且つｐチャンネルＭＯＳＦＥＴの形成され
たｎ形領域に、前記ｎチャンネルＭＯＳＦＥＴが形成さ
れているｐ形領域あるいはｐチャンネルＭＯＳＦＥＴが
形成されているｎ形領域と同一電位に接続された少数キ
ャリヤ抽出用のショットキ接合を形成したので、過大サ
ージの入力等に基づく少数キャリヤがショットキ接合で
抽出されて寄生バイポーラトランジスタのオン状態にな
ることが避けられ、ラッチアップの耐量が改善される。
またショットキ接合は半導体基板のｎ形領域上に配線層
金属膜を利用して形成することができるので、ラッチア
ップ改善用の素子を設けてもレイアウトが複雑化するこ
とはなくチップ面積を小さくすることができるという利
点がある。
【図面の簡単な説明】
第１図はこの発明に係るＣＭＯＳ半導体装置の第１実施
例を示す縦断面図、第２図は同上実施例における寄生ト
ランジスタの接続関係を示す等価回路、第３図はこの発
明の第２実施例を示す縦断面図、第４図はこの発明の第
３実施例を示す要部縦断面図、第５図はこの発明の第４
実施例を示す縦断面図、第６図はこの発明の第５実施例
を示す縦断面図、第７図はこの発明の第６実施例を示す
要部縦断面図、第８図はこの発明の第７実施例を示す縦
断面図、第９図はこの発明の第８実施例を示す縦断面
図、第１０図はショットキ接合のエネルギーレベル図、
第１１図はＣＭＯＳ半導体装置の第１の従来例を示す縦
断面図、第１２図は同上第１の従来例における寄生トラ
ンジスタの接続関係を示す等価回路、第１３図は第２の
従来例を示す縦断面図、第１４図は同上第２の従来例に
おける寄生トランジスタの接続関係を示す等価回路、第
１５図は第３の従来例を示す縦断面図、第１６図は同上
第３の従来例における寄生トランジスタの接続関係を示
す等価回路である。 １：ｎ形の半導体基板（ｎ形領域）、 ２：ｐ側ウェル、 ７：ｎチャンネルＭＯＳＦＥＴ、 １３：ｐチャンネルＭＯＳＦＥＴ、 ２２：金属電極、 ２３：ショットキ接合、 ２４：金属、 ３１：ｐ形の半導体基板、 ３２：ｎ形ウェル（ｎ形領域）。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】同一の半導体基板にｎチャンネルＭＯＳＦ
    ＥＴおよびｐチャンネルＭＯＳＦＥＴを形成したＣＭＯ
    Ｓ半導体装置において、 ｎチャンネルＭＯＳＦＥＴおよびｐチャンネルＭＯＳＦ
    ＥＴの間の領域で且つ当該ｐチャンネルＭＯＳＦＥＴの
    形成されたｎ形領域に、前記ｎチャンネルＭＯＳＦＥＴ
    が形成されているｐ形領域あるいはｐチャンネルＭＯＳ
    ＦＥＴが形成されているｎ形領域と同一電位に接続され
    た少数キャリヤ抽出用のショットキ接合を形成したこと
    を特徴とするＣＭＯＳ半導体装置。
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