JPH0793408B2 - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH0793408B2 JPH0793408B2 JP61062846A JP6284686A JPH0793408B2 JP H0793408 B2 JPH0793408 B2 JP H0793408B2 JP 61062846 A JP61062846 A JP 61062846A JP 6284686 A JP6284686 A JP 6284686A JP H0793408 B2 JPH0793408 B2 JP H0793408B2
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- JP
- Japan
- Prior art keywords
- output
- circuit
- buffer circuit
- vss
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置に関し、特にプロセッサなどのMO
S論理ICの出力バッファに関する。
S論理ICの出力バッファに関する。
〔従来の技術〕 半導体集積回路では半導体チップ内に多数の入出力バッ
ファ等を備えている。そしてこれらのバッファ等は電源
Vcc、Vss間に接続されている。
ファ等を備えている。そしてこれらのバッファ等は電源
Vcc、Vss間に接続されている。
第２図はプロセッサのVss配線部分の一例を示し、10は
半導体チップ、12はVss配線である。14はアドレスデー
タバッファA/D又はその出力端子で、CLはその負荷容量
である。このプロセッサでは、アドレスデータバッファ
A/D14を時分割的に使用して、アドレス用にもデータ用
にも使用する。16はアドレスラッチイネーブル（ALE）
信号の出力バッファであり、18はVss電源端子である。V
ss配線12はこのVss端子18を通して外部（プリント基板
のVss線に接続され、バッファ14、16等にVss電位（電源
低電位、例えば０電位）を与える。
半導体チップ、12はVss配線である。14はアドレスデー
タバッファA/D又はその出力端子で、CLはその負荷容量
である。このプロセッサでは、アドレスデータバッファ
A/D14を時分割的に使用して、アドレス用にもデータ用
にも使用する。16はアドレスラッチイネーブル（ALE）
信号の出力バッファであり、18はVss電源端子である。V
ss配線12はこのVss端子18を通して外部（プリント基板
のVss線に接続され、バッファ14、16等にVss電位（電源
低電位、例えば０電位）を与える。
ところでアドレスなどはFF……を出していて次は00……
を出すなどの変化をすることがある。この場合、各アド
レスデータバッファA/D14からのFF……つまりオールＨ
（ハイ）の出力でそれぞれ充電されていた各負荷容量C
L、CL、……は各A/D14の出力がオール０に変わることで
一斉に放電することになり、この放電電流はVss配線1
2、端子18、等を通って図示しない電源低電位端へ流れ
るので、配線抵抗等によりVss線12の電位上昇をもたら
す。この放電電流は800mA〜1Aにも及ぶことがあり、そ
して抵抗はVss線12の抵抗r1、r2、r3……、パッケージ
とチップ間で行われるボンディングの抵抗RB、パッケー
ジ内配線RP、パッケージ外部の抵抗ROなど各種あるの
で、Vss線12の電位上昇ばかりなものになる。
を出すなどの変化をすることがある。この場合、各アド
レスデータバッファA/D14からのFF……つまりオールＨ
（ハイ）の出力でそれぞれ充電されていた各負荷容量C
L、CL、……は各A/D14の出力がオール０に変わることで
一斉に放電することになり、この放電電流はVss配線1
2、端子18、等を通って図示しない電源低電位端へ流れ
るので、配線抵抗等によりVss線12の電位上昇をもたら
す。この放電電流は800mA〜1Aにも及ぶことがあり、そ
して抵抗はVss線12の抵抗r1、r2、r3……、パッケージ
とチップ間で行われるボンディングの抵抗RB、パッケー
ジ内配線RP、パッケージ外部の抵抗ROなど各種あるの
で、Vss線12の電位上昇ばかりなものになる。
Vss線に電位上昇があると、Ｈレベルの入力信号がＬレ
ベルと判定されたりする誤動作が生じる恐れがある。ま
た第４図に示すように出力バッファ16からのサイクルT1
におけるALE出力の立下がりでA/D14へのアドレスラッチ
が行われ、このサイクルT1に続くサイクルT2、T3、T4で
はA/D14でのデータ入出力が行われるが、負荷容量CLの
放電Vss線に電位上昇（グリッチ）があると、そのグリ
ックの立下がりで再びアドレスのラッチが行われ、誤動
作を生じる恐れがある。
ベルと判定されたりする誤動作が生じる恐れがある。ま
た第４図に示すように出力バッファ16からのサイクルT1
におけるALE出力の立下がりでA/D14へのアドレスラッチ
が行われ、このサイクルT1に続くサイクルT2、T3、T4で
はA/D14でのデータ入出力が行われるが、負荷容量CLの
放電Vss線に電位上昇（グリッチ）があると、そのグリ
ックの立下がりで再びアドレスのラッチが行われ、誤動
作を生じる恐れがある。
本発明はかかる点を改善し、出力バッファが一斉にＨか
らＬへの変化を行ってもVss線電位の過度の上昇と回路
誤動作が生じないようにしようとするものである。
らＬへの変化を行ってもVss線電位の過度の上昇と回路
誤動作が生じないようにしようとするものである。
本発明の集積回路装置は、主回路からの出力が入力され
るプリバッファ回路と、前記プリバッファ回路の出力が
入力される出力バッファ回路と、前記出力バッファ回路
の出力が取り出される出力端子とを備え、前記プリバッ
ファ回路内の出力段のトランジスタのゲートに前記出力
バッファ回路の出力をコンデンサを介して接続したこと
を特徴とするものである。
るプリバッファ回路と、前記プリバッファ回路の出力が
入力される出力バッファ回路と、前記出力バッファ回路
の出力が取り出される出力端子とを備え、前記プリバッ
ファ回路内の出力段のトランジスタのゲートに前記出力
バッファ回路の出力をコンデンサを介して接続したこと
を特徴とするものである。
この構成によれば、コンデンサによる負帰還という簡単
な手段でVss線に生じるグリッチを低減でき、しかも出
力ディレイ、主力フォールタイムを損ねることが少ない
利点が得られる。
な手段でVss線に生じるグリッチを低減でき、しかも出
力ディレイ、主力フォールタイムを損ねることが少ない
利点が得られる。
第１図は本発明による集積回路装置の実施例回路を示
す。実施例回路はプリバッファ回路と出力バッファ回路
の縦続構成からなり、Q1、Q2は出力バッファ回路のMOS
トランジスタ、Q3、Q4はプリバッファ回路の出力MOSト
ランジスタ、Q5、Q6はプリバッファ回路の入力段MOSト
ランジスタであり、インバータとして機能するものであ
る。なお、Q5はエンハンスメント型、Q6はデプリーショ
ン型のMOSトランジスタである。14はアドレスデータバ
ッファA/D又はその出力端子、CLはその負荷容量であ
る。信号S1がＨのときQ4オン、Q3オフ、従ってプリバッ
ファ回路の出力はＬとなる。このためQ2はオフ、Q1はオ
ン（このゲート信号は図示しないがＨレベル）、従って
出力バッファ回路の出力はＨレベルとなり、負荷容量CL
はVccまたはその近傍に充電されている。この状態で信
号S1がＬになると、Q4はオフ、Q3はオン、Q2はオン、Q1
はオフとなり、負荷容量CLの負荷はQ2を通して放電す
る。この放電電流が前述のVss線のグリッチを生じる。
本発明ではこのグリッチを出力バッファ回路の出力端か
らプリバッファ回路の出力段のVcc側トランジスタQ3の
ゲートへ、コンデンサC2を用いて負帰還することにより
抑制する。
す。実施例回路はプリバッファ回路と出力バッファ回路
の縦続構成からなり、Q1、Q2は出力バッファ回路のMOS
トランジスタ、Q3、Q4はプリバッファ回路の出力MOSト
ランジスタ、Q5、Q6はプリバッファ回路の入力段MOSト
ランジスタであり、インバータとして機能するものであ
る。なお、Q5はエンハンスメント型、Q6はデプリーショ
ン型のMOSトランジスタである。14はアドレスデータバ
ッファA/D又はその出力端子、CLはその負荷容量であ
る。信号S1がＨのときQ4オン、Q3オフ、従ってプリバッ
ファ回路の出力はＬとなる。このためQ2はオフ、Q1はオ
ン（このゲート信号は図示しないがＨレベル）、従って
出力バッファ回路の出力はＨレベルとなり、負荷容量CL
はVccまたはその近傍に充電されている。この状態で信
号S1がＬになると、Q4はオフ、Q3はオン、Q2はオン、Q1
はオフとなり、負荷容量CLの負荷はQ2を通して放電す
る。この放電電流が前述のVss線のグリッチを生じる。
本発明ではこのグリッチを出力バッファ回路の出力端か
らプリバッファ回路の出力段のVcc側トランジスタQ3の
ゲートへ、コンデンサC2を用いて負帰還することにより
抑制する。
このコンデンサC2があると、動作は次のようになる。
信号S1がＨならQ5オン、Q4オン、Q3オフ、Q2オフ、Q1オ
ンでA/D14はＨレベル、負荷容量CL及びコンデンサC2はV
ccに充電される。信号S1がＬに変わるとQ5、Q4オフ、Q3
オン、Q2オン、Q1オフ、A/D14はＬになり、負荷容量CL
の電荷はQ2を通して放電するが、このときコンデンサC2
によりQ3のゲート電位の上昇は抑えられ、Q2は急速には
オンにならないので負荷容量CLの放電はなだらかに行わ
れ、Vss線に発生するグリッチは低減される。
ンでA/D14はＨレベル、負荷容量CL及びコンデンサC2はV
ccに充電される。信号S1がＬに変わるとQ5、Q4オフ、Q3
オン、Q2オン、Q1オフ、A/D14はＬになり、負荷容量CL
の電荷はQ2を通して放電するが、このときコンデンサC2
によりQ3のゲート電位の上昇は抑えられ、Q2は急速には
オンにならないので負荷容量CLの放電はなだらかに行わ
れ、Vss線に発生するグリッチは低減される。
コンデンサC2による負帰還による放電抑制、Vss線電位
上昇の低減は、他の方法例えば出力バッファ回路のVss
側トランジスタQ2のゲート電圧の上限を下げたり、立上
がりを遅くしたり、Q2の電流増幅率βを小さくする等の
手段に比べ有効である。即ち放電電流のピークを抑え、
かつ出力遅延・出力フォールタイムを損ねる事が少な
い。
上昇の低減は、他の方法例えば出力バッファ回路のVss
側トランジスタQ2のゲート電圧の上限を下げたり、立上
がりを遅くしたり、Q2の電流増幅率βを小さくする等の
手段に比べ有効である。即ち放電電流のピークを抑え、
かつ出力遅延・出力フォールタイムを損ねる事が少な
い。
第３図はこれを説明する図で、第１図中のプリバッファ
回路の入力段の出力端ａ、出力段の出力端ｂの電位変化
はA/D14の出力のＨ→Ｌ変化時にそれぞれ図示の波形の
如くなるが、コンデンサC2による押下げ効果でこれらは
点線の如く低減し、つれてA/D14の出力はC2なしの波形
からC2ありの波形の如く変わり、なだらかな変化にな
る。しかも変化終了時は、どちらも余り変わらない。
回路の入力段の出力端ａ、出力段の出力端ｂの電位変化
はA/D14の出力のＨ→Ｌ変化時にそれぞれ図示の波形の
如くなるが、コンデンサC2による押下げ効果でこれらは
点線の如く低減し、つれてA/D14の出力はC2なしの波形
からC2ありの波形の如く変わり、なだらかな変化にな
る。しかも変化終了時は、どちらも余り変わらない。
以上説明したように本発明によればコンデンサによる負
帰還という簡単な手段でVss線に生じるグリッチを低減
でき、しかも出力ディレイ、出力フォールタイムを損ね
ることが少ない利点が得られる。
帰還という簡単な手段でVss線に生じるグリッチを低減
でき、しかも出力ディレイ、出力フォールタイムを損ね
ることが少ない利点が得られる。
第１図は本発明の実施例を示す回路図、第２図はVss線
の電位上昇を説明する図、第３図および第４図は動作説
明用波形図である。 図面で、Q1、Q2は出力バッファ回路のMOSトランジス
タ、Q3、Q4はプリバッファ回路の出力段MOSトランジス
タ、Q5、Q6はプリバッファ回路の入力段MOSトランジス
タ、C2は負帰還用コンデンサである。
の電位上昇を説明する図、第３図および第４図は動作説
明用波形図である。 図面で、Q1、Q2は出力バッファ回路のMOSトランジス
タ、Q3、Q4はプリバッファ回路の出力段MOSトランジス
タ、Q5、Q6はプリバッファ回路の入力段MOSトランジス
タ、C2は負帰還用コンデンサである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳田 純貞 神奈川県川崎市中原区上小田中1015番地 富士通マイコンシステムズ株式会社内 (56)参考文献 特開 昭57−88774（ＪＰ，Ａ)
Claims (1)
- 【請求項１】主回路からの出力が入力されるプリバッフ
ァ回路と、 前記プリバッファ回路の出力が入力される出力バッファ
回路と、 前記出力バッファ回路の出力が取り出される出力端子と
を備え、 前記プリバッファ回路内の出力段のトランジスタのゲー
トに前記出力バッファ回路の出力をコンデンサを介して
接続したことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062846A JPH0793408B2 (ja) | 1986-03-20 | 1986-03-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062846A JPH0793408B2 (ja) | 1986-03-20 | 1986-03-20 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219959A JPS62219959A (ja) | 1987-09-28 |
| JPH0793408B2 true JPH0793408B2 (ja) | 1995-10-09 |
Family
ID=13212078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062846A Expired - Fee Related JPH0793408B2 (ja) | 1986-03-20 | 1986-03-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793408B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788774A (en) * | 1980-11-25 | 1982-06-02 | Hitachi Ltd | Semiconductor device |
-
1986
- 1986-03-20 JP JP61062846A patent/JPH0793408B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62219959A (ja) | 1987-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |