JPH0110936Y2 - - Google Patents
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- Publication number
- JPH0110936Y2 JPH0110936Y2 JP1981171836U JP17183681U JPH0110936Y2 JP H0110936 Y2 JPH0110936 Y2 JP H0110936Y2 JP 1981171836 U JP1981171836 U JP 1981171836U JP 17183681 U JP17183681 U JP 17183681U JP H0110936 Y2 JPH0110936 Y2 JP H0110936Y2
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- input buffer
- mos
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000872 buffer Substances 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 19
- 230000015556 catabolic process Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】
本考案は半導体集積回路に関し、特にMOS−
FETを用いた半導体集積回路に関する。
FETを用いた半導体集積回路に関する。
従来、MOS−FETを使用する論理回路を内蔵
する半導体集積回路においては外部リード端子と
内部回路との間に入力回路を使用している。この
入力回路を半導体ウエーハに配置するときの配置
の仕方によつて配線の占める面積、配線容量、消
費電力、動作速度が変わるので入力回路の配置が
大きな問題となる。
する半導体集積回路においては外部リード端子と
内部回路との間に入力回路を使用している。この
入力回路を半導体ウエーハに配置するときの配置
の仕方によつて配線の占める面積、配線容量、消
費電力、動作速度が変わるので入力回路の配置が
大きな問題となる。
第１図は従来のMOS型半導体集積回路の入力
回路の一例の回路図である。
回路の一例の回路図である。
第１図において、１は外部リード端子と半導体
チツプとを接続するためのボンデイング・パツ
ド、２はMOS−FETの絶縁破壊を防ぐ入力保護
回路、３はTTL電圧レベルをMOS電圧レベルに
変換する入力バツフア、４はMOS電圧レベルで
動作する内部論理ゲート回路である。
チツプとを接続するためのボンデイング・パツ
ド、２はMOS−FETの絶縁破壊を防ぐ入力保護
回路、３はTTL電圧レベルをMOS電圧レベルに
変換する入力バツフア、４はMOS電圧レベルで
動作する内部論理ゲート回路である。
外部からのTTL電圧レベルの信号がボンデイ
ング・パツド１に印加され、入力保護回路２によ
り電圧制限されて入力バツフア３へ伝達される。
この入力バツフア３によつてTTL電圧レベルか
らMOS電圧レベルに変換されて内部論理ゲート
４へ伝達される。このようなボンデイング・パツ
ド、入力保護回路及び入力バツフアは通常、
MOSチツプの最外周に配置する。
ング・パツド１に印加され、入力保護回路２によ
り電圧制限されて入力バツフア３へ伝達される。
この入力バツフア３によつてTTL電圧レベルか
らMOS電圧レベルに変換されて内部論理ゲート
４へ伝達される。このようなボンデイング・パツ
ド、入力保護回路及び入力バツフアは通常、
MOSチツプの最外周に配置する。
第２図は第１図に示す入力回路を半導体ウエー
ハに実現したときの配置の一例を示す平面図であ
る。
ハに実現したときの配置の一例を示す平面図であ
る。
所定の入力ボンデイング・パツド１の隣に入力
保護回路２をその隣に、あるいは周辺に入力バツ
フア３を配置し、所定の入力ボンデイング・パツ
ド１の入力保護回路２と入力バツフア３はボンデ
イング・パツド１と隣のボンデイング・パツド１
０１の間に配置する。より詳しく説明すると、ボ
ンデイング・パツド１，１０１がそれぞれ隣の入
力保護回路２，１０２に接続し入力保護回路の出
力配線２３，１２３はそれぞれ入力バツフア３，
１０３に接続される。入力バツフア３の出力配線
３１（ポリシリコン配線（破線）３１ｂとAl配
線（実線）３１ａ）により内部論理ゲート回路４
に接続される。
保護回路２をその隣に、あるいは周辺に入力バツ
フア３を配置し、所定の入力ボンデイング・パツ
ド１の入力保護回路２と入力バツフア３はボンデ
イング・パツド１と隣のボンデイング・パツド１
０１の間に配置する。より詳しく説明すると、ボ
ンデイング・パツド１，１０１がそれぞれ隣の入
力保護回路２，１０２に接続し入力保護回路の出
力配線２３，１２３はそれぞれ入力バツフア３，
１０３に接続される。入力バツフア３の出力配線
３１（ポリシリコン配線（破線）３１ｂとAl配
線（実線）３１ａ）により内部論理ゲート回路４
に接続される。
第３図は第１図に示す入力回路の等価回路図で
ある。
ある。
第３図において、γ1は外部TTLのドライバの
オン抵抗、C1は入力端子容量、R1，R2は入力保
護回路２の保護抵抗、C2は出力配線２３の配線
容量、γ2は入力バツフア３の負荷抵抗、C3は出力
配線３１の配線容量である。
オン抵抗、C1は入力端子容量、R1，R2は入力保
護回路２の保護抵抗、C2は出力配線２３の配線
容量、γ2は入力バツフア３の負荷抵抗、C3は出力
配線３１の配線容量である。
今、t1を抵抗γ1と容量C1による遅れ時間、t2を
容量C2による遅れ時間、t3を抵抗γ2と容量C3によ
る遅れ時間とすると、外部TTL信号がドライバ
に入つてから内部論理ゲート回路４までの遅延時
間Ｔは近似的に次式で表わされる。
容量C2による遅れ時間、t3を抵抗γ2と容量C3によ
る遅れ時間とすると、外部TTL信号がドライバ
に入つてから内部論理ゲート回路４までの遅延時
間Ｔは近似的に次式で表わされる。
Ｔ＝t1＋t2＋t3
＝γ1・C1＋（R1＋R2）C2＋γ2・C3 (1)
第２図に示した配置のように、入力ボンデイン
グ・パツド１と内部論理ゲート回路４が離れてい
る場合には、出力配線３１の配線容量C3が数pF
となり、非常に大きく、出力配線３１の配線容量
C3による遅れが非常に大きくなる。具体的数値
で計算してみる。(1)式において、γ1≒200Ω，C1
≒5pF，R1＋R2≒1KΩ，C2≒0.1pF，γ2≒50KΩ，
C3＝2pFとすると Ｔ＝0.2×５＋１×0.1＋50×２（×10-9sec） ＝101.1ns となり、出力配線容量C3による遅延時間が支配
的になる。このような場合において、遅延時間Ｔ
を大幅に減少させるには入力バツフア３の負荷抵
抗γ2を大幅に減少させる必要がある。インバータ
Tγ2の負荷抵抗γ2を大幅に小さくするとインバー
タTγ2のドライバもそれに比例して低抵抗にする
必要が生じ、占有面積も大幅に増大し、かつ消費
電力も大幅に増大するという欠点がある。さら
に、入力バツフア３の２段目のインバータを高速
にすると、それに比例してインバータのゲート容
量も増大し、入力バツフアの初段のインバータの
負荷容量が増大する。従つて初段のインバータも
さらに高速にする必要が生じるという欠点もあ
る。
グ・パツド１と内部論理ゲート回路４が離れてい
る場合には、出力配線３１の配線容量C3が数pF
となり、非常に大きく、出力配線３１の配線容量
C3による遅れが非常に大きくなる。具体的数値
で計算してみる。(1)式において、γ1≒200Ω，C1
≒5pF，R1＋R2≒1KΩ，C2≒0.1pF，γ2≒50KΩ，
C3＝2pFとすると Ｔ＝0.2×５＋１×0.1＋50×２（×10-9sec） ＝101.1ns となり、出力配線容量C3による遅延時間が支配
的になる。このような場合において、遅延時間Ｔ
を大幅に減少させるには入力バツフア３の負荷抵
抗γ2を大幅に減少させる必要がある。インバータ
Tγ2の負荷抵抗γ2を大幅に小さくするとインバー
タTγ2のドライバもそれに比例して低抵抗にする
必要が生じ、占有面積も大幅に増大し、かつ消費
電力も大幅に増大するという欠点がある。さら
に、入力バツフア３の２段目のインバータを高速
にすると、それに比例してインバータのゲート容
量も増大し、入力バツフアの初段のインバータの
負荷容量が増大する。従つて初段のインバータも
さらに高速にする必要が生じるという欠点もあ
る。
このように入力バツフアを高速にしてもγ2＝
10KΩがせいぜいで、遅延時間Ｔが21.1nsにしか
ならず、遅延時間を小さくし、高速動作する入力
回路が得られにくいという欠点があつた。
10KΩがせいぜいで、遅延時間Ｔが21.1nsにしか
ならず、遅延時間を小さくし、高速動作する入力
回路が得られにくいという欠点があつた。
本考案は上記欠点を除き、入力バツフアを内部
論理ゲート回路の近くに配置することにより配線
容量と配線の占有面積と消費電力を低減し、高速
動作する入力回路を有する半導体集積回路を提供
するものである。
論理ゲート回路の近くに配置することにより配線
容量と配線の占有面積と消費電力を低減し、高速
動作する入力回路を有する半導体集積回路を提供
するものである。
本考案の半導体集積回路は、外部リード端子と
半導体チツプとを接続するためのボンデイングパ
ツドとMOS−FETの絶縁破壊を防ぐ入力保護回
路とTTL電圧レベルをMOS電圧レベルに変換す
る入力バツフアとMOS電圧レベルで動作する
MOSチツプ上の内部論理ゲート回路とを半導体
ウエーハに有する半導体集積回路において、前記
内部論理ゲート回路と前記入力バツフアとを接続
する配線の容量を前記入力保護回路と前記入力バ
ツフアとを接続する配線の容量よりも小さくする
ように前記入力バツフアを配置したことを特徴と
する。
半導体チツプとを接続するためのボンデイングパ
ツドとMOS−FETの絶縁破壊を防ぐ入力保護回
路とTTL電圧レベルをMOS電圧レベルに変換す
る入力バツフアとMOS電圧レベルで動作する
MOSチツプ上の内部論理ゲート回路とを半導体
ウエーハに有する半導体集積回路において、前記
内部論理ゲート回路と前記入力バツフアとを接続
する配線の容量を前記入力保護回路と前記入力バ
ツフアとを接続する配線の容量よりも小さくする
ように前記入力バツフアを配置したことを特徴と
する。
本考案の実施例について図面を用いて説明す
る。
る。
第４図は本考案の一実施例の平面図である。
この実施例では、入力ボンデイング・パツド１
の隣に入力保護回路２を配置し、入力バツフア３
は入力ボンデイング・パツド１から離れた内部論
理ゲート回路４の近くの最外周に置く。これによ
り、入力バツフアの出力配線３１の配線容量C3
を非常に小さくできる。
の隣に入力保護回路２を配置し、入力バツフア３
は入力ボンデイング・パツド１から離れた内部論
理ゲート回路４の近くの最外周に置く。これによ
り、入力バツフアの出力配線３１の配線容量C3
を非常に小さくできる。
第３図と第４図により詳しく説明すると、ボン
デイング・パツド１と入力保護回路２の配置は従
来と同じであるため、第３図の抵抗γ1、容量C1と
保護抵抗（R1＋R2）は変らない。しかし、入力
バツフア３を入力保護回路２から離れた所に配置
したため、入力保護回路２の出力配線２３が長く
なり配線容量C2が2pFとなる。反面、入力バツフ
アの出力配線３１が短かくなり、配線容量C3が
0.2pFとなり非常に小さくなる。
デイング・パツド１と入力保護回路２の配置は従
来と同じであるため、第３図の抵抗γ1、容量C1と
保護抵抗（R1＋R2）は変らない。しかし、入力
バツフア３を入力保護回路２から離れた所に配置
したため、入力保護回路２の出力配線２３が長く
なり配線容量C2が2pFとなる。反面、入力バツフ
アの出力配線３１が短かくなり、配線容量C3が
0.2pFとなり非常に小さくなる。
この本考案の入力回路の遅延時間Ｔは(1)式にお
いて、γ1＝200Ω、C1＝5pF，R1＋R2＝1KΩ，C2
＝2pF，γ2＝50KΩ，C3＝0.2pFとすると、 Ｔ＝0.2×５＋１×２＋50×0.2〔10-9sec〕 ＝13ns となる。このように入力バツフア３を内部論理ゲ
ート回路４の近くに配置することにより、従来の
入力回路のレイアウトよりも約８倍の高速な入力
回路が構成できる。また、従来方法で高速化をは
かつた方法よりも占有面積が小さく、消費電力も
小さくかつ高速である。
いて、γ1＝200Ω、C1＝5pF，R1＋R2＝1KΩ，C2
＝2pF，γ2＝50KΩ，C3＝0.2pFとすると、 Ｔ＝0.2×５＋１×２＋50×0.2〔10-9sec〕 ＝13ns となる。このように入力バツフア３を内部論理ゲ
ート回路４の近くに配置することにより、従来の
入力回路のレイアウトよりも約８倍の高速な入力
回路が構成できる。また、従来方法で高速化をは
かつた方法よりも占有面積が小さく、消費電力も
小さくかつ高速である。
以上説明したように、本考案は入力バツフア３
をボンデイング・パツド１から離し内部論理ゲー
ト４の近くに配置することにより、配線容量を最
適化し、占有面積を大きくせずかつ消費電力も増
さずに遅延時間を大幅に小さくした半導体集積回
路が得られるという効果を有す。
をボンデイング・パツド１から離し内部論理ゲー
ト４の近くに配置することにより、配線容量を最
適化し、占有面積を大きくせずかつ消費電力も増
さずに遅延時間を大幅に小さくした半導体集積回
路が得られるという効果を有す。
第１図は従来のMOS型半導体集積回路の入力
回路の一例の回路図、第２図は第１図に示す入力
回路を半導体ウエーハに実現したときの配置の一
例を示す平面図、第３図は第１図に示す入力回路
の等価回路図、第４図は本考案の一実施例の平面
図である。 １……ボンデイング・パツド、２……入力保護
回路、３……入力バツフア、４……内部論理ゲー
ト回路、５……電源線、６……接地線、２３……
出力配線、２３ａ……Al配線、２３ｂ……ポリ
シリコン配線、３１……出力配線、３１ａ……
Al配線、３１ｂ……ポリシリコン配線、１０１
……隣のボンデイング・パツド、１０２……隣の
入力保護回路、１０３……隣の入力バツフア、１
２３……隣の出力配線、１３１……隣の出力配
線、１３１ａ……Al配線、１３１ｂ……ポリシ
リコン配線。
回路の一例の回路図、第２図は第１図に示す入力
回路を半導体ウエーハに実現したときの配置の一
例を示す平面図、第３図は第１図に示す入力回路
の等価回路図、第４図は本考案の一実施例の平面
図である。 １……ボンデイング・パツド、２……入力保護
回路、３……入力バツフア、４……内部論理ゲー
ト回路、５……電源線、６……接地線、２３……
出力配線、２３ａ……Al配線、２３ｂ……ポリ
シリコン配線、３１……出力配線、３１ａ……
Al配線、３１ｂ……ポリシリコン配線、１０１
……隣のボンデイング・パツド、１０２……隣の
入力保護回路、１０３……隣の入力バツフア、１
２３……隣の出力配線、１３１……隣の出力配
線、１３１ａ……Al配線、１３１ｂ……ポリシ
リコン配線。
Claims (1)
- 外部リード端子と半導体チツプとを接続するた
めのボンデイングパツドとMOS−FETの絶縁破
壊を防ぐ入力保護回路とTTL電圧レベルをMOS
電圧レベルに変換する入力バツフアとMOS電圧
レベルで動作するMOSチツプ上の内部論理ゲー
ト回路とを半導体ウエーハに有する半導体集積回
路において、前記内部論理ゲート回路と前記入力
バツフアとを接続する配線の容量を前記入力保護
回路と前記入力バツフアとを接続する配線の容量
よりも小さくするように前記入力バツフアを配置
したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17183681U JPS5877066U (ja) | 1981-11-18 | 1981-11-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17183681U JPS5877066U (ja) | 1981-11-18 | 1981-11-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5877066U JPS5877066U (ja) | 1983-05-24 |
| JPH0110936Y2 true JPH0110936Y2 (ja) | 1989-03-29 |
Family
ID=29963745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17183681U Granted JPS5877066U (ja) | 1981-11-18 | 1981-11-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877066U (ja) |
-
1981
- 1981-11-18 JP JP17183681U patent/JPS5877066U/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| INTERNATIONAL ELECTRON DEVICE MEETING TECHNICAL DIGEST=S53 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5877066U (ja) | 1983-05-24 |
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