JPH0793414B2 - Ｌｓｉマスタスライスチップ - Google Patents
ＬｓｉマスタスライスチップInfo
- Publication number
- JPH0793414B2 JPH0793414B2 JP4280067A JP28006792A JPH0793414B2 JP H0793414 B2 JPH0793414 B2 JP H0793414B2 JP 4280067 A JP4280067 A JP 4280067A JP 28006792 A JP28006792 A JP 28006792A JP H0793414 B2 JPH0793414 B2 JP H0793414B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- area
- cell
- master slice
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、セミカスタムＬＳＩの
ゲートアレイ集積回路に関するもので、特に各種素子形
成及び配線形成の自由度を向上させると共に、実質的に
セル集積度を向上させたＬＳＩマスタスライスチップに
関するものである。
ゲートアレイ集積回路に関するもので、特に各種素子形
成及び配線形成の自由度を向上させると共に、実質的に
セル集積度を向上させたＬＳＩマスタスライスチップに
関するものである。
【０００２】
【従来の技術】集積回路のうち、最後の金属蒸着による
配線までは全く同じに作っておき、最後の金属蒸着によ
る配線のみを違えて異なった機能を有する集積回路を製
造するマスタスライス方式は従来公知である。従来のこ
の様なマスタスライス集積回路では、１チップ上に電子
回路素子を配列させた素子区域とこれら素子間の配線を
行なう為の配線区域とが予め定められており、拡散工程
（ウエハ工程）の終了したマスタスライスを品種毎に異
なった配線パターンで相互配線してＬＳＩを形成する。
従って、マスタスライスは最適集積度の要請を満足する
と共に、顧客の注文に応じて回路設計が可能であり、そ
の融通性が高い点に特色を有する。
配線までは全く同じに作っておき、最後の金属蒸着によ
る配線のみを違えて異なった機能を有する集積回路を製
造するマスタスライス方式は従来公知である。従来のこ
の様なマスタスライス集積回路では、１チップ上に電子
回路素子を配列させた素子区域とこれら素子間の配線を
行なう為の配線区域とが予め定められており、拡散工程
（ウエハ工程）の終了したマスタスライスを品種毎に異
なった配線パターンで相互配線してＬＳＩを形成する。
従って、マスタスライスは最適集積度の要請を満足する
と共に、顧客の注文に応じて回路設計が可能であり、そ
の融通性が高い点に特色を有する。
【０００３】典型的なマスタスライスチップ１の構造を
図１に示してある。図示した如く、マスタスライスチッ
プ１は、大略、素子区域１ａと、配線区域１ｂと、Ｉ／
Ｏバッファ・パッド部１ｃとを有するもので、これら各
区域が半導体基板上に区画されている。素子区域１ａに
は、ＭＯＳトランジスタ等の電子回路素子がアレイ状に
多数配設されており、例えばＭＯＳトランジスタのゲー
トでゲートアレイが構成されている。配線区域１ｂは、
素子区域１ａ内の素子を相互に接続する為の配線を施す
区域で、そこには横方向に延在するアンダーパス（埋設
配線層）２が複数個１列アレイ状に設けられている。こ
れらのアンダーパスは、通常、多結晶シリコン、又はＰ
＋拡散やＮ＋拡散の拡散層として形成される。一方、配
線区域１ｂにおける縦方向のメタル配線は、アンダーパ
ス２上に存在する絶縁層上にＡｌ等の金属を蒸着して形
成する。
図１に示してある。図示した如く、マスタスライスチッ
プ１は、大略、素子区域１ａと、配線区域１ｂと、Ｉ／
Ｏバッファ・パッド部１ｃとを有するもので、これら各
区域が半導体基板上に区画されている。素子区域１ａに
は、ＭＯＳトランジスタ等の電子回路素子がアレイ状に
多数配設されており、例えばＭＯＳトランジスタのゲー
トでゲートアレイが構成されている。配線区域１ｂは、
素子区域１ａ内の素子を相互に接続する為の配線を施す
区域で、そこには横方向に延在するアンダーパス（埋設
配線層）２が複数個１列アレイ状に設けられている。こ
れらのアンダーパスは、通常、多結晶シリコン、又はＰ
＋拡散やＮ＋拡散の拡散層として形成される。一方、配
線区域１ｂにおける縦方向のメタル配線は、アンダーパ
ス２上に存在する絶縁層上にＡｌ等の金属を蒸着して形
成する。
【０００４】図２は、従来技術のマスタスライスチップ
においてロジックユニットの形成及びロジックユニット
間の配線の典型例を示している。即ち、図２に示す如
く、従来のマスタスライスチップでは、互いに隣接して
素子区域１ａと配線区域１ｂとが区画形成されており、
素子区域１ａには１列アレイ状に配列されてベーシック
セルＣ1 ，Ｃ2 等が設けられている。図示例の場合は、
各ベーシックセルの左半分はＰＭＯＳ構造であり、一方
右半分はＮＭＯＳ構造に形成されている。
においてロジックユニットの形成及びロジックユニット
間の配線の典型例を示している。即ち、図２に示す如
く、従来のマスタスライスチップでは、互いに隣接して
素子区域１ａと配線区域１ｂとが区画形成されており、
素子区域１ａには１列アレイ状に配列されてベーシック
セルＣ1 ，Ｃ2 等が設けられている。図示例の場合は、
各ベーシックセルの左半分はＰＭＯＳ構造であり、一方
右半分はＮＭＯＳ構造に形成されている。
【０００５】ＰＭＯＳ構造は、互いに離隔して基板内に
形成された３個のＰ導電型拡散領域３ａ，３ｂ，３ｃ
と、夫々の拡散領域間にまたがり絶縁層を介して基板上
に設けられた一対のゲート電極４ａ，４ｂとを有してい
る。ＮＭＯＳ構造は、互いに離隔して基板内に形成され
た３個のＮ導電型拡散領域５ａ，５ｂ，５ｃと、夫々の
拡散領域間にまたがり上述したＰＭＯＳと共通のゲート
電極４ａ，４ｂとで構成されている。
形成された３個のＰ導電型拡散領域３ａ，３ｂ，３ｃ
と、夫々の拡散領域間にまたがり絶縁層を介して基板上
に設けられた一対のゲート電極４ａ，４ｂとを有してい
る。ＮＭＯＳ構造は、互いに離隔して基板内に形成され
た３個のＮ導電型拡散領域５ａ，５ｂ，５ｃと、夫々の
拡散領域間にまたがり上述したＰＭＯＳと共通のゲート
電極４ａ，４ｂとで構成されている。
【０００６】ベーシックセルＣ1 において、金属配線６
及びコンタクト６ａ，６ａを介して拡散領域３ｂと５ａ
とが電気的に接続されている。又、電源電圧ＶDDが供給
されるリード線ＶDDは、コンタクト７ａ，７ｂを介し
て、夫々拡散領域３ａ，３ｃに接続されており、所定電
位（接地電位）ＶSSに接続されるリード線ＶSSは、コン
タクト８を介して拡散領域５ｃに接続されている。一対
のゲート電極４ａ，４ｂには、一対の入力電圧が供給さ
れる入力リード線Ｖ1 ，Ｖ2 が接続されており、又拡散
領域５ａにはセルＣ1 からの出力を取り出す出力リード
線ＶOUT が接続されている。
及びコンタクト６ａ，６ａを介して拡散領域３ｂと５ａ
とが電気的に接続されている。又、電源電圧ＶDDが供給
されるリード線ＶDDは、コンタクト７ａ，７ｂを介し
て、夫々拡散領域３ａ，３ｃに接続されており、所定電
位（接地電位）ＶSSに接続されるリード線ＶSSは、コン
タクト８を介して拡散領域５ｃに接続されている。一対
のゲート電極４ａ，４ｂには、一対の入力電圧が供給さ
れる入力リード線Ｖ1 ，Ｖ2 が接続されており、又拡散
領域５ａにはセルＣ1 からの出力を取り出す出力リード
線ＶOUT が接続されている。
【０００７】上述の如く接続されたセルＣ1 はＣＭＯＳ
・ＮＡＮＤゲートを形成しており、その回路図を図３に
示してある。図において、直列接続された一対のＮＭＯ
ＳＱ1 ，Ｑ2 とでドライバーを構成し、並列接続された
一対のＰＭＯＳ Ｑ3 ，Ｑ4 とで負荷トランジスタを構
成している。Ｖ1 ＝０の場合には、Ｑ1 がオフでＱ3 が
オンである。従って、Ｑ1 及びＱ3 の電流は入力Ｖ2 の
いかんに拘わらずゼロで、ＰＭＯＳ Ｑ3 の電圧降下は
ゼロ及びＶOUT ＝ＶDDである。一方、Ｖ1 ＝Ｖ2 ＝ＶDD
の場合には、ＮＭＯＳ Ｑ1 及びＱ2 がオンで、ＰＭＯ
Ｓ Ｑ3 及びＱ4 がオフである。従って、ＮＭＯＳ Ｑ
1 及びＱ2 における電圧降下はゼロでＶOUT ＝０であ
る。尚、セルＣ2 もセルＣ1 と同様に接続されて別の２
入力ＣＭＯＳ・ＮＡＮＤゲートを構成している。
・ＮＡＮＤゲートを形成しており、その回路図を図３に
示してある。図において、直列接続された一対のＮＭＯ
ＳＱ1 ，Ｑ2 とでドライバーを構成し、並列接続された
一対のＰＭＯＳ Ｑ3 ，Ｑ4 とで負荷トランジスタを構
成している。Ｖ1 ＝０の場合には、Ｑ1 がオフでＱ3 が
オンである。従って、Ｑ1 及びＱ3 の電流は入力Ｖ2 の
いかんに拘わらずゼロで、ＰＭＯＳ Ｑ3 の電圧降下は
ゼロ及びＶOUT ＝ＶDDである。一方、Ｖ1 ＝Ｖ2 ＝ＶDD
の場合には、ＮＭＯＳ Ｑ1 及びＱ2 がオンで、ＰＭＯ
Ｓ Ｑ3 及びＱ4 がオフである。従って、ＮＭＯＳ Ｑ
1 及びＱ2 における電圧降下はゼロでＶOUT ＝０であ
る。尚、セルＣ2 もセルＣ1 と同様に接続されて別の２
入力ＣＭＯＳ・ＮＡＮＤゲートを構成している。
【０００８】図２において、配線区域１ｂが素子区域１
ａに隣接して設けられており、配線区域１ｂには、例え
ば所定の導電型の不純物を基板内に拡散させて形成した
アンダーパス２が複数個、水平方向に延在して設けられ
ている。ＮＡＮＤゲートを構成するセルＣ1 の出力Ｖ
OUT はアンダーパス２ａに接続され、リード線９を介し
て別の素子区域のロジックユニットに接続される。一
方、別のＮＡＮＤゲートを構成するセルＣ2 の出力Ｖ
OUT ′はアンダーパス２ｂを介してリード線１０に接続
されており、リード線１０は図示していないが配線区域
１ｂの反対側に設けられている素子区域の別のロジック
ユニットに接続される。図２の配線区域１ｂには、更
に、２本のメタル配線１１、１１が設けられた状態が示
されている。
ａに隣接して設けられており、配線区域１ｂには、例え
ば所定の導電型の不純物を基板内に拡散させて形成した
アンダーパス２が複数個、水平方向に延在して設けられ
ている。ＮＡＮＤゲートを構成するセルＣ1 の出力Ｖ
OUT はアンダーパス２ａに接続され、リード線９を介し
て別の素子区域のロジックユニットに接続される。一
方、別のＮＡＮＤゲートを構成するセルＣ2 の出力Ｖ
OUT ′はアンダーパス２ｂを介してリード線１０に接続
されており、リード線１０は図示していないが配線区域
１ｂの反対側に設けられている素子区域の別のロジック
ユニットに接続される。図２の配線区域１ｂには、更
に、２本のメタル配線１１、１１が設けられた状態が示
されている。
【０００９】
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来のＬＳＩマスタスライスチップにおいて
は、複数個のベーシックセルを有する素子区域とセル間
接続を行なう為の配線区域とを交互に配設するものであ
って、素子区域内のベーシックセルの各部を接続して所
望のロジックユニット（例えば、ＮＡＮＤやＮＯＲ等）
を形成し、かく形成されたロジック間の接続を配線区域
を利用して配線接続して組合わせロジック回路を形成し
ていた。この場合に、配線区域は所定方向に配向された
アンダーパスを有し、ロジックユニット間の配線接続に
のみ使用されていた。従って、従来のマスタスライスチ
ップの集積度は素子区域内に設けられるセル数で決定さ
れチップ面積の有効利用度は限定的であった。更に、或
る素子区域内のセルから別の素子区域内のセルに接続す
る為には、配線区域内に設けられたアンダーパスを通さ
ねばならず、セル間接続はある一定値以下とすることは
できず、それだけ配線の自由度も限定的であった。
な如く、従来のＬＳＩマスタスライスチップにおいて
は、複数個のベーシックセルを有する素子区域とセル間
接続を行なう為の配線区域とを交互に配設するものであ
って、素子区域内のベーシックセルの各部を接続して所
望のロジックユニット（例えば、ＮＡＮＤやＮＯＲ等）
を形成し、かく形成されたロジック間の接続を配線区域
を利用して配線接続して組合わせロジック回路を形成し
ていた。この場合に、配線区域は所定方向に配向された
アンダーパスを有し、ロジックユニット間の配線接続に
のみ使用されていた。従って、従来のマスタスライスチ
ップの集積度は素子区域内に設けられるセル数で決定さ
れチップ面積の有効利用度は限定的であった。更に、或
る素子区域内のセルから別の素子区域内のセルに接続す
る為には、配線区域内に設けられたアンダーパスを通さ
ねばならず、セル間接続はある一定値以下とすることは
できず、それだけ配線の自由度も限定的であった。
【００１０】
【課題を解決するための手段】本発明は、以上の点に鑑
みなされたものであって、ロジックユニットの形成及び
配線形成の自由度を向上させると共に、実質的にセル集
積度を向上させたＬＳＩマスタスライスチップを提供す
ることを目的とする。本発明のＬＳＩマスタスライスチ
ップは、基板内に形成した拡散領域と前記基板上に絶縁
層を介して設けられたゲート電極とで構成されるゲート
セルをベーシックセルとして有し、前記ベーシックセル
を複数個アレイ状に配設したセルアレイ区域を複数個互
いに並設して設け、前記セルアレイ区域を機能素子用及
び配線形成用に選択的に使用可能としたことを特徴とす
るものである。
みなされたものであって、ロジックユニットの形成及び
配線形成の自由度を向上させると共に、実質的にセル集
積度を向上させたＬＳＩマスタスライスチップを提供す
ることを目的とする。本発明のＬＳＩマスタスライスチ
ップは、基板内に形成した拡散領域と前記基板上に絶縁
層を介して設けられたゲート電極とで構成されるゲート
セルをベーシックセルとして有し、前記ベーシックセル
を複数個アレイ状に配設したセルアレイ区域を複数個互
いに並設して設け、前記セルアレイ区域を機能素子用及
び配線形成用に選択的に使用可能としたことを特徴とす
るものである。
【００１１】
【実施例】以下、図４及び図５を参考に本発明の具体的
実施の態様に付き説明する。図４に示した実施例から明
らかな如く、本発明のマスタスライスチップにおいて
は、区域１ａは従来のマスタスライスチップの素子区域
１ａと実質的に同じであるが、区域１ａに隣接する区域
１ｂ′は単なる配線区域ではなく、機能素子形成用又は
配線形成用に選択的可能な区域に形成してある。即ち、
本発明のマスタスライスチップでは、区域１ｂ′にも拡
散領域とゲート電極とを設けて基本的にはゲートセルア
レイを構成している。従って、区域１ｂ′は単なる配線
接続の為でなく、ロジックユニットを形成することも可
能である。尚、区域１ｂ′を本来の配線領域として使用
するときには、図中縦方向にメタルが延在され、横方向
に延在されるポリシリコンを本来のアンダーパスとして
機能させる。
実施の態様に付き説明する。図４に示した実施例から明
らかな如く、本発明のマスタスライスチップにおいて
は、区域１ａは従来のマスタスライスチップの素子区域
１ａと実質的に同じであるが、区域１ａに隣接する区域
１ｂ′は単なる配線区域ではなく、機能素子形成用又は
配線形成用に選択的可能な区域に形成してある。即ち、
本発明のマスタスライスチップでは、区域１ｂ′にも拡
散領域とゲート電極とを設けて基本的にはゲートセルア
レイを構成している。従って、区域１ｂ′は単なる配線
接続の為でなく、ロジックユニットを形成することも可
能である。尚、区域１ｂ′を本来の配線領域として使用
するときには、図中縦方向にメタルが延在され、横方向
に延在されるポリシリコンを本来のアンダーパスとして
機能させる。
【００１２】図４において、区域１ａは図２の区域１ａ
と同一の構造を有しており、実質的に同一のメタル配線
が成されて２個の独立したＮＡＮＤゲートが構成されて
いる。図４に示した実施例では、区域１ｂ′はそれと並
設されている区域１ａと同一の構成を有している。従っ
て、区域１ｂ′においても、互いに離隔して基板内に形
成された３個のＰ導電型拡散領域１３ａ，１３ｂ，１３
ｃとＮ導電型拡散領域１５ａ，１５ｂ，１５ｃ、及びこ
れらに共通なゲート電極１４ａ，１４ｂとでベーシック
セルが構成されている。ゲート電極は、例えばドープし
たポリシリコンで形成する。
と同一の構造を有しており、実質的に同一のメタル配線
が成されて２個の独立したＮＡＮＤゲートが構成されて
いる。図４に示した実施例では、区域１ｂ′はそれと並
設されている区域１ａと同一の構成を有している。従っ
て、区域１ｂ′においても、互いに離隔して基板内に形
成された３個のＰ導電型拡散領域１３ａ，１３ｂ，１３
ｃとＮ導電型拡散領域１５ａ，１５ｂ，１５ｃ、及びこ
れらに共通なゲート電極１４ａ，１４ｂとでベーシック
セルが構成されている。ゲート電極は、例えばドープし
たポリシリコンで形成する。
【００１３】図４の場合には、リード線１６によって拡
散領域１３ｂと１５ａとを接続しており、又リード線１
７を介して拡散領域１３ａと１３ｃとに電源電圧ＶDDが
供給され、ＶOUT 及びＶOUT ′を入力として夫々のゲー
ト電極１４ａ及び１４ｂに供給され、拡散領域１５ａか
ら出力Ｖ0 を取り出す構成に接続されてＣＭＯＳ・ＮＡ
ＮＤゲートを形成している。従って、メタル配線がなさ
れた図４の構成を回路図で示すと図５の如くなる。この
場合に、本発明の構成によれば、セルＣ1 で構成された
ＮＡＮＤ２１の出力とセルＣ2 で構成されたＮＡＮＤ２
２の出力とをＮＡＮＤ２３の入力端に接続させる場合に
リード線の長さが著しく短縮される。図２に示した従来
技術の場合には、ＮＡＮＤ２１及び２２の出力端とＮＡ
ＮＤ２３の入力端との接続はアンダーパス２の長さ以下
とすることはできなかった。更に、本発明においては、
区域１ａのみならず区域１ｂ′内にもロジックユニット
を形成可能であり、従って、マスタスライスチップのセ
ル集積度を増加させると共に面積有効利用率を改善して
いる。更に、本発明構成のマスタスライスチップを製造
する場合に、何等新規の工程を追加する必要がない。
散領域１３ｂと１５ａとを接続しており、又リード線１
７を介して拡散領域１３ａと１３ｃとに電源電圧ＶDDが
供給され、ＶOUT 及びＶOUT ′を入力として夫々のゲー
ト電極１４ａ及び１４ｂに供給され、拡散領域１５ａか
ら出力Ｖ0 を取り出す構成に接続されてＣＭＯＳ・ＮＡ
ＮＤゲートを形成している。従って、メタル配線がなさ
れた図４の構成を回路図で示すと図５の如くなる。この
場合に、本発明の構成によれば、セルＣ1 で構成された
ＮＡＮＤ２１の出力とセルＣ2 で構成されたＮＡＮＤ２
２の出力とをＮＡＮＤ２３の入力端に接続させる場合に
リード線の長さが著しく短縮される。図２に示した従来
技術の場合には、ＮＡＮＤ２１及び２２の出力端とＮＡ
ＮＤ２３の入力端との接続はアンダーパス２の長さ以下
とすることはできなかった。更に、本発明においては、
区域１ａのみならず区域１ｂ′内にもロジックユニット
を形成可能であり、従って、マスタスライスチップのセ
ル集積度を増加させると共に面積有効利用率を改善して
いる。更に、本発明構成のマスタスライスチップを製造
する場合に、何等新規の工程を追加する必要がない。
【００１４】以上の如く、本発明のマスタスライスチッ
プにおいては従来技術と異なり配線専用区域を設けるこ
となく、全体的にセルアレイ構成としてあるのでロジッ
クユニットの配線自由度が改善されている。尚、本発明
は上述した特定の実施例に限定されるべきものではな
く、その技術的範囲内において種々の変形が可能なもの
である。例えば、区域１ａとそれに隣接する区域１ｂ′
とでＰＭＯＳとＮＭＯＳの配置関係を逆にすることも可
能である。
プにおいては従来技術と異なり配線専用区域を設けるこ
となく、全体的にセルアレイ構成としてあるのでロジッ
クユニットの配線自由度が改善されている。尚、本発明
は上述した特定の実施例に限定されるべきものではな
く、その技術的範囲内において種々の変形が可能なもの
である。例えば、区域１ａとそれに隣接する区域１ｂ′
とでＰＭＯＳとＮＭＯＳの配置関係を逆にすることも可
能である。
【図１】 従来のマスタスライスチップの構成を示した
説明図。
説明図。
【図２】 従来のマスタスライスチップでメタル配線を
行ない１対のＣＭＯＳ・ＮＡＮＤゲートを構成した状態
を示した説明図。
行ない１対のＣＭＯＳ・ＮＡＮＤゲートを構成した状態
を示した説明図。
【図３】 図２のＣＭＯＳ・ＮＡＮＤゲートの回路図。
【図４】 本発明の１実施例のマスタスライスチップで
メタル配線を行ないＣＭＯＳ・ＮＡＮＤゲートの組み合
せロジックを構成した状態を示した説明図。
メタル配線を行ないＣＭＯＳ・ＮＡＮＤゲートの組み合
せロジックを構成した状態を示した説明図。
【図５】 図４の構造のロジック回路図である。
３，５，１３，１５ 拡散領域 ４，１４ ゲ
ート電極
ート電極
Claims (1)
- 【請求項１】 基板内に形成した複数個の拡散領域と前
記基板上に絶縁層を介して設けられた複数個のゲート電
極とで構成される複数個のゲートセルをベーシックセル
として有し、前記複数個のゲート電極は各々複数個のゲ
ートセルに共通して用いられ、前記ベーシックセルを複
数個１列アレイ状に配設したセルアレイ区域を複数個互
いに並設して設け、前記セルアレイ区域を機能素子形成
用及び配線形成用に選択的に使用可能とすると共に配線
形成用に使用された前記セルアレイ区域においては前記
ゲート電極を配線として用いて異なる前記ベーシックセ
ル間の接続が行われ、且つ前記ベーシックセルは第１導
電型構造部分とそれと反対導電型の第２導電型構造部分
とを有しており、あるセルアレイ区域内の各ベーシック
セルの第１導電型構造部分がそれに隣接するセルアレイ
区域内の第１導電型構造部分と隣接して配設されている
ことを特徴とするＬＳＩマスタスライスチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4280067A JPH0793414B2 (ja) | 1992-10-19 | 1992-10-19 | Ｌｓｉマスタスライスチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4280067A JPH0793414B2 (ja) | 1992-10-19 | 1992-10-19 | Ｌｓｉマスタスライスチップ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57001356A Division JPS58119647A (ja) | 1982-01-09 | 1982-01-09 | Ｌｓｉマスタスライスチツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198784A JPH05198784A (ja) | 1993-08-06 |
| JPH0793414B2 true JPH0793414B2 (ja) | 1995-10-09 |
Family
ID=17619845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4280067A Expired - Lifetime JPH0793414B2 (ja) | 1992-10-19 | 1992-10-19 | Ｌｓｉマスタスライスチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793414B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1440512A (en) * | 1973-04-30 | 1976-06-23 | Rca Corp | Universal array using complementary transistors |
| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5538015A (en) * | 1978-09-08 | 1980-03-17 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1992
- 1992-10-19 JP JP4280067A patent/JPH0793414B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198784A (ja) | 1993-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6271548B1 (en) | Master slice LSI and layout method for the same | |
| US5917207A (en) | Programmable polysilicon gate array base cell architecture | |
| KR100377892B1 (ko) | 게이트어레이의기본셀및이기본셀을포함하는게이트어레이 | |
| EP0609096B1 (en) | Double buffer base gate array cell | |
| US5814844A (en) | Gate array having highly flexible interconnection structure | |
| US4855803A (en) | Selectively definable semiconductor device | |
| JPS647508B2 (ja) | ||
| US4525809A (en) | Integrated circuit | |
| US4356504A (en) | MOS Integrated circuit structure for discretionary interconnection | |
| JPH0434309B2 (ja) | ||
| KR900003029B1 (ko) | 칩을 갖는 집적회로 장치 | |
| US4942447A (en) | Borderless master slice CMOS device | |
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| JPH02862B2 (ja) | ||
| JPH10173055A (ja) | セルベース半導体装置及びスタンダードセル | |
| JPH0793414B2 (ja) | Ｌｓｉマスタスライスチップ | |
| JPH0475664B2 (ja) | ||
| KR910009356B1 (ko) | Cmos 인버터를 갖는 반도체 집적회로 | |
| JPH0122736B2 (ja) | ||
| JPH1154509A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6074647A (ja) | 半導体集積回路装置 | |
| JPH0140499B2 (ja) | ||
| EP0614224A1 (en) | Basic gate array cell with salicide power distribution | |
| JP2679034B2 (ja) | 半導体集積装置 | |
| JPS5844592Y2 (ja) | 半導体集積回路装置 |