JPS5925381B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS5925381B2
JPS5925381B2 JP52158445A JP15844577A JPS5925381B2 JP S5925381 B2 JPS5925381 B2 JP S5925381B2 JP 52158445 A JP52158445 A JP 52158445A JP 15844577 A JP15844577 A JP 15844577A JP S5925381 B2 JPS5925381 B2 JP S5925381B2
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Description

【発明の詳細な説明】 本発明は半導体集積回路装置に関し、特にマスタースラ
イス方式によるＭＩＳ型大規模集積回路に関する。
大規模集積回路が大型化するにつれて多品種少量生産の
傾向が著るしい今日、製造コストを低減し、製造期間を
短縮するために、マスタースライス（ｍａｓｔｅｒｓｌ
ｉｃｅ）方式による大規模集積回路の製造が注目されて
いる。
マスタースライス方式とは、一つの半導体個片（チップ
）中に゛゛基本素子集合”（通常は複数のトランジスタ
や抵抗からは基本回路）を、予め大量に作成しておき、
開発品種に応じて配線マスクを作成してされるトランジ
スタや抵抗間を結合して所望の電気回路動作を有する大
規模集積回路を完成させるものである。
マスタースライス方式によれば、トランジスタ及び抵抗
等からなる基本素子集合は、予め大量に形成されている
ので、品種開発の要望が生じた時点で配線用のマスクの
みを作ればよく、開発期間が短縮される。
また、その基本素子集合は種々の大規模集積回路に共通
して使用可能であるから、開発コストも低減される。こ
のようなマスタースライス方式の大規模集積回路は、ト
ランジスタ及び抵抗等からなる基本素子集合を半導体チ
ツプの所望領域に整然とした行列形式に配置するのが一
般であり、このように標準化することにより電子計算機
による自動配置、配線処理が有効に採用され得る。
マスタースライス方式の大規模集積回路は、またトラン
ジスタ等の素子を含む基本素子集合と配線部分とに分け
られるが、配置されているすべてのトランジスタを使用
するのは非常に稀である。
そこで、未使用の基本素子集合が存在している場合、そ
の領域上が配線領域として使用することができれば配線
はより容易となり、配線設計の期間が短縮されることに
なる。本発明は上述の如き種々の事情に鑑みなされたも
ので、その目的は相補型ＭＩＳトランジスタを使つて簡
単な構造でしかも小面積の共通部分を備え、しかも基本
素子集合として作成されているトランジスタ上に卦いて
、未使用のトランジスタ上は配線領域として使用するこ
とを可能ならしめる様なマスタースライス方式の半導体
集積回路装置を提供することにある。
その目的のために、本発明の半導体集積回路装置は、複
数の基本素子集合が配列され、配線層により該基本素子
間が接続されてなるマスタスライス方式の半導体集積回
路装置において、該基本素子集合の各々が、ソース領域
あるいはドレイン領域を共有する２個の一導電型チヤン
ネルＭＩＳトランジスタと、ソース領域あるいはドレイ
ン領域を共有する２個の反対導電型チヤンネルＭＩＳト
ランジスタとを有し、前記一導電型チヤンネルＭＩＳト
ランジスタの一方のＭＩＳトランジスタのゲート電極と
反対導電型チヤンネルトランジスタの一方のＭＩＳトラ
ンジスタのゲート電極とが単一の導体層から成る共通電
極で構成され、一導電型チヤンネルＭＩＳトランジスタ
の他方のＭＩＳトランジスタのゲート電極と反対導電型
ＭＩＳトランジスタの他方のＭＩＳトランジスタのゲー
ト電極とが単一の導体層から成る共通電極で構成され、
２つの該共通電極が並設され且つそれぞれの共通電極が
両端部及び該一導電型チヤンネルと反対導電型チヤンネ
ルＭＩＳトランジスタとの間の中央部に端子取出し部を
有してなる相補型ＭＩＳトランジスタから構成され、前
記配線層が前記共通電極の層とは異なる層にて構成され
てなることを特徴とするものである。
以下実施例について詳細に説明する。第１図は本発明に
係る大規模集積回路を構成するに使用される基本素子集
合（以下基本セルと称する）を示す。
該基本セルは２個のＰチヤンネル型のＭＩＳトランジス
タＴＲｌ，ＴＲ２と、２個のＮチヤンネル型のＭＩＳト
ランジスタＴＲ３，ＴＲ４からなる。そして、同一チヤ
ンネル同士のトランジスタは、そのソースまたはドレイ
ンの一方を共有している。加えて、異なる同士の２組の
トランジスタ対はゲートを共有している。第２図は第１
図に示した基本セルの回路構成を実現する不純物導入領
域パターンとゲート電極パターンの正面図を示す。
図中、１は例えば多結晶（ポリ）シリコンＳｉからなる
第１のゲート電極配線層、１Ａ，１Ｂ，１Ｃは該第１の
ゲートの端子取出し部、２は同じくポリシリコンからな
る第２のゲート電極配線層、２Ａ，２Ｂ，２Ｃは該第２
のゲートの端子取出し部である。また３，４，５はＮ＋
型領域で、Ｎチヤンネル型トランジスタのソース｝よび
ドレイン領域となる。また６，７，８はｐ＋型領域で、
Ｐチヤンネル型トランジスタのソース卦よびドレイン領
域となる。更に９は前記Ｎチヤンネル型トランジスタが
形成される島状Ｐ型領域（Ｐ−Ｗｅｌｌ）であり、Ｎ型
のシリコン半導体基板１０に予め形成されている。ここ
で、これらのソース領域、ドレイン領域は通常の不純物
導入法、例えばイオン注入法、不純物含有ガラスからの
固相一固相拡散法等によつて形成することができる。ポ
リシリコンからなるゲート電極へは、これらのソース領
域、ドレイン領域形成時に同時に不純物が導入されて導
電性が付与される。このように本発明に係る基本セルは
、ゲート電極の端子取出し部１Ｂ，２Ｂを中央にして左
右対称にｐ＋型｝よびＮ＋型領域をそれぞれ３個配設し
、且つ該不純物導入領域間をそれぞれ覆つて上下対称の
２個のゲート電極を配置している。加えて、各ゲート電
極の端子取出し部を両端と中央に設け、且つ上下のゲー
ト電極間には不純物導入領域４及び７から端子を取り出
せるだけの間隔を設けている。な｝、第３図は第２図Ａ
−Ｎ線に沿つて切断した断面図、第４図は第２図Ｂ−Ｗ
線に沿つて切断した断面図であり、同図中、１１は例え
ば二酸化シリコンＳｉＯ２からなるゲート絶縁膜であり
また１２は同様に二酸化シリコンからなるフイールド絶
縁膜である。上述の如き基本セルは、一個の半導体チツ
プ上に卦いて列状にいわゆるアレイとして配列される。
ここで、縦方向に基本セルを配列したとすると、基本セ
ル１個ごとに横方向配線領域を確保せしめる。第５図は
半導体チツプ上ＶＣ．｝ける基本セルの配列を示すもの
で、該基本セルの配列領域２０にはそれぞれ縦方向に数
十乃至数百の基本セル２１が配設され、各配列領域２０
間に設けた縦方向の配線用空領域２２には１０〜３０本
程度の配線が設けられる。そして、該配列領域２０は半
導体チツプ上に横方向に数十列必要に応じて配設され得
る。第６図は基本セル２１の配列状態を拡大して示した
平面図であり、基本セル２１と２１の間には横方向の配
線用空領域２３が形成されており、この部分は１〜４本
程度の配線が設けられるだけの間隙が設けられる占この
ように、横方向の配線用空領域２３が、各基本セル間に
存在することにより、横方向の配線の分散が図れる。
配線の局所的な集中＆峰？率を低下せしめるところであ
り、大規模集積回路内全体に配線を分散せしめることは
、配線率を向上させるために重要である。また、前述の
如く、基本セルのゲート電極端子は左右対称に縦方向の
配線用空領域２２に導出されているので、配線は非常に
容易となり、配線の自由度を高めることができる。
即ち、一方の側の縦方向の配線領域２２が過密となる場
合であつても、反対側の端子を用いて隣り合う縦方向配
線領域に卦いて縦方向配線処理ができるからである。こ
のような縦方向配線並びに横方向配線を実現するに当り
、配線層としては、縦方向と横方向の２層配線層を使用
する。ここで、半導体基板に近い側すなわち下層の配線
層を第１層、遠い側すなわち上層の配線層を第２層とす
ると、第１層目は第５図｝よび第６図の矢印Ａ方向すな
わち基本セルを隣接して配置する縦方向と平行であり、
第２層目は矢印Ｂ方向すなわち第１層目と直交する横方
向に設定することができる。前記下層配線層は前記ポリ
シリコンゲート電極を覆う例えば燐シリケートガラス（
ＰＳＧ）からなる第１の絶縁層上に形成され、上層配線
層は前記下層配線層を覆う同じく燐シリケートガラスか
らなる絶縁層上に形成される。更に該上層配線層を覆つ
てパツシベーシヨン用燐シリケートガラス層が形成され
る。ここで前記第１層目の配線は、前記配線用空領域２
２に設けるだけでなく、第７図に示すように、基本セル
配列領域２０上も利用する。そして、この再本セル上に
配設される配線は、電源線に当てられ、これらは基本セ
ル間の配線用空領域２３の島領域９上に設けられたｐ＋
型領域２４、とＮ型シリコン半導体基板上のＮ＋型領域
２５の×印を加えた点で抵抗性（オーミツク）接触をし
′（．める。相補型ＭＩＳ回路に卦いては、未使用の入
力ゲートがどこにも結線されていない状態は許されず、
電源線に接触されねばならない。このような空入力端子
を処理するために、前述した基本セル毎に存在する横方
向の配線用空領域２３を利用する。
第７図ＶＣ訃いて、端子取出口ＡとＢまたはＡ′とＢ′
が空端子となつた場合は、端子取出口ＡまたはＡ″をＮ
＋型領域２５と第１層目の配線層を利用して接続し、端
子取出口ＢまたはＢ′をＰ＋領域２４と第１層目の配線
層を利用して接続することにより、空端子をＡＡ電源又
はＳｓ電源へいずれにも容易に接続し得る。
このような空端子の処理は、縦方向の配線用空領域２２
に設けられた配線と電源線とに挟まれた第１層目の空領
域を利用しての結線処理により実現できるため、横方向
の第２層目の配線層とは無関係に空端子の処理が行なえ
、半導体チツブ上の配線領域を非常に有効に利用し得る
。
一方、マスタースライス方式においては、前述の如き基
本セルに卦ける基本的な素子を適宜結線することにより
、種々のゲート回路、フリツプ・フロツプ回路等が形成
できるものでなければならない。
本発明に用いられる基本的な素子すなわち基本セルを用
いれば、それら基本セル間のみにて適宜結線を行なうこ
とにより数十種類の論理ゲート、フリツブ・フリツブ回
路を形成することができる。
次に本発明に係る基本セルを用いて、論理否定積回路（
ＮＡＮＤ）を構成する例を示す。第８図はＮＡＮＤ回路
の論理シンボル図、第９図は相補形ＭＩＳ半導体装置か
ら構成されるＮＡＮＤ回路の回路図である。
第１０図は、このようなＮＡＮＤ回路を本発明に係る基
本セルを用いて構成した場合のレイアウト図である。第
１０図に卦いて、太い実線は第１層目の配線、細い実線
は第２層目の配線であり、×印は各配線が電極窓を通し
て半導体基板内の不純物導入領域とオーミツクな接触を
している点であり、・印は第１層目配線と第２層目配線
との接続点である。該接続点は図示されない、例えば燐
シリケートガラス（ＰＳＧ）からなる層間絶縁層に設け
られた貫通孔Ｖｉａによつて与えられる。ここで注目す
べきことは、本発明に係る基本セルから構成されたＮＡ
ＮＤ回路に卦いては、２つのゲート電極１及び２の間に
設けられた間隙によつて、該ＮＡＮＤ回路の出力が、基
板セルの両側の縦方向配線領域へ導出可能な点である。
また第１１図はＤ型フリツブ・フロツプ回路の論理シン
ボル図、第１２図は相補型ＭＩＳ半導体装置から構成さ
れるフリツブ・フロツプ回路の回路図である。
第１３図はこのようなフリツプ・フロツブ回路を本発明
に係る基本セルを用いて構成した場合のレイアウト図で
ある。第１３図において、太い実線は第１層目の配線、
細い実線は第２層目の配線、Ｘ印は配線層が電極窓を通
して半導体基板内の不純物導入領域とオーミツクな接触
をしている点であり、・印は第１層目配線と第２層目配
線とが貫通孔を通して接続している点である。このＤ型
フリツプ・フロツプ回路の構成に卦いても前記ＮＡＮＤ
回路と同様に、その出力Ｑ，Ｑは基本セル配列の両側の
縦方向配線領域へ導出し得る。このように、本発明に係
る基本セルを１個あるいは複数個用いてフリツプ・フロ
ツブ回路やＮＡＮＤ回路が形成できれば、これらを組み
合せることによつて大半の論理構成を具体化できるとこ
ろであり、このことは本発明に係る基本セルがマスター
・スライス方式の基本的なセルとして充分に性能を満足
し、が優れたものであることを示す。
また、本発明に係る基本セルの配列方式をとれば、配線
が許される限り基本セル間に隙間を生じることなく、有
効に機能回路を埋め込むことが出来る。
即、従来のマスタースライス方式の大規模集積回路に比
べ半導体チツプ表面を有効に使え、大規模集積回路とし
てその集積度をより向上させることができる。第１４図
は、基本セルの配列領域２０に、該基本セルの組合せを
もつて構成された機能回路を配置した例を示すもので、
同図において３１は３入力ＮＡＮＤ回路形成領域、３２
はフリツプ・フロツプ回路形成領域、３３はインバータ
形成領域、３４は２入力ＮＯＲ回路形成領域、３５はフ
リツプ・フロツプ回路形成領域、３６は２人力ＮＡＮＤ
回路形成領域、３７は３入力ＮＯＲ回路形成領域である
。
これらの回路間を縦方向配線並びに横方向配線をもつて
適宜接続し、所望の大規模集積回路を構成する。第１５
図は本発面を実施した大規模回路半導体チツプ表面の概
略図であり、同図中４１は大規模集積回路の外部とのイ
ンターフエース回路を形成する領域と入出力電極パツド
形成領域である。
すなわち、第１６図に示すように、複数個のトランジス
タと抵抗を配置した素子配置部４２と入出力電極パツド
４３からなる入出力（１／Ｏ）マグロス４４を設ける。
Ｉ／Ｏマグロスは、半導体チツプ内に、前記基本セルを
もつて構成される論理回路の入出力バツフア回路（３−
ステート・アウト・フット・インプツトバツフア、３−
ステートアウト・フットバッファ、トルーアウトブツト
バッフア、あるいはトルーインプツトバツフア等）を形
成するのに足りるだけのトランジスタや抵抗を有する。
そして必要によつて、Ｉ／Ｏマグロスを配線して所望の
バツフア回路を設ける。なお前記人出力電極パツド４３
のそれぞれへは、一般のリード細線が接続されて外部回
路と接続され得る。な｝、前述の如く各基本セル分配列
領域２０には、それぞれ電源Ｖｓｓ電源線とＶＤＤ電源
線が縦方向に設けられているがこれらの電源線は他の配
線に比べて非常に長くなる。従つて、該配線自体の有す
る抵抗による電圧降下が生じて、場所の相異によりある
基本セルへ印加される電源電圧が異なるような場合が生
じる。このため、本発明に｝いては、たとえば基本セル
１０個ごとに横方向に均圧線４２″を設け、半導体チツ
プ上の各部のＶｓｓ電源線並びにＶＤＤ電源線それぞれ
にあ・ける電圧の均一化を図る。この均圧線は第２層目
配線層の空領域に形成される。な卦、本発明の実施例に
訃いて、前記基本セルを構成するＭＩＳ型トランジスタ
のゲート電極は、多結晶（ポリ）シリコンから構成され
、該ポリシリコンゲートはソース領域、ドレイン領域の
形成の際に導電性が付与されている。
このようなポリシリコンをゲート電極としてＭＩＳ型ト
ランジスタを構成した場合、該ポリシリコン層は比較的
高抵抗を有するため、該ＭＩＳ型トランジスタの動作の
高速化を図ることが困難である。
そこで本発明の発展した実施例に卦いては、前記配線層
構造を形成する際に、横方向の配線層と同一平面上にあ
つてこれと平行して、ポリシリコンゲート電極上に金属
層を形成し、該金属層とポリシリコンゲート電極とを、
該ポリシリコンゲート電極の端子取出し部に｝いて接続
し、実質的にポリシリコンゲート電極の有効断面積を増
加させ、該ポリシリコン電極の抵抗を低下せしめる。
前記金属層は、絶縁膜を介してその下に位置するポリシ
リコンゲート電極と同一パターン形状として、該ポリシ
リコンゲート電極と重量させる構造をとることができる
。しかしながら、該金属層が、例えば領域４，７等から
導出される横方向の配線と近接し製造工程あるいは電気
的特性に｝いて問題が生ずる恐れが生ずる場合には、第
１７図に示すように、ポリシリコンゲート電極の端子取
出し部間を直線状に結合する。同図において、５１，５
２は金属層、５３Ａ，５３Ｂ，５３Ｃ並びに５４Ａ，５
４Ｂ，５４Ｃは、該金属層５１，５２とポリシリコンゲ
ート電極の端子取出し部上に設けられた接続孔であり、
他は前述の第２図乃至第４図、第６図、第７図及び第１
０図等に示された部位と同一番号を付している。
な卦このほか、ゲート電極を高耐熱性金属によつて形成
することもできる。以上詳細に説明したように、本発明
に係る大規模集積回路は、基本単位セルとなる基本セル
の構造が相補型のＭＩＳ構造をとり非常に小型であるた
め、該基本セルの配列領域内に数多くの基本セルを収容
することができる。
そして集積度を従来の大規模集積回路に比べてより大き
くすることができる。また基本セルの配線構造は複雑な
配線構造を用いることなく、ゲート電極配線のみからな
つているため、非常に小型である。
従つて、基本セル上には実質的に基本セル専用の配線層
を形成する必要がないため、該基本セル上を他の基本セ
ルとのあるいは他の基本セル間の配線領域として用いる
ことができ、更に未使用の基本セル上も他の基本セル間
の配線領域として使用できるため、設計の自由度が非常
に高い。
【図面の簡単な説明】
第１図は本発明に係る大規模集積回路を構成する共通部
分の回路図、第２図は共通部分のパターンの正面図、第
３図は第２図Ａ−Ａ″線に沿つて切断した断面図、第４
図は第２図Ｂ−Ｂ′線に沿つて切断した断面図、第５図
はチツプ上の共通部分の配列を示す平面図、第６図卦よ
び第７図は共通部分の配列を拡大して示した平面図、第
８図はＮＡＮＤ回路の論理シンボル図、第９図はＮＡＮ
Ｄ回路の回路図、第１０図は共通部分を用いたＮＡＮＤ
回路のレイアウト図、第１１図はＤ型フリツプ・フロツ
プ回路の論理シルボル図、第１２図はフリツプ・フロツ
プ回路の回路図、第１３図はフリツプ・フロツプ回路の
レイアウト図、第１４図は共通部分配列領域に機能回路
を配置した例を示した配置図、第１５図卦よび第１６図
は本発明を実施した大規模集積回路チツプの全体的な概
略図、第１７図は本発明に卦ける基本素子集合の他の実
施例を示す平面図である。 図中、１は第１のゲート電極配線層、１Ａ，１Ｂ，１Ｃ
は端子取出口、２は第２のゲート電極配線層、２Ａ，２
Ｂ，２Ｃは端子取出口、３，４，５は▼型領域、６，７
，８はｐ＋型領域、９はＰ型島領域、１０は半導体基板
、１１はゲート絶縁膜、２０は基本セルの配列領域、２
１は基本素子集合（基本セル）、２２は縦方向の配線用
空領域、２３は横方向の配線用空領域、２４はＰ＋型領
域、２５はＮ＋型領域、４２″は均圧線、５１，５２は
金属層である。

Claims (1)

    【特許請求の範囲】
  1. １ 複数の基本素子集合が配列され、配線層により該基
    本素子間が接続されてなるマスタスライス方式の半導体
    集積回路装置において、該基本素子集合の各々が、ソー
    ス領域あるいはドレイン領域を共有する２個の一導電型
    チャンネルＭＩＳトランジスタと、ソース領域あるいは
    ドレイン領域を共有する２個の反対導電型チャンネルＭ
    ＩＳトランジスタとを有し、前記一導電型チャンネルＭ
    ＩＳトランジスタの一方のＭＩＳトランジスタのゲート
    電極と反対導電型チャンネルトランジスタの一方のＭＩ
    Ｓトランジスタのゲート電極とが単一の導体層から成る
    共通電極で構成され、一導電型チャンネルＭＩＳトラン
    ジスタの他方のＭＩＳトランジスタのゲート電極と反対
    導電型ＭＩＳトランジスタの他方のＭＩＳトランジスタ
    のゲート電極とが単一の導体層から成る共通電極で構成
    され、２つの該共通電極が並設され且つそれぞれの共通
    電極が両端部及び該一導電型チャンネルと反対導電型チ
    ャンネルＭＩＳトランジスタとの間の中央部に端子取出
    し部を有してなる相補型ＭＩＳトランジスタから構成さ
    れ、前記配線層が前記共通電極の層とは異なる層にて構
    成されてなることを特徴とする半導体集積回路装置。
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