JPH079389Y2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH079389Y2 JPH079389Y2 JP1987114281U JP11428187U JPH079389Y2 JP H079389 Y2 JPH079389 Y2 JP H079389Y2 JP 1987114281 U JP1987114281 U JP 1987114281U JP 11428187 U JP11428187 U JP 11428187U JP H079389 Y2 JPH079389 Y2 JP H079389Y2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate electrode
- thin film
- film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Description
【考案の詳細な説明】 〔考案の技術分野〕 本考案は、微細化構造に適した薄膜トランジスタに関す
るものである。
るものである。
従来、画素電極となる複数の透明電極とこれらの透明電
極それぞれに接続されたスイッチング素子とをマトリク
ス状に配列した基板と、対向する透明電極を設けた対向
基板の間に、液晶等の電気光学効果を有する物質を封入
したアクティブマトリクス型のディスプレイが高コント
ラスト、高時分割駆動を可能とするために提案されてい
る。このディスプレイのスイッチング素子としては、薄
膜トランジスタが用いられている。この薄膜トランジス
タは、従来、第３図に示す如く製造されている。
極それぞれに接続されたスイッチング素子とをマトリク
ス状に配列した基板と、対向する透明電極を設けた対向
基板の間に、液晶等の電気光学効果を有する物質を封入
したアクティブマトリクス型のディスプレイが高コント
ラスト、高時分割駆動を可能とするために提案されてい
る。このディスプレイのスイッチング素子としては、薄
膜トランジスタが用いられている。この薄膜トランジス
タは、従来、第３図に示す如く製造されている。
即ち、第３図は従来の薄膜トランジスタの製造工程を示
す工程図で、この薄膜トランジスタは、同図（ａ）に示
す如く、まずガラス等の透明な基板１上に真空蒸着法等
により電極配線材料を堆積した後、フォトリソグラフィ
ー法によりパターニングして、薄膜が1000Å以下のゲー
ト電極２を形成する。次に、同図（ｂ）に示す如く、絶
縁体をスパッタリング法あるいはプラズマCVD（化学気
相成長）法等により堆積して、ゲート絶縁膜３を形成す
る。次に同図（ｃ）に示す如く、ゲート絶縁膜３上にア
モルファスシリコン等をプラズマCVD法等により堆積し
てパターニングすることにより、半導体膜４を形成する
と共に、透明導電膜を堆積してパターニングすることに
より、画素電極５を形成する。そして、この半導体膜４
と画素電極５上に真空蒸着法等により電極配線材料を堆
積して、フォトリソグラフィー法によりパターニングし
てドレイン電極６及びソース電極７を形成する。この構
造の薄膜トランジスタは、ゲート電極２とドレイン電極
６及びソース電極７とが異なる平面上にあるもので逆ス
タガ形といわれるものである。
す工程図で、この薄膜トランジスタは、同図（ａ）に示
す如く、まずガラス等の透明な基板１上に真空蒸着法等
により電極配線材料を堆積した後、フォトリソグラフィ
ー法によりパターニングして、薄膜が1000Å以下のゲー
ト電極２を形成する。次に、同図（ｂ）に示す如く、絶
縁体をスパッタリング法あるいはプラズマCVD（化学気
相成長）法等により堆積して、ゲート絶縁膜３を形成す
る。次に同図（ｃ）に示す如く、ゲート絶縁膜３上にア
モルファスシリコン等をプラズマCVD法等により堆積し
てパターニングすることにより、半導体膜４を形成する
と共に、透明導電膜を堆積してパターニングすることに
より、画素電極５を形成する。そして、この半導体膜４
と画素電極５上に真空蒸着法等により電極配線材料を堆
積して、フォトリソグラフィー法によりパターニングし
てドレイン電極６及びソース電極７を形成する。この構
造の薄膜トランジスタは、ゲート電極２とドレイン電極
６及びソース電極７とが異なる平面上にあるもので逆ス
タガ形といわれるものである。
最近、薄膜トランジスタは、ディスプレイの大面積化と
高画質化に伴って、微細化構造を実現し歩留り良く製造
することが要望されており、この様な従来の構造の薄膜
トランジスタにおいて、微細化構造にするためには、ゲ
ート電極２の配線金属幅を狭くする必要がある。
高画質化に伴って、微細化構造を実現し歩留り良く製造
することが要望されており、この様な従来の構造の薄膜
トランジスタにおいて、微細化構造にするためには、ゲ
ート電極２の配線金属幅を狭くする必要がある。
しかしながら、従来の構造の薄膜トランジスタでは、ゲ
ート絶縁膜３をスパッタリング法あるいはプラズマCVD
法等により形成しているため生産効率が低く、製造コス
トが高くなる問題点があった。
ート絶縁膜３をスパッタリング法あるいはプラズマCVD
法等により形成しているため生産効率が低く、製造コス
トが高くなる問題点があった。
また、最近では、ディスプレイの大型化、及び高画質化
に伴い、薄膜トランジスタは微細化構造の実現が要望さ
れている。そのため、ゲート電極２の配線金属幅を狭く
する必要があるが、このゲート電極２の配線幅を狭くし
た場合には、断面積が小さくなり配線抵抗の増大を招
く。従って、ゲート電極２の配線抵抗を低下させるため
に、ゲート電極２の厚みを厚くせざるを得ない。ところ
が、ゲート電極２の厚みを厚くすると、基板１とゲート
電極２との間に大きな段差を生じ、その段差上に形成さ
れる半導体領域上のドレイン電極６及びソース電極７、
及びゲート電極２の配線金属を乗り越えて形成されるド
レイン電極６の配線金属が断線する可能性が非常に高く
なる。さらに、ゲート電極２の膜厚を厚くすると、ゲー
ト絶縁膜３のステップカバレッジが悪くなり、絶縁性が
低下してゲートリークが増大する。
に伴い、薄膜トランジスタは微細化構造の実現が要望さ
れている。そのため、ゲート電極２の配線金属幅を狭く
する必要があるが、このゲート電極２の配線幅を狭くし
た場合には、断面積が小さくなり配線抵抗の増大を招
く。従って、ゲート電極２の配線抵抗を低下させるため
に、ゲート電極２の厚みを厚くせざるを得ない。ところ
が、ゲート電極２の厚みを厚くすると、基板１とゲート
電極２との間に大きな段差を生じ、その段差上に形成さ
れる半導体領域上のドレイン電極６及びソース電極７、
及びゲート電極２の配線金属を乗り越えて形成されるド
レイン電極６の配線金属が断線する可能性が非常に高く
なる。さらに、ゲート電極２の膜厚を厚くすると、ゲー
ト絶縁膜３のステップカバレッジが悪くなり、絶縁性が
低下してゲートリークが増大する。
この様なゲート電極２のエッジに生ずる段差は、ゲート
絶縁膜をゲート電極の厚さ以上、好ましくは2.5倍以上
の厚さに形成することによって小さくすることができ
る。
絶縁膜をゲート電極の厚さ以上、好ましくは2.5倍以上
の厚さに形成することによって小さくすることができ
る。
しかし、この場合には、ゲート電極上のゲート絶縁膜の
薄膜が大きくなり、トランジスタの動作特性を悪化させ
る。また、この様な厚いゲート絶縁膜を形成するには、
長時間の堆積工程を必要とするため、製造効率が著しく
低下するという問題がある。
薄膜が大きくなり、トランジスタの動作特性を悪化させ
る。また、この様な厚いゲート絶縁膜を形成するには、
長時間の堆積工程を必要とするため、製造効率が著しく
低下するという問題がある。
本考案は、上記従来の問題点等に鑑みなされたもので、
生産効率を向上させ、しかも配線金属により生じる段差
を平坦化することによって、微細化構造に適した薄膜ト
ランジスタを提供することを目的とする。
生産効率を向上させ、しかも配線金属により生じる段差
を平坦化することによって、微細化構造に適した薄膜ト
ランジスタを提供することを目的とする。
本考案は、上記目的を達成するために、基板及び該基板
上に形成されたゲート電極面上に、けい素化合物の塗布
及び焼成により成膜され、前記ゲート電極の段差を平坦
化する第１の絶縁膜が形成され、その上に半導体領域と
して半導体膜、ソース及びドレイン電極を形成すること
を要点とする。
上に形成されたゲート電極面上に、けい素化合物の塗布
及び焼成により成膜され、前記ゲート電極の段差を平坦
化する第１の絶縁膜が形成され、その上に半導体領域と
して半導体膜、ソース及びドレイン電極を形成すること
を要点とする。
以下、本考案の実施例について、図面に即して詳細に説
明する。
明する。
第１図は本考案の一実施例に係る薄膜トランジスタの構
造を示す図である。同図において、11はガラス、石英等
の材料からなる基板、12はこの基板11上にアルミニウム
（Al）、モリブデン（Mo）、金（Au）、クロム（Cr）、
銅（Cu）、チタン（Ti）、タングステン（Ｗ）等の電極
配線材料からなり厚さがほぼ3000Å程度で幅が10μｍ程
度にパターン形成したゲート電極、13はゲート電極12上
の膜厚が3000Å程度になるよう、基板11及び電極12上に
けい素化合物を塗布し、焼成して形成した絶縁膜（以下
SOG膜という）、14はSOG膜13上の前記ゲート電極12に対
応する位置に形成され、厚さが1000Å程度のアモルファ
スシリコン等からなる半導体膜、15は半導体膜14に隣接
させてSOG膜13上に形成された透明電極からなる画素電
極、16は半導体膜14上に上記電極配線材料と同様の材料
で形成されたドレイン電極、17は半導体膜14及び画素電
極15上にこれらを電気的に接続するように前記ドレイン
電極16と同様の電極配線材料で形成されソース電極であ
る。
造を示す図である。同図において、11はガラス、石英等
の材料からなる基板、12はこの基板11上にアルミニウム
（Al）、モリブデン（Mo）、金（Au）、クロム（Cr）、
銅（Cu）、チタン（Ti）、タングステン（Ｗ）等の電極
配線材料からなり厚さがほぼ3000Å程度で幅が10μｍ程
度にパターン形成したゲート電極、13はゲート電極12上
の膜厚が3000Å程度になるよう、基板11及び電極12上に
けい素化合物を塗布し、焼成して形成した絶縁膜（以下
SOG膜という）、14はSOG膜13上の前記ゲート電極12に対
応する位置に形成され、厚さが1000Å程度のアモルファ
スシリコン等からなる半導体膜、15は半導体膜14に隣接
させてSOG膜13上に形成された透明電極からなる画素電
極、16は半導体膜14上に上記電極配線材料と同様の材料
で形成されたドレイン電極、17は半導体膜14及び画素電
極15上にこれらを電気的に接続するように前記ドレイン
電極16と同様の電極配線材料で形成されソース電極であ
る。
次に上記構造の薄膜トランジスタの製造方法について説
明する。
明する。
第２図は本考案の薄膜トランジスタの一実施例に係る製
造工程を示す図である。なお、第１図に対応する部分は
同一の符号を記す。同図（ａ）において、まず、ガラ
ス、石英等からなる基板11上に真空蒸着法またはスパッ
タリング法等を用いてAl,Mo,Au,Cr,Cu,Ti,W等の電極配
線材料を膜厚3000Å程度堆積し、次にフォトリソグラフ
ィー法によりパターン形成し、パターン幅が約10μｍ程
度のゲート電極12を形成する。次に同図（ｂ）に示す如
く、基板11及びゲート電極12上にけい素化合物の溶液を
スピンコート法等によりゲート電極12上の膜厚が3000Å
程度、基板11上の膜厚が約6000Å程度で表面がほぼ平坦
化するように塗布する。このようなスピンコート法によ
る塗布は、例えば酸化シリコン(SiO2)換算で10重量％程
度のけい素化合物の溶液を基板面に滴下し、この基板を
塗布された所望のスピン回転数で回転させる。このスピ
ン回転数は、溶液の粘度との関係で種々変化するので、
その溶液の粘度に応じて適当な回転数を設定すれば良
い。次に、塗布されたシラノール系化合物の被膜を恒温
槽で約100℃30分間及び500℃30分間の２段階ベークによ
り焼成し、酸化シリコン(SiO2)のSOG膜13にする。この
けい素化合物としてはシラノール系無機化合物とシラノ
ール系無機化合物とが混合されたものを用いる。この混
合物は熱処理により固化し、透明で高耐熱性、高絶縁性
の材料である。次に同図（ｃ）に示す如く、ゲート電極
12上のSOG膜13上にアモルファスシリコン等をプラズマC
VD法等により堆積し、フォトリソグラフィー法等により
半導体領域として半導体膜14を形成する。その後、スパ
ッタリング等によりSOG膜13上に透明導電性材料として
酸化インジウム（ITO）等を膜厚500Å程度堆積し、フォ
トリソグラフィー法等により画素電極15を形成する。次
に真空蒸着法またはスパッタリング法等により電極配線
材料を膜厚が2000Å程度の厚さに堆積しフォトリソグラ
フィー法等によりドレイン電極16及びソース電極17を形
成する。
造工程を示す図である。なお、第１図に対応する部分は
同一の符号を記す。同図（ａ）において、まず、ガラ
ス、石英等からなる基板11上に真空蒸着法またはスパッ
タリング法等を用いてAl,Mo,Au,Cr,Cu,Ti,W等の電極配
線材料を膜厚3000Å程度堆積し、次にフォトリソグラフ
ィー法によりパターン形成し、パターン幅が約10μｍ程
度のゲート電極12を形成する。次に同図（ｂ）に示す如
く、基板11及びゲート電極12上にけい素化合物の溶液を
スピンコート法等によりゲート電極12上の膜厚が3000Å
程度、基板11上の膜厚が約6000Å程度で表面がほぼ平坦
化するように塗布する。このようなスピンコート法によ
る塗布は、例えば酸化シリコン(SiO2)換算で10重量％程
度のけい素化合物の溶液を基板面に滴下し、この基板を
塗布された所望のスピン回転数で回転させる。このスピ
ン回転数は、溶液の粘度との関係で種々変化するので、
その溶液の粘度に応じて適当な回転数を設定すれば良
い。次に、塗布されたシラノール系化合物の被膜を恒温
槽で約100℃30分間及び500℃30分間の２段階ベークによ
り焼成し、酸化シリコン(SiO2)のSOG膜13にする。この
けい素化合物としてはシラノール系無機化合物とシラノ
ール系無機化合物とが混合されたものを用いる。この混
合物は熱処理により固化し、透明で高耐熱性、高絶縁性
の材料である。次に同図（ｃ）に示す如く、ゲート電極
12上のSOG膜13上にアモルファスシリコン等をプラズマC
VD法等により堆積し、フォトリソグラフィー法等により
半導体領域として半導体膜14を形成する。その後、スパ
ッタリング等によりSOG膜13上に透明導電性材料として
酸化インジウム（ITO）等を膜厚500Å程度堆積し、フォ
トリソグラフィー法等により画素電極15を形成する。次
に真空蒸着法またはスパッタリング法等により電極配線
材料を膜厚が2000Å程度の厚さに堆積しフォトリソグラ
フィー法等によりドレイン電極16及びソース電極17を形
成する。
以上の製造方法による薄膜トランジスタでは、スピンコ
ート法により塗布し、焼成することで成膜することが可
能なSOG膜13をゲート絶縁膜として用いているため、従
来のようにスパッタリング法あるいはプラズマCVD法等
によりゲート絶縁膜と成形する必要がなくなり、製造が
容易になり生産効率も向上し、製造コストを低減でき
る。
ート法により塗布し、焼成することで成膜することが可
能なSOG膜13をゲート絶縁膜として用いているため、従
来のようにスパッタリング法あるいはプラズマCVD法等
によりゲート絶縁膜と成形する必要がなくなり、製造が
容易になり生産効率も向上し、製造コストを低減でき
る。
また、ゲート電極12の配線幅を狭くし、薄膜を厚くして
も、SOG膜13により基板11とゲート電極12との段差を平
坦化することができ、その上に形成されるドレインの金
属配線及び半導体領域上のソース及びドレイン電極の断
線を防止できる。従って、微細化構造が可能になる。ま
た、従来のようにドレインの金属配線及びソース及びド
レイン電極の断線防止のためにソース、ドレイン電極及
びドレイン電極の金属配線の金属膜厚を厚くする必要が
なくなり、生産効率が向上する。
も、SOG膜13により基板11とゲート電極12との段差を平
坦化することができ、その上に形成されるドレインの金
属配線及び半導体領域上のソース及びドレイン電極の断
線を防止できる。従って、微細化構造が可能になる。ま
た、従来のようにドレインの金属配線及びソース及びド
レイン電極の断線防止のためにソース、ドレイン電極及
びドレイン電極の金属配線の金属膜厚を厚くする必要が
なくなり、生産効率が向上する。
さらに、ゲート電極12がSOG膜13によって完全に覆われ
ていにため、該絶縁膜のステップカバレッジが良くな
り、ゲートリークの低減を図ることができる。
ていにため、該絶縁膜のステップカバレッジが良くな
り、ゲートリークの低減を図ることができる。
尚、本考案においてSOG膜13は、基板11とゲート電極12
との間の段差を平坦化し、かつゲート絶縁膜として必要
な膜厚に成形されていればよく、ゲート電極12の膜厚等
に基づいて決められる。従って、SOG膜13の薄膜は、実
施例の膜厚に限定されない。また、上記実施例ではSOG
膜13をスピンコート法により塗布しているが、他のロー
ルコータ法、スクリーン印刷法、ディップ法等を用いて
もよい。
との間の段差を平坦化し、かつゲート絶縁膜として必要
な膜厚に成形されていればよく、ゲート電極12の膜厚等
に基づいて決められる。従って、SOG膜13の薄膜は、実
施例の膜厚に限定されない。また、上記実施例ではSOG
膜13をスピンコート法により塗布しているが、他のロー
ルコータ法、スクリーン印刷法、ディップ法等を用いて
もよい。
以上詳細に説明した様に、本考案によれば、塗布、焼成
によって成膜される絶縁膜を基板及びゲート電極上に形
成し、この絶縁膜をゲート絶縁膜として用いているた
め、ゲート絶縁膜の成膜が容易になり生産効率が向上で
きる。また、この絶縁膜により、基板上に形成されたゲ
ート配線金属によって生じる段差が平坦化され、その上
に形成されるドレイン電極の金属配線及び半導体領域上
のソース及びドレイン電極の断線が防止できるので配線
幅を狭くした微細化構造が可能になる。さらに、ゲート
絶縁膜のステップカバレッジが良くなりゲートリークの
低減を図ることができる。
によって成膜される絶縁膜を基板及びゲート電極上に形
成し、この絶縁膜をゲート絶縁膜として用いているた
め、ゲート絶縁膜の成膜が容易になり生産効率が向上で
きる。また、この絶縁膜により、基板上に形成されたゲ
ート配線金属によって生じる段差が平坦化され、その上
に形成されるドレイン電極の金属配線及び半導体領域上
のソース及びドレイン電極の断線が防止できるので配線
幅を狭くした微細化構造が可能になる。さらに、ゲート
絶縁膜のステップカバレッジが良くなりゲートリークの
低減を図ることができる。
第１図は本考案の一実施例に係る薄膜トランジスタの構
造を示す図、 第２図（ａ）〜（ｃ）は本考案の薄膜トランジスタの一
実施例に係る製造工程を示す図、 第３図（ａ）〜（ｃ）は従来の薄膜トランジスタの製造
工程を示す図である。 11……基板、12……ゲート電極、13……SOG膜、14……
半導体膜、16……ドレイン電極、17……ソース電極．
造を示す図、 第２図（ａ）〜（ｃ）は本考案の薄膜トランジスタの一
実施例に係る製造工程を示す図、 第３図（ａ）〜（ｃ）は従来の薄膜トランジスタの製造
工程を示す図である。 11……基板、12……ゲート電極、13……SOG膜、14……
半導体膜、16……ドレイン電極、17……ソース電極．
Claims (2)
- 【請求項１】ゲート電極が形成された基板と、この基板
面上及びゲート電極面上に、けい素化合物の塗布及び焼
成により成膜され、前記ゲート電極の段差を平坦化する
一層のゲート絶縁膜と、このゲート絶縁膜上に順次形成
された半導体膜及びソース、ドレイン電極とを具備する
ことを特徴とする薄膜トランジスタ。 - 【請求項２】前記ゲート絶縁膜は、前記基板及びゲート
電極上に、けい素化合物溶液の塗布及び焼成により成膜
された絶縁膜であることを特徴とする実用新案登録請求
の範囲第１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987114281U JPH079389Y2 (ja) | 1987-07-25 | 1987-07-25 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987114281U JPH079389Y2 (ja) | 1987-07-25 | 1987-07-25 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6418761U JPS6418761U (ja) | 1989-01-30 |
| JPH079389Y2 true JPH079389Y2 (ja) | 1995-03-06 |
Family
ID=31354882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987114281U Expired - Lifetime JPH079389Y2 (ja) | 1987-07-25 | 1987-07-25 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079389Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2791613B2 (ja) * | 1990-10-12 | 1998-08-27 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192189A (en) * | 1975-02-10 | 1976-08-12 | Handotaisochi no seizohoho | |
| JPS5633899A (en) * | 1979-08-29 | 1981-04-04 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming multilayer wire |
| JPS58201364A (ja) * | 1982-05-20 | 1983-11-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS5942584A (ja) * | 1982-08-31 | 1984-03-09 | シャープ株式会社 | マトリツクス型液晶表示装置 |
-
1987
- 1987-07-25 JP JP1987114281U patent/JPH079389Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6418761U (ja) | 1989-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5229644A (en) | Thin film transistor having a transparent electrode and substrate | |
| JP3980312B2 (ja) | 液晶表示装置およびその製造方法 | |
| US6395586B1 (en) | Method for fabricating high aperture ratio TFT's and devices formed | |
| JP2594971B2 (ja) | 薄膜トランジスタパネル | |
| JP2575052B2 (ja) | 液晶表示素子 | |
| CN103633147A (zh) | 薄膜晶体管及其制造方法 | |
| JPH079389Y2 (ja) | 薄膜トランジスタ | |
| JP2598420B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH079388Y2 (ja) | 薄膜トランジスタ | |
| JPH06275645A (ja) | 半導体装置の製造方法 | |
| JPH0587029B2 (ja) | ||
| JP2604386B2 (ja) | 薄膜トランジスタパネル | |
| JP2752983B2 (ja) | 液晶表示用薄膜トランジスタの製造方法 | |
| JPH07120784A (ja) | 液晶表示装置およびその製法 | |
| JPH0830822B2 (ja) | アクテイブマトリクス液晶表示装置の製造方法 | |
| JPH08262491A (ja) | 液晶表示素子およびその製造方法 | |
| JP3813796B2 (ja) | 絶縁性樹脂基板およびそれを用いた液晶表示装置 | |
| JPH0685440B2 (ja) | 薄膜トランジスタ | |
| JPH0653506A (ja) | 薄膜トランジスタ | |
| JPH0766422A (ja) | 液晶表示装置用アレイ基板 | |
| JPH11249168A (ja) | アクティブマトリックス基板およびその製造方法、液晶パネル | |
| JP2505662B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2818013B2 (ja) | 薄膜トランジスタ装置およびその装置を製造する方法 | |
| JPH0417929Y2 (ja) | ||
| JPH02163971A (ja) | 半導体装置およびその製造方法 |