JPH0793971A

JPH0793971A - ダイナミック型半導体記憶装置

Info

Publication number: JPH0793971A
Application number: JP5234768A
Authority: JP
Inventors: Hidefumi Oba; 英史大場; Daizaburo Takashima; 大三郎高島; Hiroaki Nakano; 浩明中野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-09-21
Filing date: 1993-09-21
Publication date: 1995-04-07

Abstract

(57)【要約】【目的】各アドレスに対する不必要な短い周期のリフ
レッシュ動作を省略することができ、リフレッシュ消費
電力の低減をはかり得るダイナミック型半導体記憶装置
を提供すること。【構成】一定のポーズ時間内にメモリセルのリフレッ
シュ動作を必要とするダイナミック型半導体記憶装置に
おいて、リフレッシュアドレスを一定の周期で発生すリ
フレッシュアドレス発生回路１２と、リフレッシュアド
レス内のポーズ時間が最短（Ｔ_REFmax）のビットに合せ
て、リフレッシュアドレスをＴ_REFmax〜Ｎ×Ｔ_REFmax，
Ｎ×Ｔ_REFmax〜Ｎ′×Ｔ_REFmax，Ｎ′×Ｔ_REFmax〜の３
種類に分類して記憶するメモリ１６，１７と、分類記憶
された情報を基にポーズ時間が最も短いリフレッシュア
ドレスより２倍以上長くなる分類に属するリフレッシュ
アドレスに対して、不要な周期のリフレッシュを省略す
る回路とを備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リフレッシュ動作を必
要とするダイナミック型半導体記憶装置に係わり、特に
不要なリフレッシュをなくして低消費電力化をはかった
ダイナミック型半導体記憶装置に関する。

【０００２】

【従来の技術】ダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）は、メモリセルキャパシタに電荷を蓄積して情報の
記憶を行うが、このキャパシタの蓄積電極は完全に周囲
と絶縁されないために、蓄積された電荷量は時間と共に
減少してしまう。このため、一定の時間が経過する前
に、メモリセルに対してデータの再書き込み（リフレッ
シュ）を行う必要がある。図１６（ａ）はセルキャパシ
タからの電荷のリークの様子を示している。また、図１
６（ｂ）は蓄積電荷の経時変化を示し、読み出し可能限
界はデータが破壊せずに取り出せる最大の周期である。

【０００３】ＤＲＡＭのメモリセルの形成において、全
てのセルは完全に同じにならずにセル毎に僅かなりとも
バラツキを有しており、各セルの読み出し可能限界につ
いてもバラツキを持つ。従来のＤＲＡＭでは、リフレッ
シュアドレス毎の読み出し限界を記憶又は設定ができな
いために、全てのアドレスに対しチップ内に含む最も周
期の短かいリフレッシュアドレスのリフレッシュ周期に
合せてリフレッシュ動作を行っている。そのため、リフ
レッシュアドレスによっては本来そのアドレスが読み出
し不良を起さないために必要な周期より十分に短い周期
で再リフレッシュを行うことになり、余分なリフレッシ
ュ時間と消費電力を費やすことになる。

【０００４】

【発明が解決しようとする課題】このように従来のダイ
ナミック型半導体装置においては、チップ内のポーズ特
性が最も悪いビットが読み出し不良を起こさないよう、
全リフレッシュアドレスをそのビットが不良を起こさな
い周期でリフレッシュを行っている。即ち、不要なリフ
レッシュ動作を行って、余分な消費電力とリフレッシュ
時間を費やしている。また、ＤＲＡＭコントローラチッ
プがリフレッシュ動作を行う時もリフレッシュアドレス
毎のリフレッシュ周期は全て同じであるために余分な消
費電力とリフレッシュ時間を費やしている。

【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、各アドレスに対する不
必要な短い周期のリフレッシュ動作を省略することがで
き、リフレッシュ消費電力の低減をはかり得るダイナミ
ック型半導体記憶装置を提供することにある。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、一定のポーズ時間内にメモリセルのリフレッシュ
動作を必要とするダイナミック型半導体記憶装置におい
て、リフレッシュアドレスを一定の周期で発生させるリ
フレッシュアドレス発生回路と、リフレッシュアドレス
内のポーズ時間が最短のビットに合せて、リフレッシュ
アドレスを２種類以上に分類して記憶する手段と、分類
記憶された情報を基にポーズ時間が最も短いリフレッシ
ュアドレスより２倍以上長くなる分類に属するリフレッ
シュアドレスに対して、不要な周期のリフレッシュを省
略する手段とを備えたことを特徴とする。

【０００７】ここで、本発明の望ましい実施態様として
次のものがあげられる。 (1) リフレッシュアドレスを、ポーズ時間が最短Ｔ
_REFmaxのビットからＮ×Ｔ_REFmaxまで（第１分類）と、
ポーズ時間がＮ×Ｔ_REFmax以上（第２分類）との２つに
分類し、第１の分類に属するリフレッシュアドレスのみ
をメモリに記憶し、このメモリに記憶された第１分類の
リフレッシュアドレスに対してはリフレッシュ信号を入
力する毎にリフレッシュを行い、メモリに記憶されてい
ない第２分類のリフレッシュアドレスに対しては、Ｎ×
Ｔ_REFmax周期以外のリフレッシュを省略すること。な
お、Ｎは２以上の正の整数である。 (2) リフレッシュアドレスを、ポーズ時間が最短Ｔ
_REFmaxのビットからＮ×Ｔ_REFmaxまで（第１分類）と、
ポーズ時間がＮ×Ｔ_REFmaxからＮ′×Ｔ_REFmaxまで（第
２分類）と、ポーズ時間がＮ′×Ｔ_REFmax以上（第３分
類）との３つに分類し、第１及び第２の分類に属するリ
フレッシュアドレスのみをメモリに記憶し、第１分類の
リフレッシュアドレスに対してはリフレッシュ信号を入
力する毎にリフレッシュを行い、第２分類のリフレッシ
ュアドレスに対してはＮ×Ｔ_REFmax周期以外のリフレッ
シュを省略し、第３分類のリフレッシュアドレスに対し
てはＮ′×Ｔ_REFmax周期以外のリフレッシュを省略する
こと。 (3) リフレッシュ動作を省略する回路の機能を切り換え
る手段を有すること。 (4) リフレッシュ周期の設定を任意にできる回路を有す
ること。 (5) ＤＲＡＭコントロール回路において、内蔵若しくは
外部接続のメモリにポーズ特性を１ビット以上のデータ
として記憶することで各リフレッシュアドレスに対して
コントロール回路が各アドレスに対して個別のリフレッ
シュサイクルを設定できる機能を備えたこと。

【０００８】

【作用】本発明の構成であれば、ポーズ特性がＴ_REFmax
のＮ倍以上のリフレッシュアドレスに対してＴ_REFmax周
期で外部リフレッシュ信号が入力された時、そのＮ回に
１回の割合で内部リフレッシュ信号を発生させることに
より不要なリフレッシュ動作がチップ内では行わずに済
むため、スタンドバイ時のリフレッシュ電流を低減でき
る。また、ポーズ特性毎に複数に分類されたリフレッシ
ュアドレスを記憶するメモリは、全てのリフレッシュア
ドレスではなく一部のリフレッシュアドレスを記憶すれ
ばよいので、メモリ容量及び書き込み動作回数を低減す
ることが可能である。

【０００９】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明の第１の実施例に係わるＤＲＡＭ
の概略構成を示すブロック図である。図中１１は／ＲＡ
Ｓ，／ＣＡＳの立ち上がりを比較してリフレッシュか否
かを判定するリフレッシュコントローラ、１２はリフレ
ッシュアドレスを内部で自動的に発生するセルフリフレ
ッシュカウンタ、１３はリフレッシュ周期をカウント
し、リフレッシュ周期ＮＴ_REFmax，Ｎ′Ｔ_REFmax，Ｎ"
Ｔ_REFmaxを出力するリフレッシュサイクルカウンタ、１
４は内部アドレスバス、１５は外部アドレスバスであ
る。

【００１０】１６はポーズ時間がＴ_REFmaxからＮ×Ｔ
_REFmaxのリフレッシュアドレスを記憶する第１の不揮発
性メモリ、１７はポーズ時間がＮ×Ｔ_REFmaxからＮ′×
Ｔ_REFmax（Ｎ′＞Ｎ）のリフレッシュアドレスを記憶す
る第２の不揮発性メモリ、１８は第１のメモリ１６から
のリフレッシュアドレスとセルフリフレッシュカウンタ
１２からのリフレッシュアドレスを比較するコンパレー
タ、１９はメモリ１７からのリフレッシュアドレスとセ
ルフリフレッシュカウンタ１２からのリフレッシュアド
レスを比較するコンパレータである。

【００１１】２１はロウアドレスバッファであり、この
ロウアドレスバッファ２１には内部アドレスバス１４及
び外部アドレスバス１５からリフレッシュアドレスが入
力される。ロウアドレスバッファ２１は、リフレッシュ
コントローラの出力ＣＢＲに応じて内部アドレスバス１
４と外部アドレスバス１５を切り換え、その出力の内容
に応じてロウデコーダ２２を動作する。

【００１２】また、２３はコンパレータ１９の出力とリ
フレッシュ周期Ｎ×Ｔ_REFmaxを入力するＡＮＤゲート，
２４はコンパレータ１８の出力，リフレッシュ周期Ｎ′
×Ｔ_REFmax，ＡＮＤゲート２３の出力を入力するＯＲゲ
ート、２５は内部ＲＡＳとＯＲゲート２４の出力を入力
するＡＮＤゲートであり、ＡＮＤゲート２５の出力と内
部アドレス選択信号ＣＢＲはロウアドレスバッファ２１
に入力されている。

【００１３】このような構成において、ＤＲＡＭの各メ
モリセルのポーズ特性を測定し、ポーズ特性の違いによ
り、ポーズ時間がＴ_REFmaxからＮ×Ｔ_REFmaxのリフレッ
シュアドレスをまず第１分類として不揮発メモリ１６に
記憶させ、ポーズ時間がＮ×Ｔ_REFmaxからＮ′×Ｔ
_REFmaxのリフレッシュアドレスを第２分類としてその分
類を指定する別の不揮発メモリ１７に記憶させて全アド
レスを数種類の分類に分ける。ここで、ポーズ時間が
Ｎ′×Ｔ_REFmaxよりも長いリフレッシュアドレスである
第３分類はメモリには記憶されていないが、第１，第２
分類が記憶されているので、残りが第３分類として分か
ることになる。

【００１４】ＤＲＡＭ内部でアドレスを自動的に発生す
るモードでは従来はリフレッシュ信号毎にカウンタを１
つづつ順番に上げてその全てのアドレスのリフレッシュ
を行うが、本方式は内部発生のアドレスを上記アドレス
分類メモリと参照してリフレッシュ不要周期の内部リフ
レッシュアドレスについては内部リフレッシュ信号を発
生させない。

【００１５】具体的には、セルフリフレッシュカウンタ
１２からポーズ時間がＴ_REFmaxからＮ×Ｔ_REFmaxのリフ
レッシュアドレスが出力される場合は、コンパレータ１
８の出力enable 0が“Ｈ”となり、これがＯＲゲート２
４及びＡＮＤゲート２５を介してロウアドレスバッファ
２１に入力されるので、各々のリフレッシュアドレスは
リフレッシュされることになる。

【００１６】セルフリフレッシュカウンタ１２からポー
ズ時間がＮ×Ｔ_REFmaxからＮ′×Ｔ_REFmaxのリフレッシ
ュアドレスが出力される場合は、コンパレータ１９の出
力enable 1が“Ｈ”となり、これがＡＮＤゲート２３を
介してＯＲゲート２４に入力される。ＡＮＤゲート２３
のもう一つの入力はＮ×Ｔ_REFmax周期毎に出力されるリ
フレッシュ周期であるため、Ｎ×Ｔ_REFmax周期以外では
リフレッシュは省略される。

【００１７】セルフリフレッシュカウンタ１２からポー
ズ時間がＮ′×Ｔ_REFmaxより長いリフレッシュアドレス
が出力される場合は、コンパレータ１８，１９の出力は
いずれも“Ｈ”とならないが、Ｎ′×Ｔ_REFmax周期毎に
出力されるリフレッシュ周期Ｎ′がＯＲゲート２４に入
力される。従って、Ｎ′×Ｔ_REFmax周期で必ず内部リフ
レッシュ動作を行う。

【００１８】このように本実施例によれば、不要なリフ
レッシュ動作をチップ内で省略することにができ、スタ
ンドバイ時のリフレッシュ消費電力を低減させることが
できる。また、ポーズ時間毎に分類したリフレッシュア
ドレスを全て記憶するのではなく、ポーズ時間がＮ′×
Ｔ_REFmaxより長いリフレッシュアドレスに関しては記憶
する必要がないので、メモリ容量及び書き込み動作が少
なくて済む利点もある。

【００１９】図２は、本発明の第２の実施例に係わるＤ
ＲＡＭの概略構成を示すブロック図である。なお、図１
と同一部分には同一符号を付して、その詳しい説明は省
略する。

【００２０】本実施例はリフレッシュサイクルのカウン
タ１３の出力を任意の進数に設定する不揮発生メモリ２
６を有し、また必要に応じて第１の実施例で示した方式
か通常の全アドレスＴ_REFmax周期リフレッシュ方式を設
定するための回路をチップ内に設ける。そして、通常の
ポーズ・テストを行った後にリフレッシュ消費電力を最
小に出来るリフレッシュアドレスの分割方式を算出し、
それをもとに従来方式と同じモードで全アドレスリフレ
ッシュ方式にするか又は本発明に示す省略リフレッシュ
方式の設定を不揮発メモリＡに行い、ポーズ特性のバラ
ツキから消費電力を最小とするＮ×Ｔ_REFmax，Ｎ′×Ｔ
_REFmax，Ｎ″×Ｔ_REFmax等の設定を不揮発生メモリに対
して行う。

【００２１】このように本実施例によれば、各チップ特
性に合った最適な設定が行えることで第１実施例に示し
た回路の機能を最大限利用することができる。また、不
揮発性メモリへの設定を行わなければ従来の通常動作す
る。

【００２２】図３は、本発明の第３の実施例に係わるＤ
ＲＡＭの概略構成を示すブロック図である。なお、図１
と同一部分には同一符号を付して、その詳しい説明は省
略する。

【００２３】本実施例は、リフレッシュアドレス毎のリ
フレッシュ周期区分をリフレッシュアドレス毎にＫビッ
トのデータとして設定することにより、少ないメモリ数
と最小の書き込み数でリフレッシュアドレス毎の最適周
期への区分を行ってい。

【００２４】具体的には、各リフレッシュアドレス毎に
Ｋビットのデータを記憶させる不揮発性メモリ２７と、
２^K 区分の異なる周期でリフレッシュの要・不要を判定
するロジック回路２８を設ける。

【００２５】本実施例の動作方法の１例としてＫを２と
したときにリフレッシュアドレス毎に４区分の分類がで
き、各分類に対応する内部リフレッシュ動作命令である
ＥＮＡＢＬＥ信号を決める判定ロジック回路の真理値表
の一例を下記（表１）に示す（表１）における括弧書き
は不揮発性メモリの設定を示すもので、（fuse１の設
定，fuse２の設定）とする。

【００２６】

【表１】

【００２７】ここで、書き込みが行われている場合に
「fuseの設定」値を１とし、例えばこの回路において、
fuse１，fuse２が共に書き込まれた周期区分が（１，
１）のリフレッシュアドレスはＴ_REFmaxの周期でリフレ
ッシュ動作を可能にするＥＮＡＢＬＥ＝１の出力を出
す。この例において、アドレス毎の周期区分のデフォル
ト値を（０，０）とし、その周期区分に属するアドレス
数が少ない区分から順に（１，１）、（１，０）、
（０，１）、（０，０）として設定する。これにより実
際に書き込みを行う回数Ｍは、Ｍ＝２×｛（１，１）区分のリフレッシュアドレス数｝＋１×｛（１，０）区分のリフレッシュアドレス数｝＋１×｛（０，１）区分のリフレッシュアドレス数｝となり、最小の書き込み量で多くの区分化が効率良く行
える。

【００２８】本方式を実施する回路の具体例を以下に示
す。図４，５は全体回路を示すもので、ＣＡＳ before
ＲＡＳを検出する回路３１、その回数を加算してリフレ
ッシュアドレスを発生するカウンタ回路３２、そのリフ
レッシュアドレスに対応した番地のみの出力をハイレベ
ルにするシフトレジスタ回路３３、各リフレッシュアド
レスのリフレッシュ周期を記憶するためのヒューズ（ｆ
ｕｓｅ）の組３４（３４ａ，３４ｂ）、回路３３で出力
がハイレベルとなったリフレッシュアドレスのヒューズ
が切断又は無切断状態の何れかであることを判定する判
定回路３５（３５ａ，３５ｂ）、ヒューズに判定された
リフレッシュ周期に対してリフレッシュ動作を許可する
リフレッシュ周期判定回路３６、そしてリフレッシュ周
期をカウントするリフレッシュ周期カウンタ３７から構
成される。

【００２９】ＤＲＡＭ外部から内部アドレスによるリフ
レッシュ動作命令、つまりＲＡＳ信号に先立ちＣＡＳ信
号が入力されると回路３１はそれを検知しパルス信号Ｃ
ＢＲを発生する。ＣＢＲパルス信号が入力される毎にア
ドレスカウンタ３２に１を加算してリフレッシュアドレ
スを順次発生する。また、アドレスカウンタ３２の初段
の出力Ｃｏは、シフトレジスタ回路３３の駆動に必要な
波形変換を施して、ＰＨＹａ、／ＰＨＹａ、ＰＨＹｂ、
／ＰＨＹｂとした後に、シフトレジスタ回路３３に入力
される。ここで、Ｃｏを波形変換する回路を図６（ａ）
に示す。また、シフトレジスタ回路３３の具体的構成を
図７に示す。

【００３０】シフトレジスタ回路３３の出力信号Ｑｋは
ＣＢＲパルス信号が入力される度に次段出力に転送され
る。ここで、使用開始時においてリセット信号（ＲＳ）
によりアドレスカウンタを０に、またシフトレジスタの
初め二段のみがハイレベルになるようなリセット回路を
内蔵する。なお、このリセットに必要な入力信号ＲＳ，
ＲＳｂ，ＲＳ２，ＲＳ２ｂを得るための回路を図６
（ｂ）に示す。そうすることでシフトレジスタの出力は
その全段中の隣合う二段のみがハイレベルとなり、リフ
レッシュアドレスカウンタの出力とシフトレジスタの出
力の間には常に一対一の関係を持たせることができるよ
うになる。そして、シフトレジスタの最終段を初段入力
にすることでこの一対一の関係は繰り返されるために永
続させることができる。

【００３１】シフトレジスタの出力Ｑｋ全てを対応する
アドレスのヒューズ切断・無切断判定回路３５に入力す
る。判定回路３５の具体的構成を図８（ａ）（ｂ）に示
す。判定回路３５は待機時にノード１やノード２がハイ
レベルにセットされ、判定動作命令ＣＬＫｒｅｆがハイ
レベルになるとシフトレジスタ出力の隣合う２段がハイ
レベルとなった段では判定回路のノード（例として、図
８に５段目が選択されたときをノード３，４として示
す）がローレベルに引き落とさないためにヒューズが切
断されてない場合はノード０や１はローレベルになり、
切断されていればハイレベルを保つ（但し、プリチャー
ジ回路のホールドｐＭＯＳトランジスタＴｒ１，Ｔｒ２
の駆動能力をｎＭＯＳトランジスタ群１，２の駆動能力
より十分小さくする）。判定動作命令ＣＬＫｒｅｆがロ
ーレベルに落ちるとこのノードのレベルは判定回路のラ
ッチ回路部に保持される。各アドレスに対して設けられ
たｎ個のヒューズの切断状態がこのようにして出力され
る。

【００３２】他方、アドレスカウンタの最終段出力に
（ＡＣＴ）回路をｍ段追加し、リフレッシュ命令の回数
が全リフレッシュアドレス（この例では４ｋ個）分にな
る毎に１を加算し、そのカウント数が基本リフレッシュ
周期の倍数を出力する回路となる。これをリフレッシュ
周期カウタン３７とする。

【００３３】この出力（Ｃ１２〜Ｃ１６）を周期設定ブ
ロックＡ１，ブロックＡ２，ブロックＡ３へ入力して周
期設定用ヒューズ群（ａ１〜ｂ５，ｃ１〜ｄ５，ｅ１〜
ｆ５）の各桁部が目的とする基本リフレッシュ周期の倍
数となるように切断し、例えばブロックＡ１が基本周期
の４倍周期の出力を持つにはａ１，ａ２，ｂ３，ｂ４，
ｂ５のヒューズを切断して設定する。

【００３４】リフレッシュ周期が最短のＴ_REFMAXに分類
される場合、内部リフレッシュ動作を許可する信号は判
定回路３５の出力ＥＮＢＬＧ０及びＥＮＢＬＧ１の論理
積として図９（ａ）に示す回路により得る。そのため、
毎リフレッシュ周期内部リフレッシュ信号ＥＮＡＢＬＥ
１が出力される度にリフレッシュ動作を行う。次に、全
てのリフレッシュアドレスに対して判定回路３５の出力
の如何に拘らず、周期Ｎ″×Ｔ_REFMAXで内部リフレッシ
ュを許可する信号ＥＮＡＢＬ４を出力する回路を図９
（ｂ）に示す。この回路により、周期設定用のヒューズ
群（ａ１〜ｂ５）の設定を行うことで、全てのリフレッ
シュアドレスはこの周期で内部リフレッシュ動作を許可
する信号を得る。こうすることにより、リフレッシュ周
期が最も長いＮ″×Ｔ_REFMAXに分類されるリフレッシュ
アドレスに対し、回路３４における設定のデフォルト値
でＮ″×Ｔ_REFMAX周期のリフレッシュ動作する。

【００３５】他方、リフレッシュ周期がＴ_REFMAX＜Ｎ×
Ｔ_REFMAX，Ｎ′×Ｔ_REFMAX＜Ｎ″Ｔ_REFMAXについては判
定回路３５の出力とリフレッシュ周期の設定値とが対応
しなければならず、それぞれ回路として図１０のブロッ
クＢ１、図１１のブロックＢ２のようにリフレッシュ周
期と判定回路３５の出力の論理積を取る。

【００３６】なお、図９（ａ）は、／ＥＮＢＬＧ０，／
ＥＮＢＬＧ１を元にＴ_REFMAX周期の内部リフレッシュ動
作を許可する信号を出力する論理回路。図９（ｂ）は、
全てのアドレスに対して最長周期Ｎ″×Ｔ_REFMAXでリフ
レッシュ動作を許可する回路。図１０は、判定回路３５
の出力（／ＥＮＢＬＧ０，ＥＮＢＬＧ１）が（１，１）
のときにリフレッシュ周期Ｎ×Ｔ_REFMAXで内部リフレッ
シュ動作を許可する回路（ブロックＢ１）及びＮ×Ｔ
_REFMAX周期設定回路（ブロックＡ２）。図１１は、判定
回路３５の出力（ＥＮＢＬＧ０，／ＥＮＢＬＧ１）が
（１，１）のときにリフレッシュ周期Ｎ′×Ｔ_REFMAXで
内部リフレッシュ動作を許可する回路（ブロックＢ２）
及びＮ″×Ｔ_REFMAX周期設定回路（ブロックＡ３）。図
９（ｃ）は、ＥＮＡＢＬＥ１〜４信号のうち、いずれか
が選択された時、ＥＮＡＢＬＥを出力する回路である。

【００３７】このようにして各リフレッシュアドレスに
割り当てられたヒューズの切断状態に応じてＥＮＢＬＧ
０〜／ＥＮＢＬＧ１の出力は決まり、それに応じて各周
期設定のリフレッシュ周期判定回路３６のＥＮＡＢＬＥ
ｉ（ｉ＝１〜４）信号出力部３６ａからリフレッシュ動
作を許可するＥＮＡＢＬＥ１〜ＥＮＡＢＬＥ４を出力す
る。その出力をリフレッシュ周期判定回路３６のＥＮＡ
ＢＬＥ信号出力部３６ｂによりまとめ最終的な内部リフ
レッシュ許可の出力ＥＮＡＢＬＥとする。

【００３８】ここで、ポーズ特性により、リフレッシュ
周期を２つの区分に分ける場合を例としてその方法につ
いて述べる。図１２（ａ）に示すように、ポーズ時間の
ばらつきがプロセス上のばらつきに起因していることか
ら、ポーズ時間の短いリフレッシュアドレスの数とポー
ズ時間の長いリフレッシュアドレスの数は少なく多くの
リフレッシュアドレスのポーズ時間はその中心に集中し
ている。これに着目し、ヒューズの切断不良による歩留
まり低下につながるヒューズ切断数を最小限に抑えるた
め、以下の方針でリフレッシュ周期設定の回路を区分す
る。

【００３９】まず、短いポーズ時間のリフレッシュアド
レスの数は少ないため、それらは設定ヒューズの２個を
全て切断することで基本リフレッシュ周期のリフレッシ
ュに割当てる。そのときの判定回路３５の出力は２個と
もローレベルになるため、図９（ａ）のようになる。次
に、１個のヒューズ切断によるリフレッシュ周期設定は
いまのｎ＝２の例では２通りある。図１２（ａ）におい
てポーズ時間の長いリフレッシュアドレスも少ないので
それを選ぶことができるが、少数のリフレッシュアドレ
スのリフレッシュ周期を長くしても余り改善効果はな
い。

【００４０】そこで、図１２（ｂ）に示すように、順次
ポーズ時間の短いものから順に必要最小数のリフレッシ
ュアドレスに対してリフレッシュ周期を設定する。そし
て、大多数のリフレッシュアドレスが必要とするリフレ
ッシュ周期ではヒューズの設定に拘らずリフレッシュが
行われるように図９（ｂ）のブロックＢのような回路に
する。この方針でリフレッシュ周期を設定できる回路に
すると、ヒューズの切断操作を少なくすることができ、
効率の良いリフレッシュ動作による消費電力の改善が行
える。

【００４１】なお、図１２（ｂ）のようにリフレッシュ
周期をＴ_RMとＴ_RM′と２種類採用した時、領域（Ｉ）で
不良を起こすリフレッシュアドレスの数が領域（II）で
不良を起こす数より少ない。そこで、リフレッシュ周期
設定ヒューズが切断状態のリフレッシュアドレスはＴ_RM
リフレッシュ、ヒューズが無切断状態のリフレッシュア
ドレスはＴ_RM′のリフレッシュが選択される論理回路と
する（領域（Ｉ）で不良するリフレッシュアドレスの数
《領域（II）で不良するリフレッシュアドレスの数）。

【００４２】また本方式によるポーズ時間の長いリフレ
ッシュアドレスに対してリフレッシュ動作の内部省略機
能を有効に動作させるかどうかは図１３に示す回路によ
り選択を行う。回路内のヒューズを切断するとＤＲＡＭ
起動時のリセット動作によりＳＳＭノードがハイレベル
にセットされる。

【００４３】図１４に、本発明においてシフトレジスタ
回路及びヒューズ読み出し判定回路から出力を高速化す
る回路の実施例を示す。シフトレジスタ回路及び判定回
路はその寸法を小型にする必要から動作速度が低速にな
る。これを補うため、判定回路５とリフレッシュ周期判
定回路３６の間に高速読み出しが可能なラッチ回路を数
段追加し、順次読み出されるヒューズのデータを事前に
このラッチ回路に取り入れ、外部リフレッシュ命令に対
してはこのラッチ回路の出力ＥＮＢＬＧｘ信号をもって
内部リフレッシュ動作の実行、省略を回路３６で判定す
る。

【００４４】図１５に、本発明においてリフレッシュア
ドレスが増加したときに追加すべき回路のブロック図を
示す。リフレッシュアドレスが増加するのに対してその
アドレス発生に必要なカウンタの上位ビットを追加する
必要がある。そして増加したリフレッシュアドレスのリ
フレッシュ周期設定ヒューズ回路３４及びその読み出し
判定回路３５は既存シフトレジスタ回路に並列に追加す
る。リフレッシュ動作回数に応じてリフレッシュアドレ
スカウンタの追加上位桁からシフトレジスタの周回が判
定できるため、リフレッシュ周期判定回路３６において
参照すべきＥＮＢＬＧｘが選択できる。

【００４５】

【発明の効果】以上説明したように本発明によれば、各
アドレスに対する不必要な短い周期のリフレッシュ動作
が省略されるため、装置全体のリフレッシュ消費電力は
大幅に低減できると共に、本機能追加による面積増加を
抑えることがきる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＤＲＡＭの概略構成を示
すブロック図。

【図２】第２の実施例に係わるＤＲＡＭの概略構成を示
すブロック図。

【図３】第３の実施例に係わるＤＲＡＭの概略構成を示
すブロック図。

【図４】第１〜第３の実施例を実施するための具体的回
路例を示す図。

【図５】第１〜第３の実施例を実施するための具体的回
路例を示す図。

【図６】シフトレジスタ入力クロック波形成形回路を示
す図。

【図７】シフトレジスタ回路の具体的構成を示す図。

【図８】ヒューズ切断，無切断判定回路の具体的構成を
示す図。

【図９】リフレッシュ周期設定回路及び判定回路の具体
的構成を示す図。

【図１０】リフレッシュ周期設定回路の具体的構成を示
す図。

【図１１】リフレッシュ周期設定回路の具体的構成を示
す図。

【図１２】読み出し不良アドレスの発生率とポーズ時間
の関係を示す図。

【図１３】リセット時にリフレッシュ回路機能を有効に
するか否かを判定する回路を示す図。

【図１４】リフレッシュアドレスの増加に伴う追加回路
のブロック図。

【図１５】ヒューズ設定の高速読み出しに必要な判定回
路とリフレッシュ判定回路の間に追加される回路のブロ
ック図。

【図１６】ＤＲＡＭのメモリセルキャパシタからの電荷
のリークを示す図。セルキャパシタ内の電荷の経時変化
を示す図。

【符号の説明】

１１…リフレッシュコントローラ１２…セルフリフレッシュカウンタ１３…リフレッシュサイクルカウンタ１４…内部アドレス１５…外部アドレスバス１６，１７，２６，２７…不揮発性メモリ１８，１９…コンパレータ２８…ロジック回路

Claims

【特許請求の範囲】

【請求項１】一定のポーズ時間内にメモリセルのリフレ
ッシュ動作を必要とするダイナミック型半導体記憶装置
において、リフレッシュアドレスを一定の周期で発生させるリフレ
ッシュアドレス発生回路と、リフレッシュアドレス内の
ポーズ時間が最短のビットに合せて、リフレッシュアド
レスを２種類以上に分類して記憶する手段と、分類記憶
された情報を基にポーズ時間が最も短いリフレッシュア
ドレスより２倍以上長くなる分類に属するリフレッシュ
アドレスに対して、不要な周期のリフレッシュを省略す
る手段とを具備してなることを特徴とするダイナミック
型半導体記憶装置。