JPH0794448A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0794448A JPH0794448A JP23977493A JP23977493A JPH0794448A JP H0794448 A JPH0794448 A JP H0794448A JP 23977493 A JP23977493 A JP 23977493A JP 23977493 A JP23977493 A JP 23977493A JP H0794448 A JPH0794448 A JP H0794448A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】低抵抗オーミックコンタクトを得ること。
【構成】フッ酸系洗浄液で、接続孔１５の底部に露出し
た導電体領域１３表面の自然酸化膜を除去する。次に、
イオンプレーティング法を用いて、高ボトムカバレッジ
のチタン膜１６を成膜する。続いて、スパッタ法を用い
て、チタン膜１６の上に窒化チタン膜１７を形成する。
そして、窒素雰囲気中の熱処理により接続孔１５の底部
にチタンシリサイド１８を形成する。これにより、酸化
膜のない、導電体領域１３とチタンシリサイド１８の界
面を得、低抵抗オーミックコンタクトを実現させる。
た導電体領域１３表面の自然酸化膜を除去する。次に、
イオンプレーティング法を用いて、高ボトムカバレッジ
のチタン膜１６を成膜する。続いて、スパッタ法を用い
て、チタン膜１６の上に窒化チタン膜１７を形成する。
そして、窒素雰囲気中の熱処理により接続孔１５の底部
にチタンシリサイド１８を形成する。これにより、酸化
膜のない、導電体領域１３とチタンシリサイド１８の界
面を得、低抵抗オーミックコンタクトを実現させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造に関
し、特に半導体基板上の絶縁膜に設けられた接続孔を介
して半導体基板に設けられた導電体領域と電気的に接続
する配線の製造方法に関する。
し、特に半導体基板上の絶縁膜に設けられた接続孔を介
して半導体基板に設けられた導電体領域と電気的に接続
する配線の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い、半
導体基板に設けられた導電体領域と電気的接続を得るた
めの接続孔のアスペクト比（接続孔の深さ／口径）が高
くなってきている。図５に示すように、スパッタによる
チタン膜のボトムカバレッジは、アスペクト比の上昇と
もに急激に低下する。従来のスパッタ法を用いて接続孔
底部に充分なチタン膜厚を確保しようとすると、図６の
ように接続孔開口部がチタン膜で小さくなってしまいタ
ングステンの埋め込みに支障をきたすようになった。さ
らに高アスペクト比の接続孔では、接続孔底部に充分な
チタン膜厚を確保できず良好なコンタクトが得られなく
なった。
導体基板に設けられた導電体領域と電気的接続を得るた
めの接続孔のアスペクト比（接続孔の深さ／口径）が高
くなってきている。図５に示すように、スパッタによる
チタン膜のボトムカバレッジは、アスペクト比の上昇と
もに急激に低下する。従来のスパッタ法を用いて接続孔
底部に充分なチタン膜厚を確保しようとすると、図６の
ように接続孔開口部がチタン膜で小さくなってしまいタ
ングステンの埋め込みに支障をきたすようになった。さ
らに高アスペクト比の接続孔では、接続孔底部に充分な
チタン膜厚を確保できず良好なコンタクトが得られなく
なった。
【０００３】この問題の解決手段として、金属のイオン
または原子のビームを基板に入射して成膜する方法があ
る（例えば、特開平２−３５７２１）。この従来の方法
を、図面を用いて説明する。図４（ａ）に示すように、
シリコンからなる半導体基板４１の表面に形成された素
子分離領域４２，導電体領域４３上に絶縁膜４４を堆積
し、リソグラフィー及び、異方性ドライエッチング技術
により絶縁膜４４の所望の位置に接続孔４５を形成す
る。
または原子のビームを基板に入射して成膜する方法があ
る（例えば、特開平２−３５７２１）。この従来の方法
を、図面を用いて説明する。図４（ａ）に示すように、
シリコンからなる半導体基板４１の表面に形成された素
子分離領域４２，導電体領域４３上に絶縁膜４４を堆積
し、リソグラフィー及び、異方性ドライエッチング技術
により絶縁膜４４の所望の位置に接続孔４５を形成す
る。
【０００４】そして、基板と垂直方向に５０〜３００ｅ
Ｖの運動エネルギーをもったイオンまたは、原子を用い
て図４（ｂ）のように、タングステン膜４６を成膜す
る。
Ｖの運動エネルギーをもったイオンまたは、原子を用い
て図４（ｂ）のように、タングステン膜４６を成膜す
る。
【０００５】
【発明が解決しようとする課題】この従来の方法では、
基板と垂直方向に５０〜３００ｅＶの運動エネルギーを
持った金属のイオンまたは原子により、接続孔底部に露
出した導電体領域表面の自然酸化膜を破壊し、オーミッ
クなコンタクトを得ようとしている。この手法では、自
然酸化膜を完全に除去する前に、接続孔底部に露出した
導電体領域表面が金属膜で覆われてしまう。このため、
自然酸化膜を完全に除去する事ができない。また、接続
孔底部に露出した導電体領域表面の自然酸化膜を破壊す
るためのイオンまたは原子が、基板と水平方向の運動エ
ネルギー成分を持つ場合は、この粒子がコンタクトホー
ル側壁の絶縁膜と衝突し、絶縁膜をスパッタして導電体
領域表面に絶縁膜を付着させることになる。これらの結
果、コンタクト抵抗が高いという問題があった。
基板と垂直方向に５０〜３００ｅＶの運動エネルギーを
持った金属のイオンまたは原子により、接続孔底部に露
出した導電体領域表面の自然酸化膜を破壊し、オーミッ
クなコンタクトを得ようとしている。この手法では、自
然酸化膜を完全に除去する前に、接続孔底部に露出した
導電体領域表面が金属膜で覆われてしまう。このため、
自然酸化膜を完全に除去する事ができない。また、接続
孔底部に露出した導電体領域表面の自然酸化膜を破壊す
るためのイオンまたは原子が、基板と水平方向の運動エ
ネルギー成分を持つ場合は、この粒子がコンタクトホー
ル側壁の絶縁膜と衝突し、絶縁膜をスパッタして導電体
領域表面に絶縁膜を付着させることになる。これらの結
果、コンタクト抵抗が高いという問題があった。
【０００６】
【課題を解決するための手段】本発明は、半導体基板表
面の絶縁膜に半導体基板の導電体領域への接続孔を形成
する工程と、接続孔底部に露出した上記導電体領域表面
の自然酸化膜を除去する工程と、イオンプレーティング
法を用いて、上記絶縁膜上及び接続孔にチタンを成膜す
る工程と、熱処理により接続孔底部にチタンシリサイド
を形成する工程を有する。
面の絶縁膜に半導体基板の導電体領域への接続孔を形成
する工程と、接続孔底部に露出した上記導電体領域表面
の自然酸化膜を除去する工程と、イオンプレーティング
法を用いて、上記絶縁膜上及び接続孔にチタンを成膜す
る工程と、熱処理により接続孔底部にチタンシリサイド
を形成する工程を有する。
【０００７】
【実施例１】次に、本発明の第一の実施例について図面
を参照して説明する。図１（ａ）〜（ｃ）は、本発明、
第一の実施例について工程順に示した断面図である。
を参照して説明する。図１（ａ）〜（ｃ）は、本発明、
第一の実施例について工程順に示した断面図である。
【０００８】図１（ａ）に示すように、シリコンからな
る半導体基板１１上に素子分離領域１２、及び導電体領
域１３を形成した後、気相成長法により、膜厚１．８μ
ｍの絶縁膜１４を形成し、リソグラフィー及びエッチン
グ技術により所望の位置に、直径０．３μｍの接続孔１
５を形成する。そして、ＨＦ５０％、ＮＨ4 Ｆ４０％、
Ｈ2 Ｏ１０％からなるフッ素系洗浄液で１５秒間処理す
る事により、接続孔１５の底部に露出した導電体領域１
３表面の自然酸化膜（約２ｎｍ）を除去する。この洗浄
液１５秒間の処理にともなう、接続孔１５の直径の変化
は４０ｎｍである。
る半導体基板１１上に素子分離領域１２、及び導電体領
域１３を形成した後、気相成長法により、膜厚１．８μ
ｍの絶縁膜１４を形成し、リソグラフィー及びエッチン
グ技術により所望の位置に、直径０．３μｍの接続孔１
５を形成する。そして、ＨＦ５０％、ＮＨ4 Ｆ４０％、
Ｈ2 Ｏ１０％からなるフッ素系洗浄液で１５秒間処理す
る事により、接続孔１５の底部に露出した導電体領域１
３表面の自然酸化膜（約２ｎｍ）を除去する。この洗浄
液１５秒間の処理にともなう、接続孔１５の直径の変化
は４０ｎｍである。
【０００９】次に、図１（ｂ）のようにイオンプレーテ
ィング法を用いて、絶縁膜１４上の膜厚が３０ｎｍのチ
タン膜１６を成膜する。コンタクト抵抗を充分低下、安
定化させるのに必要な接続孔底部のチタン膜厚は１０ｎ
ｍである。イオンプレーティング法によるチタン膜は、
アスペクト比６の接続孔でも８０％以上のボトムカバレ
ッジを有するため、絶縁膜１４上に３０ｎｍのチタン膜
を堆積させれば、接続孔１５の底部に充分な膜厚のチタ
ンが得られる。絶縁膜上のチタン膜は底部の膜厚を確保
できる範囲で薄いほどよいので、本実施例の場合では、
３０ｎｍ程度が最適である。接続孔のアスペクト比が１
程度の場合は、１００％近いボトムカバレッジを示すた
め、絶縁膜上のチタン膜厚は１０ｎｍ程度で良い。接続
孔底部のチタン膜厚が１００ｎｍ以上になるとＰＮ接合
破壊が生じる。これらの理由のため、絶縁膜上のチタン
膜厚は、アスペクト比により最適値は変化するが、１０
〜１００ｎｍの範囲が良い。続いて、スパッタ法を用い
て、チタン膜１６の上に窒化チタン膜１７を形成する。
ィング法を用いて、絶縁膜１４上の膜厚が３０ｎｍのチ
タン膜１６を成膜する。コンタクト抵抗を充分低下、安
定化させるのに必要な接続孔底部のチタン膜厚は１０ｎ
ｍである。イオンプレーティング法によるチタン膜は、
アスペクト比６の接続孔でも８０％以上のボトムカバレ
ッジを有するため、絶縁膜１４上に３０ｎｍのチタン膜
を堆積させれば、接続孔１５の底部に充分な膜厚のチタ
ンが得られる。絶縁膜上のチタン膜は底部の膜厚を確保
できる範囲で薄いほどよいので、本実施例の場合では、
３０ｎｍ程度が最適である。接続孔のアスペクト比が１
程度の場合は、１００％近いボトムカバレッジを示すた
め、絶縁膜上のチタン膜厚は１０ｎｍ程度で良い。接続
孔底部のチタン膜厚が１００ｎｍ以上になるとＰＮ接合
破壊が生じる。これらの理由のため、絶縁膜上のチタン
膜厚は、アスペクト比により最適値は変化するが、１０
〜１００ｎｍの範囲が良い。続いて、スパッタ法を用い
て、チタン膜１６の上に窒化チタン膜１７を形成する。
【００１０】そして、図１（ｃ）のように窒素雰囲気中
の７００℃、３０秒のランプアニールにより接続孔１５
の底部にチタンシリサイド１８を形成する。この際、自
然酸化膜が多少あってもチタンにより還元され、良好な
チタンシリサイドが得られる。これにより、酸化膜のな
い、導電体領域１３とチタンシリサイド１８の界面を
得、低抵抗オーミックコンタクトを実現させる。同時
に、このランプアニール処理により窒化チタン膜１７の
バリア性を向上させる。フッ酸系の洗浄液で自然酸化膜
を除去し、ランプアニールによりチタンシリサイド１８
と導電体領域１３の界面を構成したので、成膜粒子のエ
ネルギーを特に限定する必要はない。その後、均一タン
グステン気相成長法によりタングステン膜１９を形成す
る。
の７００℃、３０秒のランプアニールにより接続孔１５
の底部にチタンシリサイド１８を形成する。この際、自
然酸化膜が多少あってもチタンにより還元され、良好な
チタンシリサイドが得られる。これにより、酸化膜のな
い、導電体領域１３とチタンシリサイド１８の界面を
得、低抵抗オーミックコンタクトを実現させる。同時
に、このランプアニール処理により窒化チタン膜１７の
バリア性を向上させる。フッ酸系の洗浄液で自然酸化膜
を除去し、ランプアニールによりチタンシリサイド１８
と導電体領域１３の界面を構成したので、成膜粒子のエ
ネルギーを特に限定する必要はない。その後、均一タン
グステン気相成長法によりタングステン膜１９を形成す
る。
【００１１】
【実施例２】次に、本発明の第２の実施例について図面
を参照して説明する。図２（ａ）〜（ｃ）は、本発明の
第２の実施例について工程順に示した断面図である。
を参照して説明する。図２（ａ）〜（ｃ）は、本発明の
第２の実施例について工程順に示した断面図である。
【００１２】実施例１と同様にして、図２（ａ），
（ｂ）に示すように、シリコンからなる半導体基板２１
上に素子分離領域２２、及び導電体領域２３、絶縁膜２
４、接続孔２５、を形成し、接続孔２５の底部の自然酸
化膜を除去し、チタン膜２６を成膜する。
（ｂ）に示すように、シリコンからなる半導体基板２１
上に素子分離領域２２、及び導電体領域２３、絶縁膜２
４、接続孔２５、を形成し、接続孔２５の底部の自然酸
化膜を除去し、チタン膜２６を成膜する。
【００１３】続いて、反応性イオンプレーティング法を
用いて、チタン膜２６の上に３０ｎｍの窒化チタン膜２
７を形成する。イオンプレーティングによる膜は、スパ
ッタによる膜と異なり、主に接続孔の底部に成膜され、
接続孔側壁の膜厚は非常に薄い。また、ボトムカバレッ
ジが高いため、絶縁膜上の膜厚は薄くて良い。このた
め、実施例１に比べ、タングステンの埋め込みに悪影響
を与えることがなく、さらに高アスペクト比の接続孔に
も適用できる。
用いて、チタン膜２６の上に３０ｎｍの窒化チタン膜２
７を形成する。イオンプレーティングによる膜は、スパ
ッタによる膜と異なり、主に接続孔の底部に成膜され、
接続孔側壁の膜厚は非常に薄い。また、ボトムカバレッ
ジが高いため、絶縁膜上の膜厚は薄くて良い。このた
め、実施例１に比べ、タングステンの埋め込みに悪影響
を与えることがなく、さらに高アスペクト比の接続孔に
も適用できる。
【００１４】そして、実施例１と同様にして、チタンシ
リサイド２８を形成し、その後、均一タングステン気相
成長法によりタングステン膜２９を形成する。
リサイド２８を形成し、その後、均一タングステン気相
成長法によりタングステン膜２９を形成する。
【００１５】
【実施例３】次に、本発明の第３の実施例について図面
を参照して説明する。図３（ａ）〜（ｃ）は、本発明の
第３の実施例について工程順に示した断面図である。
を参照して説明する。図３（ａ）〜（ｃ）は、本発明の
第３の実施例について工程順に示した断面図である。
【００１６】実施例１と同様にして、図３（ａ），
（ｂ）に示すように、シリコンからなる半導体基板３１
上に素子分離領域３２、及び導電体領域３３、絶縁膜３
４、接続孔３５、を形成し、接続孔３５の底部の自然酸
化膜を除去し、チタン膜３６を成膜する。
（ｂ）に示すように、シリコンからなる半導体基板３１
上に素子分離領域３２、及び導電体領域３３、絶縁膜３
４、接続孔３５、を形成し、接続孔３５の底部の自然酸
化膜を除去し、チタン膜３６を成膜する。
【００１７】続いて、図３（ｃ）のように窒素雰囲気中
の７００℃、３０秒のランプアニールにより、チタン膜
３６の表面を窒化して窒化チタン膜３７を形成する。同
時に、この工程で実施例１と同様にして、チタンシリサ
イド２８を形成する。窒化による窒化チタン膜は、スパ
ッタによる膜と異なり、開口部径を全く変化させない。
このため実施例２同様、タングステンの埋め込みに悪影
響を与えない。そして、均一タングステン気相成長法に
よりタングステン膜３９を形成する。
の７００℃、３０秒のランプアニールにより、チタン膜
３６の表面を窒化して窒化チタン膜３７を形成する。同
時に、この工程で実施例１と同様にして、チタンシリサ
イド２８を形成する。窒化による窒化チタン膜は、スパ
ッタによる膜と異なり、開口部径を全く変化させない。
このため実施例２同様、タングステンの埋め込みに悪影
響を与えない。そして、均一タングステン気相成長法に
よりタングステン膜３９を形成する。
【００１８】この方法は、チタンシリサイドの形成と同
時に窒化チタンを成膜するという利点を持つが、実施例
１、実施例２と比べ窒化チタン膜のバリア性が劣る。こ
のため、タングステンの気相成長時にＳｉ基板とタング
ステンの原料ガスであるＷＦ6 が反応しやすいので、タ
ングステン気相成長時の温度は、低温にしたほうが良
い。また、自然酸化膜の除去方法として上記実施例では
フッ酸系洗浄液を用いたが、これに限る必要はなく、水
素プラズマによる還元等を用いても良い。
時に窒化チタンを成膜するという利点を持つが、実施例
１、実施例２と比べ窒化チタン膜のバリア性が劣る。こ
のため、タングステンの気相成長時にＳｉ基板とタング
ステンの原料ガスであるＷＦ6 が反応しやすいので、タ
ングステン気相成長時の温度は、低温にしたほうが良
い。また、自然酸化膜の除去方法として上記実施例では
フッ酸系洗浄液を用いたが、これに限る必要はなく、水
素プラズマによる還元等を用いても良い。
【００１９】
【発明の効果】以上説明したように本発明は、導電体領
域表面の自然酸化膜を除去し、イオンプレーティング法
を用いて接続孔底部に充分な膜厚のチタン膜を形成し、
熱処理によりチタンシリサイドを形成したので、導電体
領域とチタンシリサイドの界面には酸化膜が存在せず、
高アスペクト比の接続孔においても、低抵抗オーミック
コンタクトが得られるという効果を有する。
域表面の自然酸化膜を除去し、イオンプレーティング法
を用いて接続孔底部に充分な膜厚のチタン膜を形成し、
熱処理によりチタンシリサイドを形成したので、導電体
領域とチタンシリサイドの界面には酸化膜が存在せず、
高アスペクト比の接続孔においても、低抵抗オーミック
コンタクトが得られるという効果を有する。
【００２０】さらに成長するＴｉ膜厚は薄くてよいの
で、配線層全体の膜厚も薄くでき、配線の加工が容易と
なり微細化に有利となる効果及び接続孔の開口部でオー
バーハング形状とならないので、その後の均一タングス
テン気相成長法によるタングステン膜は良好な埋め込み
形状を示し、隙間なく接続孔を埋め込むことができると
いう効果もある。
で、配線層全体の膜厚も薄くでき、配線の加工が容易と
なり微細化に有利となる効果及び接続孔の開口部でオー
バーハング形状とならないので、その後の均一タングス
テン気相成長法によるタングステン膜は良好な埋め込み
形状を示し、隙間なく接続孔を埋め込むことができると
いう効果もある。
【図１】本発明の第一の実施例の工程順断面図
【図２】本発明の第二の実施例の工程順断面図
【図３】本発明の第三の実施例の工程順断面図
【図４】従来工程の工程順断面図
【図５】チタン膜ボトムカバレッジのアスペクト比依存
性
性
【図６】従来スパッタによるチタン膜を用いた場合の接
続孔部断面図
続孔部断面図
１１ 半導体基板 １２ 素子分離領域 １３ 導電体領域 １４ 絶縁膜 １５ 接続孔 １６ チタン膜 １７ 窒化チタン膜 １８ チタンシリサイド １９ タングステン膜 ２１ 半導体基板 ２２ 素子分離領域 ２３ 導電体領域 ２４ 絶縁膜 ２５ 接続孔 ２６ チタン膜 ２７ 窒化チタン膜 ２８ チタンシリサイド ２９ タングステン膜 ３１ 半導体基板 ３２ 素子分離領域 ３３ 導電体領域 ３４ 絶縁膜 ３５ 接続孔 ３６ チタン膜 ３７ 窒化チタン膜 ３８ チタンシリサイド ３９ タングステン膜 ４１ 半導体基板 ４２ 素子分離領域 ４３ 導電体領域 ４４ 絶縁膜 ４５ 接続孔 ４６ タングステン膜 ６１ 半導体基板 ６２ 絶縁膜 ６３ チタン膜 ６４ 窒化チタン膜 ６５ タングステン膜
Claims (6)
- 【請求項１】 半導体装置の製造方法において、半導体
基板表面の絶縁膜に半導体基板の導電体領域への接続孔
を形成する工程と、接続孔底部に露出した上記導電体領
域表面の自然酸化膜を除去する工程と、イオンプレーテ
ィング法を用いて、上記絶縁膜上及び接続孔にチタンを
成膜する工程と、熱処理により接続孔底部にチタンシリ
サイドを形成する工程を有する事を特徴とする半導体装
置の製造方法。 - 【請求項２】 イオンプレーティング法を用いてチタン
を成膜した後に、スパッタ法を用いて窒化チタン膜を形
成する工程を有することを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 イオンプレーティング法を用いてチタン
を成膜した後に、反応性イオンプレーティング法を用い
て窒化チタン膜を形成する工程を有することを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 イオンプレーティング法を用いてチタン
を成膜した後に、窒素雰囲気中の熱処理によりチタン膜
表面を窒化して、窒化チタン膜を形成する工程を有する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項５】 上記絶縁膜上のチタンの膜厚が１０ｎｍ
〜１００ｎｍであることを特徴とする請求項１，２，
３，又は４記載の半導体装置の製造方法。 - 【請求項６】 前記窒化チタン膜全面に均一タングステ
ン気相成長法によりタングステンを形成する工程を有す
ることを特徴とする請求項５記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23977493A JPH0794448A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23977493A JPH0794448A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794448A true JPH0794448A (ja) | 1995-04-07 |
Family
ID=17049705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23977493A Pending JPH0794448A (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794448A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161662A (ja) * | 1993-12-08 | 1995-06-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6452277B1 (en) | 1999-10-22 | 2002-09-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| KR100626741B1 (ko) * | 2000-06-30 | 2006-09-22 | 주식회사 하이닉스반도체 | 반도체 소자의 티타늄 실리사이드 오믹 콘택층 형성 방법 |
| DE112023002169T5 (de) | 2023-01-05 | 2025-02-27 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und Herstellungsverfahren dafür |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263159A (ja) * | 1985-03-15 | 1986-11-21 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 集積回路用の高温相互接続方式 |
| JPS6353262A (ja) * | 1986-08-22 | 1988-03-07 | Mitsubishi Electric Corp | 薄膜形成装置 |
| JPH0529255A (ja) * | 1991-07-19 | 1993-02-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH05160065A (ja) * | 1991-12-03 | 1993-06-25 | Sony Corp | シリサイドプラグの形成方法 |
-
1993
- 1993-09-27 JP JP23977493A patent/JPH0794448A/ja active Pending
Patent Citations (4)
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| DE112023002169T5 (de) | 2023-01-05 | 2025-02-27 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und Herstellungsverfahren dafür |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970415 |