JPH0794546A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】ボンディングパッドの数が増加しても基板の大
型化を防止できる半導体装置を提供する。 【構成】半導体基板１の外周縁よりに、複数のパッド形
成領域８が所定間隔をもって形成されている。パッド形
成領域８にはＰ型領域の加圧保護層４５が形成されてい
る。半導体基板１の上面には絶縁層４６を介して第１層
の電極層４７が形成されている。電極層４７の上面には
絶縁層４８が形成され、その窓４９から露出する電極層
４７の部分がボンディングパッド９ａとなる。絶縁層４
８の上には、第２層の電極層５０が形成され、露出され
た電極層５０がボンディングパッド９ｂとなる。電極層
５０上に絶縁層５１を介して形成された第３層の電極層
５２がボンディングパッド９ｃとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、詳し
くは半導体基板の周縁よりに形成されるボンディング用
のボンディングパッドの配置構造に関するものである。

【０００２】半導体装置の内部セル領域に設けられ種々
の内部回路は、それぞれ入出力回路を介してボンディン
グパッドに接続される。近年の内部セル領域の高密度化
により内部セル領域に構成できる内部回路の数が増加
し、それに伴ってボンディングパッドの数も増加してき
ている。半導体基板のサイズはボンディングパッドの数
によって決まり、パッド数が増加すると基板のサイズも
大きくなる。そのため、基板のサイズの大型化を防止し
得るように、ボンディングパッドを配置することが必要
となる。

【０００３】

【従来の技術】図５には、従来の半導体装置が示されて
いる。半導体基板８１の中央には種々の内部回路を構成
するための内部セル領域８２が設けられている。又、内
部セル領域８２の周囲には入出力セル領域８４が設定さ
れ、この入出力セル領域８４には前記各内部回路に接続
される入出力回路８５が設けられている。更に、入出力
セル領域８４の周囲にはパッド形成領域８６が設定され
ている。パッド形成領域８６には各入出力回路８５に対
応したボンディング用の複数のボンディングパッド８７
が形成され、各ボンディングパッド８７は各入出力回路
８５に接続されている。従って、外部からボンディング
パッド８７及び入出力回路８５を介して前記内部回路に
データ信号が入力される。

【０００４】

【発明が解決しようとする課題】ところで、近年、内部
セル領域８２の高密度化により内部セル領域８２に構成
できる内部回路の数が増加し、これに対応して入出力回
路８５及びボンディングパッド８７の数が増加してきて
いる。ところが、従来の半導体装置では、多数のボンデ
ィングパッド８７が基板８１上における同一の配線層に
形成されている。図６に示すように、設計ルール上、ボ
ンディングパッド８７同士の間隔を所定間隔αより小さ
くすることは不可能である。この間隔αによって各ボン
ディングパッド８７の配置が決められてしまい、ボンデ
ィングパッド８７の数が増加すれば、その分パッド形成
領域８６も大きくなる。

【０００５】従って、基板８１には内部セル領域８２と
入出力セル領域８４との間において無駄なスペース９０
が形成されるばかりか、内部回路８３の高密度化による
ボンディングパッド８７の増加により基板８１のサイズ
が大きくなるという問題がある。

【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、半導体基板上に設けら
れた内部回路の高密度化に対応してボンディングパッド
の数が増加しても、基板の大型化を防止できる半導体装
置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体基板の外周縁よりに多数のボンデ
ィングパッドが形成された半導体装置において、半導体
基板上には複数のパッド形成領域を所定間隔をもって形
成する。そして、各パッド形成領域には複数のボンディ
ングパッドが互いに異なる配線層に設けられている。

【０００８】

【作用】各パッド形成領域において、複数のボンディン
グパッドは異なる配線層に形成され、同一平面内に形成
されない。そのため、各配線層のボンディングパッド同
士の間に設計ルール上の所定間隔を考慮する必要がな
く、各ボンディングパッドを接近させたレイアウトにす
ることができる。そのため、内部回路の高密度化により
ボンディングパッドの数が増加しても、パッド形成領域
にボンディングパッドがコンパクトに設けられ、半導体
基板のサイズの大型化が防止される。

【０００９】

【実施例】以下、本発明を具体化した１実施例を図１〜
図４に基づいて説明する。図４に示すように、正方形状
に形成されたＮ型半導体基板１の中央には内部セル領域
２が設けられ、この内部セル領域２には多数の内部回路
が形成される。又、内部セル領域２の外方の各辺には一
対の電源セル回路４ａ，４ｂが形成されている。この電
源セル回路４ａ，４ｂは内部回路３の図示しない配線層
に接続されている。更に、電源セル回路４ａ，４ｂの外
方には電源セル回路４ａ，４ｂにそれぞれ接続される電
源パッド５ａ，５ｂが形成されている。

【００１０】又、前記電源セル回路４ａ，４ｂの両側に
は内部回路３に沿うように入出力セル領域６が設けら
れ、この入出力セル領域６には内部回路３に接続される
入出力回路７が複数形成されている。入出力セル領域６
の外側（基板１の外端側）には、入出力回路７に沿うよ
うにパッド形成領域８が設けられている。このパッド形
成領域８には３つのボンディングパッド９ａ〜９ｃが形
成され、このボンディングパッド９ａ〜９ｃは異なる３
つの入出力回路７にそれぞれ接続されている。

【００１１】次に、入出力回路７及びボンディングパッ
ド９ａ〜９ｃの構成を図１〜図３に基づいて詳述する。
尚、入出力回路７の構成は全て同一の構成となるため、
１つの入出力回路７の構成に付いてのみ説明する。

【００１２】図１にはボンディングパッド９ａ〜９ｃ及
び入出力回路７を構成するレイアウト図が示され、図３
には入出力回路７の電気回路図が示されている。基板１
の入出力セル領域６には第１のＰ型領域１０が形成され
ている。そして、基板１とＰ型領域１０とにより一対の
保護ダイオードＤ１，Ｄ２が構成されている。また、基
板１には前記Ｐ型領域１０に対応して第２のＰ型領域１
１ａ，１１ｂ及び第１のＮ型領域１２ａ，１２ｂがそれ
ぞれ一対形成されている。前記Ｎ型領域１２ａ，１２ｂ
の内方には第３のＰ型領域１３ａ，１３ｂ及び第２のＮ
型領域１４ａ，１４ｂがそれぞれ一対形成されている。
尚、Ｎ型の基板１と各領域１０，１１ａ，１１ｂ、１２
ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂとの電気
的な絶縁は図示しない絶縁層により保たれている。

【００１３】前記Ｐ型領域１０はコンタクトホール１６
を介して第１のアルミ配線１７に接続されている。又、
アルミ配線１７はコンタクトホール１８を介して第１の
ポリシリコン配線１９に接続されている。ポリシリコン
配線１９は前記Ｐ型領域１１ａ，１１ｂの間及びＮ型領
域１２ａ，１２ｂの間に配設されている。

【００１４】従って、Ｐ型領域１１ａ，１１ｂ及びポリ
シリコン配線１９によってＰ型ＭＯＳトランジスタ２０
が構成され、Ｎ型領域１２ａ，１２ｂ及びポリシリコン
配線１９によってＮ型ＭＯＳトランジスタ２１が構成さ
れている。前記Ｐ及びＮ型ＭＯＳトランジスタ２０，２
１によって第１のインバータ回路２３が構成されてい
る。

【００１５】又、前記Ｐ型領域１１ａは一対のコンタク
トホール２４を介して第１の電源配線２５に接続され、
Ｐ型ＭＯＳトランジスタ２０のソースとなっている。そ
して、Ｎ型領域１２ａはコンタクトホール２６を介して
第２の電源配線２７に接続され、Ｎ型ＭＯＳトランジス
タ２１のソースとなっている。

【００１６】前記Ｐ型領域１１ｂは一対のコンタクトホ
ール２８を介して第２のアルミ配線２９に接続され、Ｐ
型ＭＯＳトランジスタ２０のドレインとなっている。そ
して、Ｎ型領域１２ｂはコンタクトホール３０を介して
アルミ配線２９に接続され、Ｎ型ＭＯＳトランジスタ２
１のドレインとなっている。尚、アルミ配線２９及びア
ルミ配線１７は同一の平面に形成されている。

【００１７】アルミ配線層２９はコンタクトホール３１
を介して第２のポリシリコン配線３２に接続されてい
る。ポリシリコン配線３２はＰ型領域１３ａ，１３ｂ及
びＮ型領域１４ａ，１４ｂの間に配設されている。

【００１８】前記Ｐ型領域１３ａ，１３ｂ及びポリシリ
コン配線３２によってＰ型ＭＯＳトランジスタ３３が構
成され、Ｎ型領域１４ａ，１４ｂ及びポリシリコン配線
３２によってＮ型ＭＯＳトランジスタ３４が構成されて
いる。そして、Ｐ及びＮ型ＭＯＳトランジスタ３３，３
４によって第２のインバータ回路３５が構成されてい
る。

【００１９】又、Ｐ型領域１３ａは一対のコンタクトホ
ール３６を介して第４の電源配線３７に接続され、Ｐ型
ＭＯＳトランジスタ３３のソースとなっている。そし
て、Ｎ型領域１４ａはコンタクトホール３８を介して第
４の電源配線３９に接続され、Ｎ型ＭＯＳトランジスタ
３４のソースとなっている。

【００２０】前記Ｐ型領域１３ｂは一対のコンタクトホ
ール４０を介して第３のアルミ配線４１に接続され、Ｐ
型ＭＯＳトランジスタ３３のドレインとなっている。そ
して、Ｎ型領域１４ｂはコンタクトホール４２を介して
アルミ配線４１に接続され、Ｎ型ＭＯＳトランジスタ３
４のドレインとなっている。尚、アルミ配線４１はアル
ミ配線１７と同一の平面に形成され、前記内部セル領域
２の各内部回路に接続されている。

【００２１】図１，図２に示すように、ボンディングパ
ッド９ａ〜９ｃの下方において基板１には前記パッド形
成領域８に対応するＰ型領域の加圧保護層４５が形成さ
れている。加圧保護層４５は、ボンディングパッド９ａ
〜９ｃに図示しないワイヤがボンディングされたときの
加圧力及び熱による基板１への悪影響を防止するように
している。

【００２２】基板１の上面にはポリシリコン配線１９，
３２の上面を覆う第１の絶縁層４６が形成されている。
そして、加圧保護層４５の上面には前記絶縁層４６を介
して電極層４７が形成されている。電極層４７は前記ア
ルミ配線層１７，２９，４１と同一の平面に形成されて
いる。前記電極層４７の上面には第２の絶縁層４８が形
成されている。そして、加圧保護層４５の略中央部にお
ける第２の絶縁層４８には窓４９が形成され、電極層４
７が露出され、この露出部が前記ボンディングパッド９
ａとなっている。

【００２３】又、絶縁層４８の上には、第２の電極層５
０が形成されている。図２の右側の電極層５０の上には
第３の絶縁層５１が形成されている。左側の電極層５０
は露出され、この露出された電極層５０が前記ボンディ
ングパッド９ｂとなっている。

【００２４】さらに、絶縁層５１の上には電極層５２が
形成されている。この電極層５２が前記ボンディングパ
ッド９ｃとなっている。前記ボンディングパッド９ａは
コンタクトホール５３を介してＰ型領域１０に接続され
ている。又、ボンディングパッド９ｂはコンタクトホー
ル５４を介して電極層４７と同一の平面に形成された第
４のアルミ配線５５に接続され、該アルミ配線５５はコ
ンタクトホール５６を介してＰ型領域１０に接続されて
いる。

【００２５】更に、ボンディングパッド９ｃはコンタク
トホール５７を介して電極層４７と同一の第１層配線層
に形成された第５のアルミ配線５８に接続されている。
アルミ配線５８はコンタクトホール５９を介して電極層
４７と同一の平面に形成された第６のアルミ配線６０に
接続されている。更に、アルミ配線６０はコンタクトホ
ール６１を介してＰ型領域１０に接続されている。従っ
て、前記ボンディングパッド９ａ〜９ｃは抵抗成分を持
ったＰ型領域１０を介して入出力回路７にそれぞれ接続
されている。

【００２６】さて、ボンディングパッド９ａ〜９ｃには
図示しないボンディングワイヤがボンディングされて、
ボンディングパッド９ａ〜９ｃは外部の回路に接続され
る。そのため、例えば外部からのデータ信号は、ボンデ
ィングパッド９ａ〜９ｃ及び入出力回路７を介して内部
セル領域２の所定の内部回路に入力される。

【００２７】ボンディングパッド９ａ〜９ｃを構成する
第１〜第３の電極層４７，５０，５２は第１〜第３の絶
縁層４６，４８，５１によって絶縁されている。又、第
１及び第２の電極層４７，５０の一部を露出させてボン
ディングパッド９ａを構成する窓４９を形成している。

【００２８】従って、第１〜第３の電極層４７，５０，
５２は、異なる配線層に形成されている、逆にみれば同
一の平面に形成されていない。そのため、図１に示すよ
うに、ボンディングパッド９ａ〜９ｃ間に設計ルール上
の所定間隔を設ける必要がなく、ボンディングパッド９
ａ〜９ｃを近接させることができる。

【００２９】そのため、パッド形成領域８に形成される
ボンディングパッド９ａ〜９ｃの配置をコンパクト化す
ることができる。この結果、内部セル領域２が高密度化
されて構成できる内部回路が増加しても、基板１に無駄
なスペースが形成されることなく、ボンディングパッド
９ａ〜９ｃをパッド形成領域８にコンパクトに形成する
ことができる。

【００３０】なお、本実施例においては、パッド形成領
域８は３つのボンディングパッド９ａ〜９ｃを備えたも
のとした。パッド形成領域８のボンディングパッドの数
はこれに限定されるものではなく、電極層と絶縁層を交
互積層してパッド形成領域８に２つ、又は４つ以上のボ
ンディングパッドを形成するようにすることも可能であ
る。

【００３１】

【発明の効果】以上詳述したように本発明は、半導体基
板上には複数のパッド形成領域を所定間隔をもって形成
し、各パッド形成領域には複数のボンディングパッドを
互いに異なる配線層に形成した。そのため、各ボンディ
ングパッドを近接させてコンパクトに配設することがで
きるので、内部セル領域の高密度化に伴ってボンディン
グパッドの数が増加しても、半導体基板の大型化を抑え
て半導体装置のコスト上昇を抑制することができる優れ
た効果がある。

【図面の簡単な説明】

【図１】パッド形成領域及び入出力セル領域に形成され
るボンディングパッド及び入出力回路のレイアウト図で
ある。

【図２】図１におけるＡ−Ａ線断面図である。

【図３】入出力回路の電気回路図である。

【図４】基板上に内部回路、入出力回路及びボンディン
グパッドを形成したレイアウト図である。

【図５】従来の基板上に内部回路、入出力回路及びボン
ディングパッドを形成したレイアウト図である。

【図６】従来の基板上に形成されるボンディングパッド
の間隔が規制されることを示す説明図である。

【符号の説明】

１ 半導体基板 ８ パッド形成領域 ９ａ，９ｂ，９ｃ ボンディングパッド

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板（１）の外周縁よりに多数の
   ボンディングパッド（９ａ，９ｂ，９ｃ）が形成された
   半導体装置において、 半導体基板（１）上には複数のパッド形成領域（８）を
   所定間隔をもって形成し、各パッド形成領域（８）には
   複数のボンディングパッドを互いに異なる配線層に形成
   したことを特徴とする半導体装置。