JPH0476927A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0476927A JPH0476927A JP2191721A JP19172190A JPH0476927A JP H0476927 A JPH0476927 A JP H0476927A JP 2191721 A JP2191721 A JP 2191721A JP 19172190 A JP19172190 A JP 19172190A JP H0476927 A JPH0476927 A JP H0476927A
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- bonding
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- bonding pad
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
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- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
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- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にボンディングパッ
ドに関する。
ドに関する。
従来の半導体集積回路は、第２図（ａ）、（ｂ）に示す
ように、外部端子とり出し用のボンディングパッド１を
ＬＳＩチップの外周辺に配置し、そのボンディングパッ
ドから５０〜１００μｍ程度離れた位置にトランジスタ
（ソース領域８．ドレイン領域９．ゲート電極１０を有
している）や抵抗等の素子を配置する構造がとられてい
る。そしてボンディングパッド領域２と素子領域３はオ
ーバラップしていない、外部へのとり出し線は金線やア
ルミニウム線が使用されるが、この線とボンディングパ
ッドの接着（ボンディング）を行う際に接着位置づれが
生じるためにボンディングパッド領域２と素子領域３と
の間が広くあけられているのが通常のＬＳＩのレイアウ
トである。ＬＳＩを高集積化させるためにはＬＳＩに出
来るだけ素子をつめこまなくてはならない、一方性部端
子をたくさんとりたいという多ビン化要請がありボンデ
ィングパッドの占める面積がＬＳＩ全体の中で多くなっ
ていくという傾向にある。ＬＳＩのウェーハからとれる
良品率（歩留り）はチップ面積に依存するなめ、同じ規
模即ち同じ素子数のＬＳＩをつくろうとした時にはＬＳ
Ｉのサイズを出来るだけ小さくすることが不可欠となっ
ている。
ように、外部端子とり出し用のボンディングパッド１を
ＬＳＩチップの外周辺に配置し、そのボンディングパッ
ドから５０〜１００μｍ程度離れた位置にトランジスタ
（ソース領域８．ドレイン領域９．ゲート電極１０を有
している）や抵抗等の素子を配置する構造がとられてい
る。そしてボンディングパッド領域２と素子領域３はオ
ーバラップしていない、外部へのとり出し線は金線やア
ルミニウム線が使用されるが、この線とボンディングパ
ッドの接着（ボンディング）を行う際に接着位置づれが
生じるためにボンディングパッド領域２と素子領域３と
の間が広くあけられているのが通常のＬＳＩのレイアウ
トである。ＬＳＩを高集積化させるためにはＬＳＩに出
来るだけ素子をつめこまなくてはならない、一方性部端
子をたくさんとりたいという多ビン化要請がありボンデ
ィングパッドの占める面積がＬＳＩ全体の中で多くなっ
ていくという傾向にある。ＬＳＩのウェーハからとれる
良品率（歩留り）はチップ面積に依存するなめ、同じ規
模即ち同じ素子数のＬＳＩをつくろうとした時にはＬＳ
Ｉのサイズを出来るだけ小さくすることが不可欠となっ
ている。
従来の半導体集積回路は外部端子とり出し用のボンディ
ングパッドがＬＳＩの周辺に配置され、そのボンディン
グパッドのまわりはホンディングのづれ、外部への取り
出し線間の接触をさけるために余白部分をもうけている
のが通常である。素子の寸法は小さくなり、それなりの
集積度は上がっている反面、ボンディングにかかわるパ
ッド寸法、配置間隔はそれほどの縮少は難しい。又多ビ
ン化が進むなめにＬＳＩチップ全体に占めるパッドの面
積の割合が高く１／３程度にもなり、素子を高集積につ
め込むことが出来ないという問題点があった。
ングパッドがＬＳＩの周辺に配置され、そのボンディン
グパッドのまわりはホンディングのづれ、外部への取り
出し線間の接触をさけるために余白部分をもうけている
のが通常である。素子の寸法は小さくなり、それなりの
集積度は上がっている反面、ボンディングにかかわるパ
ッド寸法、配置間隔はそれほどの縮少は難しい。又多ビ
ン化が進むなめにＬＳＩチップ全体に占めるパッドの面
積の割合が高く１／３程度にもなり、素子を高集積につ
め込むことが出来ないという問題点があった。
本発明の半導体集積回路は、素子領域上に、コンタクト
開口を有する絶縁膜を介して、ボンディングパッドが設
けられているというものである。
開口を有する絶縁膜を介して、ボンディングパッドが設
けられているというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図＜ａ＞及び（ｂ）はそれぞれ本発明の一実施例を
示す平面模式図及び断面図である。
示す平面模式図及び断面図である。
素子、例えばＭＯＳ）−ランジスタ（ソース領域８、ド
レイン領域９．ゲート電極１０を有している）が半導体
基板４に形成されている。ＭＯＳ）ランジスタのドレイ
ン電極（電極配線６）上にこれと接続されたボンディン
グパッド１が設けられている。電極配線６上にはコンタ
クト開口を有する絶縁膜７−２が設けられ、絶縁Ｍ７−
２の表面には少なくとも厚さ１０ｎｍの金属膜５（タン
グステン又はアルミニウムなど〉が設けられ、その上に
ボンディングパッド１が設けられている。金属膜５の大
きさ（面積）はボンディングパッド１の大きさより大き
く、好ましくは数倍の大きさを有している。又、その形
状は、ボンディングパッドと相似形が好ましいが、必ず
しもその必要はない。
レイン領域９．ゲート電極１０を有している）が半導体
基板４に形成されている。ＭＯＳ）ランジスタのドレイ
ン電極（電極配線６）上にこれと接続されたボンディン
グパッド１が設けられている。電極配線６上にはコンタ
クト開口を有する絶縁膜７−２が設けられ、絶縁Ｍ７−
２の表面には少なくとも厚さ１０ｎｍの金属膜５（タン
グステン又はアルミニウムなど〉が設けられ、その上に
ボンディングパッド１が設けられている。金属膜５の大
きさ（面積）はボンディングパッド１の大きさより大き
く、好ましくは数倍の大きさを有している。又、その形
状は、ボンディングパッドと相似形が好ましいが、必ず
しもその必要はない。
１１はパッシベーション膜である。ボディングパッドは
素子領域３上に設けられているので、チップの周辺部に
限らず、中央部に設けてもよい。
素子領域３上に設けられているので、チップの周辺部に
限らず、中央部に設けてもよい。
いいかえると、素子領域３はチップのほぼ全面にとるこ
とができる。ボンディングパッドｌ上にＡｕ線又はＡｌ
線を接着するボンディングの際に、ストレスがかかり下
の素子を破かいしたりストレスマイグレーションが発生
するという障害をさけるために金属膜５が設けられてい
る。その他、絶縁膜７−２の厚さはできるだけ厚くする
のも有効である。なお、金属膜の代りに金属シリサイド
などの導電膜を用いてもよい。
とができる。ボンディングパッドｌ上にＡｕ線又はＡｌ
線を接着するボンディングの際に、ストレスがかかり下
の素子を破かいしたりストレスマイグレーションが発生
するという障害をさけるために金属膜５が設けられてい
る。その他、絶縁膜７−２の厚さはできるだけ厚くする
のも有効である。なお、金属膜の代りに金属シリサイド
などの導電膜を用いてもよい。
以上説明したように本発明により素子が高集積化された
集積回路が実現される。従って、従来複数の集積回路を
使用せざるおえなかったものが１つの累積回路で済むこ
とが考えられ、集積回路製造コストの大巾な低減も可能
となる。
集積回路が実現される。従って、従来複数の集積回路を
使用せざるおえなかったものが１つの累積回路で済むこ
とが考えられ、集積回路製造コストの大巾な低減も可能
となる。
（ｂ）は従来例を示す平面模式図及び断面図である。
１・・・ボンディングパッド、２・ホンディングパッド
領域、３・・・素子領域、４・・半導体基板、５・金属
膜、６・・・電極配線、７−１．７−２・・・絶縁膜、
８・・・ソース領域、９・・ドレイン領域、１０・・ゲ
ート電極、１１・・・パッシベーション膜。
領域、３・・・素子領域、４・・半導体基板、５・金属
膜、６・・・電極配線、７−１．７−２・・・絶縁膜、
８・・・ソース領域、９・・ドレイン領域、１０・・ゲ
ート電極、１１・・・パッシベーション膜。
Claims (1)
- 【特許請求の範囲】 １、素子領域上に、コンタクト開口を有する絶縁膜を介
して、ボンディングパッドが設けられていることを特徴
とする半導体集積回路。 ２、ボンディングパッドと絶縁膜の間に導電膜が設けら
れている請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191721A JPH0476927A (ja) | 1990-07-19 | 1990-07-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191721A JPH0476927A (ja) | 1990-07-19 | 1990-07-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0476927A true JPH0476927A (ja) | 1992-03-11 |
Family
ID=16279377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191721A Pending JPH0476927A (ja) | 1990-07-19 | 1990-07-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0476927A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10256300A (ja) * | 1997-03-06 | 1998-09-25 | Hiroshima Nippon Denki Kk | 半導体装置 |
| DE102005019574A1 (de) * | 2005-04-27 | 2006-11-09 | Infineon Technologies Ag | Kontaktierungsanordnung für ein Halbleiterbauelement |
| US8178981B2 (en) | 2004-02-26 | 2012-05-15 | Renesas Electronics Corporation | Semiconductor device |
| JP2013206905A (ja) * | 2012-03-27 | 2013-10-07 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-07-19 JP JP2191721A patent/JPH0476927A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10256300A (ja) * | 1997-03-06 | 1998-09-25 | Hiroshima Nippon Denki Kk | 半導体装置 |
| US8178981B2 (en) | 2004-02-26 | 2012-05-15 | Renesas Electronics Corporation | Semiconductor device |
| DE102005019574A1 (de) * | 2005-04-27 | 2006-11-09 | Infineon Technologies Ag | Kontaktierungsanordnung für ein Halbleiterbauelement |
| DE102005019574B4 (de) * | 2005-04-27 | 2009-07-30 | Infineon Technologies Ag | Kontaktierungsanordnung für ein Halbleiterbauelement |
| JP2013206905A (ja) * | 2012-03-27 | 2013-10-07 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US9171767B2 (en) | 2012-03-27 | 2015-10-27 | Renesas Electronics Corporation | Semiconductor device and manufacturing method for the same |
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